JPH10173055A - セルベース半導体装置及びスタンダードセル - Google Patents

Abstract

(57)【要約】 【課題】セル同士の信号線結線の自由度をある程度確保
しながら、セル面を積縮小化する。 【解決手段】 任意に組み合わせることによって所望の
回路機能ブロックが構成するセルは、複数の基本素子
１，２と、複数の基本素子１，２を内部結線させる内部
信号線１０と、一方の両側に隣接するセル間で相互に接
続され、基本素子１，２に電源電圧を供給する電源線１
１，１２とを有する。内部信号線１０は、電源線１１，
１２より下層側の配線層で構成されている。また、電源
線１１，１２より上層側に積層されている信号線用配線
層（不図示）は、異なるセルの入出力端子間を結線させ
る外部信号線を構成している。これにより、第２層目以
降の配線層を電源線として利用でき、その線幅を従来よ
りも狭くでき、また電源線の下層側を有効利用できるこ
とから、セル面積を縮小化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セル同士の信号線
結線の自由度をある程度確保しながら、セル面積を縮小
化することができるセルベース半導体装置、及びスタン
ダードセルに関する。

【０００２】

【従来の技術】従来、いわゆるセルベース（または、ビ
ルディングブロック方式ともいう）のセミカスタム設計
手法は、ＡＳＩＣ(Application Specific Integrated C
ircuit) 設計に広く採用されている。この設計手法で
は、ライブラリに登録されている共通設計資産を組み合
わせ、また自動配置配線ツールを用いることによってＩ
Ｃ設計の効率向上が図られる。セルベースＡＳＩＣは、
セル登録した単位論理回路（または、素子単体でも可）
を組み合わせて回路機能ブロックを構成させるスタンダ
ードセル方式、既に設計された回路機能ブロックを階層
構造にして配置配線する一般セル方式に大別される。

【０００３】図３および図４は、セルベースＡＳＩＣの
設計に用いられ、予めライブラリに登録されている従来
の単位セルを例示するパターン図である。図３は、２入
力のＮＡＮＤセル、図４は、３入力のＮＯＲセルを示
す。図３および図４中、符号１はＰチャネルＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）、２はＮチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳという）、３はｐ型
能動領域、４はｎ型能動領域、５はゲート電極、６はＰ
ＭＯＳ１のドレイン領域（ｐ⁺ 不純物拡散領域）、７は
ＰＭＯＳ１のソース領域（ｐ⁺ 不純物拡散領域）、８は
ＮＭＯＳ２のドレイン領域（ｎ⁺ 不純物拡散領域）、９
はＮＭＯＳ２のソース領域（ｎ⁺ 不純物拡散領域）、１
０は内部信号線、１１は電源電圧供給線、１２はＧＮＤ
線（本発明では、１１と１２を電源線と総称する）の各
パターンである。

【０００４】ゲート電極５は、例えば第１層目のポリシ
リコン（１ＰＳ）、ポリサイド等から構成される。各ゲ
ート電極５の途中には、入力端子Ｔ_INが設けられてい
る。

【０００５】内部信号線１０は、ゲート電極５上に層間
絶縁層を介して積層される、例えば第２層目のポリシリ
コン（２ＰＳ）、ポリサイド、タングステン等の膜から
構成される。内部信号線１０下地の層間絶縁層に第１の
コンタクト（１ＣＮＴ）が設けられている。この１ＣＮ
Ｔを介して、内部信号線１０が、ＰＭＯＳ１のドレイン
領域６とＮＭＯＳ２の一方のドレイン領域８とに接続さ
れている。内部信号線１０の途中には、出力端子Ｔ_OUT
が設けられている。

【０００６】一方、電源線１１および１２は、セルの上
下部分で一方方向に平行に配線され、この配線幅が、種
類の異なるセル間（この例では、図３のＮＡＮＤセルと
図４のＮＯＲセル間）で統一されている。これは、種類
の異なるセルを一方方向に並べるだけで内部の電源電圧
供給線１１同士、ＧＮＤ線１２同士が直列接続させるた
めである。電源電圧供給線１１は、ＰＭＯＳのソース領
域に１ＣＮＴを介して接続されている。また、ＧＮＤ線
１２は、ＮＭＯＳ２の他方のソース領域９に１ＣＮＴを
介して接続されている。

【０００７】このように構成されている単位セルを用い
た従来のセルベースＡＳＩＣの設計では、自動配置配線
ツールに顧客仕様にもとづく必要な機能、性能および制
約条件等を与えると、この自動配置配線ツールによっ
て、適切な論理回路セル（単位セル）がライブラリから
呼び出され、最適なパターン設計が行なわれる。すなわ
ち、顧客仕様（機能、性能）を満たすように、種類の異
なる単位セルを組み合わせて自動配置した後、配置され
た各セル間が多層配線によって自動接続される。

【０００８】たとえば、図３および図４の例では、自動
配置しただけでセル列内部の電源電圧供給線１１同士、
ＧＮＤ線１２同士がそれぞれ相互接続され、上記自動配
線では、セル間で入出力端子Ｔ_IN，Ｔ_OUT を相互接続さ
せる外部信号線の配線と、各セル列の電源電圧供給線１
１と各セル列ＧＮＤ線１２を、それぞれ共通化する外部
電源線の配線とが行なわれる。

【０００９】

【発明が解決しようとする課題】所定機能の回路又は素
子が予めインストールされた単位セルは、上述したよう
に顧客の要求に応じて種々の回路機能ブロックを構成す
るために供せられることから、その設計段階において
は、どのような回路にも対応できるように、そのセル間
接続の配線の自由度が大きいことが要求される。具体的
に、セル間接続の配線の自由度が大きいとは、単位セル
自身のパターンや接続点が後の外部信号線の結線に邪魔
にならないことを意味する。このため、例えば図３およ
び図４では、内部信号線１０、電源電圧供給線１１およ
びＧＮＤ線１２は、ともに第１層目の配線層（例えば、
タングステン層）が用いられる。また、この配線の際に
は、信号遅延の問題も考慮しなければならない。すなわ
ち、近くを結ぶ信号線は下層側の配線を利用し、例えば
クロックラインやバスラインといった遠くまで信号を運
ぶ配線は、邪魔なものがすくなく配線の自由度が高く、
また抵抗の低い上層側の配線を利用するといった、信号
の種類に応じた配線層の使い分けがなされる。

【００１０】一方、半導体プロセスの立場では、配線構
造が多層になればなるほど、後のプロセスの容易性を考
慮すると平坦化が重要になり、下層側ほど膜厚を薄くし
上層側ほど厚くするほうが好ましい。加えて、加工性の
面では、より上層側にいくほどＬ＆Ｓ(Line and Space)
間隔を広くしたほうが好ましく、また最下層はタングス
テン膜などの比較的に高抵抗な材料の使用を余儀なくさ
れる場合も多い。以上の観点により、この第１層目の配
線層は、例えば、１ＰＳ、タングステン膜といった比較
的に抵抗率が高い材料で構成され、しかも比較的に薄い
ので、隣接する素子間を接続する内部配線層としては適
している。

【００１１】しかし、大規模な回路構成をとることがあ
る近年のセルベースＡＳＩＣでは、第１層目の配線層を
セル内部の電源線に用いることによる不利益が、セル間
配線の自由度確保との関係で相対的に大きくなってきて
いる。すなわち、近年のＩＣの製造プロセスでは、４
層、５層といった配線構造を多層化することによって配
線のリソースが増え、これとともに配線の自由度が増大
している。また、論理回路の大規模化および高速化にと
もなって、面積縮小化や配線長の短縮化の要求が次第に
高まり、以前のようなセル間に配線領域を設けずにセル
配置領域上で殆どの配線を行なうこととしている。とこ
ろが、従来のセル構造では、シート抵抗が高い第１層目
の配線層によってセル内部の電源線が構成されているこ
とから、必然的に内部の電源線幅を広くとらざるを得
ず、セル面積の縮小化が難しいのが実情であった。

【００１２】本発明は、このような実情に鑑みてなさ
れ、セル同士の信号線結線の自由度をある程度確保しな
がら、セル面積を縮小化することができるセルベース半
導体装置、及びスタンダードセルを提供することを目的
とする。

【００１３】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明のセル
ベース半導体装置では、少なくとも基本素子が予め形成
されている複数種類のセルを、任意に組み合わせること
によって所望の回路機能ブロックが構成されているセル
ベース半導体装置であって、前記セルは、複数の基本素
子と、前記複数の基本素子をセル内部で接続させる内部
信号線と、一方方向の両側に隣接するセル間で相互に接
続され、前記基本素子に電源電圧を供給する電源線とを
有し、前記内部信号線が、前記電源線より下層側の配線
層で構成され、前記電源線より上層側に積層されている
信号線用配線層は、異なるセルの入出力端子間を結線さ
せる外部信号線を構成していることを特徴とする。

【００１４】このように、本セルベース半導体装置で
は、セル内の電源線を内部信号線より上層側の配線層で
構成させることによって、一般にアルミニウム等から構
成される第２層目以降の配線層を電源線として利用で
き、電源線の線幅を従来よりも狭くすることができる。
また、電源線の下層側に第１層目の配線層パターンやコ
ンタクトを形成できることから、セル面積の縮小化が容
易となる。この結果、電源線を従来よりも上層化するこ
ととなり、この意味ではセル間配線の自由度は若干低下
する。しかし、先に記述したように近年の配線構造の多
層化にともなってセル間接続の自由度が大幅に増大して
いることを考慮し、また電源線より外側には内部信号線
を引き出さないようにすることによって、セル間接続の
自由度低下は余り問題とならず、本発明によって、電源
線の上層化によるセル面積が縮小化されるといった大き
な効果を得ることができる。

【００１５】このセル間接続の自由度確保の観点から
は、電源線は出来るだけ下層側の配線層を利用すること
が望ましいが、例えば同じ機能のセルが連続的に接続さ
れるような場合にあっては、電源線と同じ階層、或いは
下層側で外部信号線を配線させることができる。この場
合の外部信号線は、電源線と略平行に配線させるよう
に、例えば入出力端子の位置を決めおくと、自由度には
何ら問題なく配線を行なうことができる。

【００１６】本発明のスタンダードセルでは、複数の基
本素子と、前記複数の基本素子をセル内部で接続させる
内部信号線と、一方方向の両側に隣接するセル間で相互
に接続され、前記基本素子に電源電圧を供給する電源線
とを有するスタンダードセルであって、前記内部信号線
が、前記電源線より下層側の配線層で構成されているこ
とを特徴とする。

【００１７】

【発明の実施の形態】以下、本発明に係わるセルベース
半導体装置およびスタンダードセルを、図面を参照しな
がら詳細に説明する。図１および図２は、セルベースＡ
ＳＩＣの設計に用いられ、予めライブラリに登録されて
いる本実施形態に係わる単位セル（スタンダードセル）
を例示するパターン図である。本発明のスタンダードセ
ルは、このパターン図に特徴があり、本発明のセルベー
ス半導体装置は、このパターン図に例示されるような種
類が異なるセルを、任意に組み合わせることによって所
望の回路機能ブロックが構成されている。したがって、
以下の説明では、本発明の要部が示されている図１およ
び図２のセルパターンを説明することによって本発明の
実施形態を説明する。

【００１８】図１は、本発明のセルベースＡＳＩＣにお
ける２入力のＮＡＮＤセルを示し、従来例を示す図３と
対応する。また、図２は、本発明のセルベースＡＳＩＣ
における３入力のＮＯＲセルを示し、従来例を示す図４
と対応する。なお、ここで図３および図４に示す従来の
セルと重複する構成は、同一符号を付し、その詳細な説
明は省略する。図１および図２中、符号１はＰＭＯＳ、
２はＮＭＯＳ、３はｐ型能動領域、４はｎ型能動領域
域、５はゲート電極、６はＰＭＯＳ１のドレイン領域
（ｐ⁺ 不純物拡散領域）、７はＰＭＯＳ１のソース領域
（ｐ⁺ 不純物拡散領域）、８はＮＭＯＳ２のドレイン領
域（ｎ⁺ 不純物拡散領域）、９はＮＭＯＳ２のソース領
域（ｎ⁺ 不純物拡散領域）、１０は内部信号線、１１は
電源電圧供給線、１２はＧＮＤ線（本発明では、１１と
１２を電源線と総称する）の各パターンを示す。また、
符号Ｔ_INは入力端子、Ｔ_OUT は出力端子、１ＣＮＴは第
１のコンタクト（第１配線層と、ソース領域７又はドレ
イン領域８との接続孔）を示す。

【００１９】本実施形態のセルが、図３および図４の従
来の場合と異なるのは、第１に、電源電圧供給線１１お
よびＧＮＤ線１２が第２層目の配線層（以下、第２配線
層という）から構成されていることである。具体例に
は、この第２配線層として、例えば第１層目のＡｌ配線
層（１ＡＬ）が選択される。この電源線１１，１２を第
２配線層から構成させることによって、電源線１１，１
２の幅それぞれが、この図の場合は従来の４０％と細く
なっている。なお、この電源線１１，１２の配線幅は、
従来と同様、種類の異なるセル間（この例では、図１の
ＮＡＮＤセルと図２のＮＯＲセル間）で統一されてい
る。

【００２０】第２に、この電源線１１，１２を従来より
上層側の配線層を用いることによって、トランジスタ１
または２へ電源電圧を供給するコンタクト構造が従来と
異なっている。すなわち、ＰＭＯＳ１のソース領域７上
の図示せぬ絶縁層上に、例えば第２ポリシリコン膜で構
成されるコンタクトパッド層１３が配置され、これが１
ＣＮＴを介してソース領域７接続されている。このコン
タクトパッド層１３は、その上に成膜される図示せぬ絶
縁層に形成される第２のコンタクト（２ＣＮＴ）を介し
て上層側の前記電源供給線１１に接続されている。同様
に、ＮＭＯＳ２側では、そのソース領域９とＧＮＤ線１
２との間には、それぞれ絶縁層を介してコンタクトパッ
ド層１３が介在され、このコンタクトパッド層１３は、
１ＣＮＴを介して下層側のソース領域９に接続され、２
ＣＮＴを介して上層側のＧＮＤ線１２に接続されてい
る。なお、図２中、符号ＳＣＮＴは、１ＣＮＴと２ＣＮ
Ｔがコンタクトパッド層１３を介在させて重ねられたス
タックコンタクトの例を示している。

【００２１】第３に、従来は電源線が最下層の配線層で
構成されていたために、この電源線の下層側の領域が有
効に利用できなかったが、本発明では、電源線を２層目
以降の配線層で構成させることによって、この下層側領
域の有効利用を図ることが可能となったことである。す
なわち、従来の図３および図４では、同じ階層の内部信
号線１０との距離を確保するために、電源線１１，１２
の内側にしか配置できなかったコンタクト部（２ＣＮ
Ｔ，ＳＣＮＴ）を、本実施形態では電源線１１，１２直
下に位置させている。また、内部信号線１０は電源線１
１，１２の直下で配線することも可能となる。

【００２２】とくに図示しないが、このように構成され
ているスタンダードセルは、従来と同様に、その配置配
線時に、顧客仕様にもとづいて多数、種類を組み合わせ
て回路機能ブロックを形成し、このセル間の入力端子Ｔ
_IN／出力端子Ｔ_OUT が、更に上層側の第２層目のＡｌ配
線（２ＡＬ）、第３層目のＡｌ配線（３ＡＬ）、…を用
いて最適に結線されている。また、セル配置時にセル列
内で直列接続される電源線１１，１２は、それぞれ上層
側までコンタクトプラグやコンタクトパッド層で持ち上
げられ、上層側の配線層によって共通化され、外部に引
き出されている。

【００２３】本実施形態のセルベースＡＳＩＣおよびス
タンダードセルは、電源線１１，１２が、内部信号線１
０より上層側の配線層で構成されていることから、電源
線１１，１２の体積抵抗率を変えることなく（又は、体
積抵抗率を下げながら）線幅を細くでき、また電源線１
１，１２の下に内部信号線１０を配線することができ、
この結果、全体のセル面積を従来より縮小化できる。た
とえば、図１および図２の例では、電源線１１，１２の
線幅が従来の６０％、その内部信号線１０との距離が従
来の４０〜５０％とそれぞれ小さくなっており、この結
果、２割ほどセル面積が縮小化されている。このセル構
造では、電源線１１，１２と内部信号線１０とを重ねる
ことも可能であり、また１ＡＬの厚さによっては更に電
源線１１，１２の幅を短縮でき、その場合は３〜５割と
いった更なる面積縮小化も可能である。

【００２４】なお、上記説明は、電源線１１，１２は２
層目の配線層を用いた場合について行なったが、本発明
は、これに限定されず、電源線は内部信号線より上層側
の配線層を用い、かつ電源線より上層側の信号線用配線
層は、外部信号線、即ち自動配線できる信号線であるこ
とが要件である。したがって、電源線と同じ階層、又は
下層側においても外部信号線を存在させてもよい。この
場合、配線の自由度確保の観点からは、当該外部信号線
は、電源線と略平行に配線されていることが好ましい。
また、この外部信号線は、例えば同じ機能のセルを連続
的に接続されるような場合にあっては、前記電源線１
１，１２と同様に、信号線引出し位置と線幅が予め決め
られ、セルを配置させるだけで入力端子Ｔ_INが隣接セル
の出力端子Ｔ_OUT に自動接続されるような構成であって
もよい。もちろん、この電源線と同じ階層又は下層側の
外部信号線は、セルに予め形成されたものでなく、自動
配線時に配線させるものでもよい。

【００２５】

【発明の効果】以上説明してきたように、本発明に係わ
るセルベース半導体装置およびスタンダードセルによれ
ば、セル同士の信号線結線の自由度をある程度確保しな
がら、セル面積を縮小化することができる。また、電源
線の低抵抗化が可能であり、電圧降下を小さくできる。
さらに、配線層の下層側の領域を有効に利用できる。す
なわち、面積縮小化のために利用するほか、例えば本実
施形態に示すようにゲート電極の引回し配線の抵抗を低
減したり、電源線の直下にコンタクトを設けることも可
能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係わるＮＡＮＤセルを示す
パターン図である。

【図２】本発明の実施形態に係わるＮＯＲセルを示すパ
ターン図である。

【図３】従来のＮＡＮＤセルを示すパターン図である。

【図４】従来のＮＯＲセルを示すパターン図である。

【符号の説明】

１…ＰＭＯＳ、２…ＮＭＯＳ、３…ｐ型不純物領域、４
…ｎ型不純物領域、５…ゲート電極、６，８…ドレイン
領域、７，９…ソース領域、１０…内部信号線、１１…
電源電圧供給線（電源線）、１２…ＧＮＤ線（電源
線）、１３…コンタクトパッド層、Ｔ_IN…入力端子、Ｔ
_OUT …出力端子、１ＣＮＴ，２ＣＮＴ，ＳＣＮＴ…コン
タクト。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも所定の基本素子が予め形成さ
   れている複数種類のセルを、任意に組み合わせることに
   よって所望の回路機能ブロックが構成されているセルベ
   ース半導体装置であって、 前記セルは、複数の基本素子と、前記複数の基本素子を
   セル内部で接続させる内部信号線と、一方方向の両側に
   隣接するセル間で相互に接続され、前記基本素子に電源
   電圧を供給する電源線とを有し、 前記内部信号線が、前記電源線より下層側の配線層で構
   成され、 前記電源線より上層側に積層されている信号用配線層
   は、異なるセルの入出力端子間を結線させる外部信号線
   を構成しているセルベース半導体装置。
2. 【請求項２】 前記電源線と同じ階層の配線層によって
   構成されている前記外部信号線を更に有し、当該外部信
   号線が、前記電源線と略平行に配線されている請求項１
   に記載のセルベース半導体装置。
3. 【請求項３】 前記電源線より下層側の配線層によって
   構成されている前記外部信号線を更に有し、当該外部信
   号線が、前記電源線と略平行に配線されている請求項１
   に記載のセルベース半導体装置。
4. 【請求項４】 前記電源線は、前記内部信号線よりも低
   抵抗の膜から構成されている請求項１に記載のセルベー
   ス半導体装置。
5. 【請求項５】 少なくとも複数の基本素子と、前記複数
   の基本素子をセル内で接続する内部信号線と、一方方向
   の両側に隣接するセル間で相互に接続され、 前記基本素子に電源電圧を供給する電源線とを有するス
   タンダードセルであって、 前記内部信号線が、前記電源線より下層側の配線層で構
   成されているスタンダードセル。