JPS58111183A - ダイナミツクｒａｍ集積回路装置 - Google Patents
ダイナミツクｒａｍ集積回路装置Info
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- JPS58111183A JPS58111183A JP56209397A JP20939781A JPS58111183A JP S58111183 A JPS58111183 A JP S58111183A JP 56209397 A JP56209397 A JP 56209397A JP 20939781 A JP20939781 A JP 20939781A JP S58111183 A JPS58111183 A JP S58111183A
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｍ工８ＩＰＩ！ｉ丁（絶縁ゲート１ｊ１一
界効呆トランジスタ）で構成されたＤ−ＲＡＭ（ダイナ
２ツク製ランダム●アク七ス−メセリ）条物回路装置に
関する。
界効呆トランジスタ）で構成されたＤ−ＲＡＭ（ダイナ
２ツク製ランダム●アク七ス−メセリ）条物回路装置に
関する。
＠１一κ示すように，２交点セル方式のＤ−１１Ｍにお
ける情報読出し動作は、選択格れたワード＠ＷＬ及びダ
ミーワード＠ＤＷＬの電位がクラＬ／ ヘｓｚ ｆ）ｈ
ラハイレベルκ名れ、メモリセルＭ−０１Ｌ及びダｉ
ーセＡ／Ｄ−０１Ｌｋ４１１１底する情報番横用キャパ
シタκ接続されたＭ１８１ＦＩＣＴかオン状ｌｌＫされ
ることによって、上記メモリセルＭ −ＯｇＬとダｔ−
セルＤ−０１Ｌとの情報差か動的（Ｄｆ−夕ｆｉＤＩ，
，ＤＩ，に＠小電圧差Δｖとして境われる。次に、この
黴小電圧葺ΔＶか量ａｍセンスアング８▲によって検出
．増幅される。
ける情報読出し動作は、選択格れたワード＠ＷＬ及びダ
ミーワード＠ＤＷＬの電位がクラＬ／ ヘｓｚ ｆ）ｈ
ラハイレベルκ名れ、メモリセルＭ−０１Ｌ及びダｉ
ーセＡ／Ｄ−０１Ｌｋ４１１１底する情報番横用キャパ
シタκ接続されたＭ１８１ＦＩＣＴかオン状ｌｌＫされ
ることによって、上記メモリセルＭ −ＯｇＬとダｔ−
セルＤ−０１Ｌとの情報差か動的（Ｄｆ−夕ｆｉＤＩ，
，ＤＩ，に＠小電圧差Δｖとして境われる。次に、この
黴小電圧葺ΔＶか量ａｍセンスアング８▲によって検出
．増幅される。
上記一対のデータｉｉＤＩ，，，ＤＩ，の増−された１
号は、カラムスイッチＯ−８ＷＫよって遇択さｎデータ
出力バツファ力ＯＢ（−示せず）Ｋ伝えられめ力される
。
号は、カラムスイッチＯ−８ＷＫよって遇択さｎデータ
出力バツファ力ＯＢ（−示せず）Ｋ伝えられめ力される
。
上記ワード＠ＩＷＩ、及びダず−ワード−１）ＷＬはロ
ウデコーダ回路Ｒ−ＤＯＲＫよって選択葛れる。
ウデコーダ回路Ｒ−ＤＯＲＫよって選択葛れる。
また、カラムスイッチ０−８Ｗは、カラムデコーダ回路
０−Ｄｏｌｌ（図示せず）Ｋよって選択される。
０−Ｄｏｌｌ（図示せず）Ｋよって選択される。
上記ワード−ＷＬと一対のデータ＠ＩＤＬ、ＤＩ。
との聞［Ｆｉ、それヤれを生谷量Ｏｄｖか形成される。
したかって、ワードＩＩＷＬかハイレベルに立ち上ると
き、データＩＩＤＬ、ＤＬＫカップリングノイズか発生
する。このカップリングノイズが一対のデータ４１ｉｉ
ＤＬ、ＤＬＫ等しく発生すれば、差動酸センスアンプａ
ＡＫよって相殺させることができる。このため、従来の
Ｄ−ＲＡＭでは、上記ワ−）’ａｌＷＬとデータ＠ＤＬ
、ＤＸａとの間の寄ｓ谷Ｉｌ’（ＬＷ及び各データ＠Ｄ
Ｌ、ＤＬＯ寄生容量０゜髪等しくするように設計される
ものであった。
き、データＩＩＤＬ、ＤＬＫカップリングノイズか発生
する。このカップリングノイズが一対のデータ４１ｉｉ
ＤＬ、ＤＬＫ等しく発生すれば、差動酸センスアンプａ
ＡＫよって相殺させることができる。このため、従来の
Ｄ−ＲＡＭでは、上記ワ−）’ａｌＷＬとデータ＠ＤＬ
、ＤＸａとの間の寄ｓ谷Ｉｌ’（ＬＷ及び各データ＠Ｄ
Ｌ、ＤＬＯ寄生容量０゜髪等しくするように設計される
ものであった。
しかし、本顧発明看Ｏ研究によって、上記２交点セル万
式のＤ−ＩＡＭＫｄ、次のような間域点のめることか判
明した。
式のＤ−ＩＡＭＫｄ、次のような間域点のめることか判
明した。
上記データ＠ＤＩＪ、ＤＬ等には、データ麿関谷量０４
１が形成されるものである。仁の寄生容量０１１ａＫよ
って、メモリアレイ部の最も外側のデータ１ｉｌＤＬｓ
−＋及びＤＬ、−ｎ Ｋついては、それぞれ寄生容量０
．４が接続されるに対し、その内駒にデータＩｓが配置
されるデーターＤＬ、−，ないしＤＬ、−ｎＫついては
、等価的に２倍の寄生容量２’（１（ｌが接続されると
とになる。
１が形成されるものである。仁の寄生容量０１１ａＫよ
って、メモリアレイ部の最も外側のデータ１ｉｌＤＬｓ
−＋及びＤＬ、−ｎ Ｋついては、それぞれ寄生容量０
．４が接続されるに対し、その内駒にデータＩｓが配置
されるデーターＤＬ、−，ないしＤＬ、−ｎＫついては
、等価的に２倍の寄生容量２’（１（ｌが接続されると
とになる。
したかって、鐘も外−の一対のデータ線ＤＬＩＩ。
ＤＬＩ 、及びＤＬＩ−ｎ ＊ ＤＬＩ−ｎにおいて
、上記データー関容量Ｏａａ Ｋアンバランスが生じる
ことになる。この寄生容量’ａａ ’ ”ａａのアンバ
ランスは、轟然のようにデータ線へのカップリングノイ
ズにアンバランスを生じせしめることＫなる。
、上記データー関容量Ｏａａ Ｋアンバランスが生じる
ことになる。この寄生容量’ａａ ’ ”ａａのアンバ
ランスは、轟然のようにデータ線へのカップリングノイ
ズにアンバランスを生じせしめることＫなる。
轡に、メモリ容量Ｏ増大、言い換えれば、メモリアレイ
の高密度化に伴ない素子の微細化か進むと、同−配縁層
間の寄生容量’ａａか大きくなるため、上記データ線へ
のカップリングノイズのアンバランスが増々大きくなる
。
の高密度化に伴ない素子の微細化か進むと、同−配縁層
間の寄生容量’ａａか大きくなるため、上記データ線へ
のカップリングノイズのアンバランスが増々大きくなる
。
ちなみに、上記ワード＠ＷＬの選択によりデーターＤＬ
、−，，ＤＬ、、に＠われるカップリンクノイズｖ、
、 ｖ、’の概略は、次式（１） 、 （２）によって
求められる。
、−，，ＤＬ、、に＠われるカップリンクノイズｖ、
、 ｖ、’の概略は、次式（１） 、 （２）によって
求められる。
また、上記寄生容量０゜Ｆｉ、メモリセルを構成するＭ
Ｉ８１ＦＩＴのドレイン、基板関接縫容ｉｌを含むもの
でろｖ１基板バイアス電圧−ｖｏの変動によって、その
菩量練が変動することの結果、データ騙に同様なカップ
リングノイズが発生する。
Ｉ８１ＦＩＴのドレイン、基板関接縫容ｉｌを含むもの
でろｖ１基板バイアス電圧−ｖｏの変動によって、その
菩量練が変動することの結果、データ騙に同様なカップ
リングノイズが発生する。
この鳩舎にも、上記蛾も外−の一対のデーターＤＬＩ−
１ｒ ＤＬＩ−１及びＤＬＩ−ｎ ＊ ＤＬＩＨＫは。
１ｒ ＤＬＩ−１及びＤＬＩ−ｎ ＊ ＤＬＩＨＫは。
アンバランスとなるカップリングノイズか生じる−ので
ある。
ある。
この＠明の目的は、ワード巌趨択動作及び基板バイアス
電圧の変動によｐ一対のデータ層に生じるカップリング
ノイズを等しくするようにしたＤ−ＲＡＭ集積回路装置
を提供することにある。
電圧の変動によｐ一対のデータ層に生じるカップリング
ノイズを等しくするようにしたＤ−ＲＡＭ集積回路装置
を提供することにある。
この発明の他の目的は、以下のａ明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施ガとともに詳細に説明する。
第２ム図には、この発明の１Ｉｓ−実施ガのブロック図
が示されている。
が示されている。
この実施ガでは、２交点セル方式のメモリアレイＳｔ有
する。すなわち、一対のデーターＤＬ。
する。すなわち、一対のデーターＤＬ。
ＤＬＫ対１．て、それぞれセンスアンプ８Ａが設けられ
ており、各データＩＩＤＬ−−＋ないしＤＬ、−ｎＫは
、それぞれ所定の行配列の下に設けられ九メモリセルと
、ダミーセルの入出力端子が僧枕されている。また、上
記データ１に対して直交するワード１ＩＷＬｔ−＋ない
しｗｂｌ−４等と、ダミーワード巌ＤＷＬ、−藏、ＤＷ
ＬＩ−、か設けられている。セして、同一の列に配置も
れたワード―及びダミーワード！にはメモリセル及びダ
ミーセルの選択端子かそれぞれａａされている。上記一
対のデータ細カラムスイッチｏ−５ｖｌｌ構成するＭ工
８１１ＩＴｔ介して、一対の共通データ＠ＯＤ、０ＤＩ
ｆＣ％続されている。この共通データーＯＤ、ＯＤ＃ｉ
、データ出力バッファＤＯＢの入力抱子と、データ人カ
パツファＤＩＲの出力端子ｖｃ接続されている。
ており、各データＩＩＤＬ−−＋ないしＤＬ、−ｎＫは
、それぞれ所定の行配列の下に設けられ九メモリセルと
、ダミーセルの入出力端子が僧枕されている。また、上
記データ１に対して直交するワード１ＩＷＬｔ−＋ない
しｗｂｌ−４等と、ダミーワード巌ＤＷＬ、−藏、ＤＷ
ＬＩ−、か設けられている。セして、同一の列に配置も
れたワード―及びダミーワード！にはメモリセル及びダ
ミーセルの選択端子かそれぞれａａされている。上記一
対のデータ細カラムスイッチｏ−５ｖｌｌ構成するＭ工
８１１ＩＴｔ介して、一対の共通データ＠ＯＤ、０ＤＩ
ｆＣ％続されている。この共通データーＯＤ、ＯＤ＃ｉ
、データ出力バッファＤＯＢの入力抱子と、データ人カ
パツファＤＩＲの出力端子ｖｃ接続されている。
これらのデータバッファＤＯＢ、Ｄ工ｍ１通して外Ｓ回
路との飯号授受ｊｌい換えれば、読出しデーＩ及び畳込
データの伝達が行なわれる。
路との飯号授受ｊｌい換えれば、読出しデーＩ及び畳込
データの伝達が行なわれる。
上記ワード−、ダば−ワード聴及び力２ムスイッチｃ−
ａｉｌは、ロウ・カラムデコーダＫＯ−ＤＯＲで選択さ
れる。このロウ−力２ムデコーダＲＣ！−ＤＯＲｄ、多
重化されたロウアドレス、カラムアドレス信号管受ける
アドレスノくツファムＤＢからのアドレス傷号ム０〜ム
１及びム１＋鳳〜ムｊｔ隋絖して、それぞれ選択−作【
行なう。
ａｉｌは、ロウ・カラムデコーダＫＯ−ＤＯＲで選択さ
れる。このロウ−力２ムデコーダＲＣ！−ＤＯＲｄ、多
重化されたロウアドレス、カラムアドレス信号管受ける
アドレスノくツファムＤＢからのアドレス傷号ム０〜ム
１及びム１＋鳳〜ムｊｔ隋絖して、それぞれ選択−作【
行なう。
この夷ｊＩＩｉＩｉｌｉでは、上記メモリアレイｍＫお
ける蝋も外１１１ｉＫｋ：、ｔされた一対のデータ森Ｄ
Ｌ、−１゜ＤＬ、−、及びＤＬＩ−ｎ ＋ ＤＬｉ −
ｎ Ｋおける前述のようなデータ蘇閲各童の不拘−會な
（すために、それぞれ−灯のグミ−データｌ１ｌＤＤＬ
１−ｓ １）ＤＬｚ −Ｉ及びＤＤＬｉ−雪、ＤＤＬ、
、が般けられている。
ける蝋も外１１１ｉＫｋ：、ｔされた一対のデータ森Ｄ
Ｌ、−１゜ＤＬ、−、及びＤＬＩ−ｎ ＋ ＤＬｉ −
ｎ Ｋおける前述のようなデータ蘇閲各童の不拘−會な
（すために、それぞれ−灯のグミ−データｌ１ｌＤＤＬ
１−ｓ １）ＤＬｚ −Ｉ及びＤＤＬｉ−雪、ＤＤＬ、
、が般けられている。
すなわち、上記一対のダミーデータ縁ＤＤＬ＋−ｓ。
ＤＤＬ、ｌ及びＤＤＬ、、、ＤＤＬ、−意は、上記破も
外ｌＩに配置されたデータ＠Ｄ’ｂ、 、 、 ＤＬ
Ｉ −ｎのさらに外側に、他のデータ線と同様な配列の
下に設けられるものである。
外ｌＩに配置されたデータ＠Ｄ’ｂ、 、 、 ＤＬ
Ｉ −ｎのさらに外側に、他のデータ線と同様な配列の
下に設けられるものである。
これらのグミ−データ１ｉｌＤＤＬｓ −ｓ ｒ ＤＤ
Ｌ＋−＋及びＤＤＬｚ −ｖ ＋ ＤＤＬ＋ −ｍ Ｋ
Ｆｉ、その寄生：ｔＨｉｏ。
Ｌ＋−＋及びＤＤＬｚ −ｖ ＋ ＤＤＬ＋ −ｍ Ｋ
Ｆｉ、その寄生：ｔＨｉｏ。
を他のデータ縁と等しくするために１メモリセル。
ダミーメモリセル、センスアンプ８ム及びカラムスイッ
チ用ＭＯ８ト？ンジスタＱｔ ＋Ｑｔ ｒＱ畠。
チ用ＭＯ８ト？ンジスタＱｔ ＋Ｑｔ ｒＱ畠。
Ｑａが設けられている。また、を生容童０゜も輯しくす
るため、各ワード膨は上記ダミーデータ鹸とも父差する
ように形成されている。
るため、各ワード膨は上記ダミーデータ鹸とも父差する
ように形成されている。
上記ダミーデータ−は、上記最も外−のデータ１１１Ｄ
Ｌ＋−ｓ及びＤＬＩ、、におけるデーター関谷蓋を他の
データ線と等しく”ａａとするためにｔ７＆けられるも
のであるのでダミーデ−ターの情報が読出される必要は
ない。し７ｔがってグミ−データーに接続されるカラム
スイッチ用ＭＯ８）ランジスタＱｌ ｒ Ｑ＋ ｒ
Ｑｍ ＋ Ｑ−は、オフ状ＩＩＩＶｃ保たれる。
Ｌ＋−ｓ及びＤＬＩ、、におけるデーター関谷蓋を他の
データ線と等しく”ａａとするためにｔ７＆けられるも
のであるのでダミーデ−ターの情報が読出される必要は
ない。し７ｔがってグミ−データーに接続されるカラム
スイッチ用ＭＯ８）ランジスタＱｌ ｒ Ｑ＋ ｒ
Ｑｍ ＋ Ｑ−は、オフ状ＩＩＩＶｃ保たれる。
次に、１ｌＥＺＢ図（示し穴畳部具体的−実施ガ回路及
び講２０図に示したタイｔング図に従って、この央１ａ
例を詳細に説明する。
び講２０図に示したタイｔング図に従って、この央１ａ
例を詳細に説明する。
メモリ七ルＭ−０１Ｌの構成
１ビツトのＭ−０１Ｌｔｊ情報蓄積用のキャパシタ０８
とアドレス選択用のＭ工８ＦＩＴＱＭとからなり、％
ｔ ｊ 、 ％ □ Ｊの情報はキャパシタＯ，に電荷
かあるかないかのｓで記憶される。
とアドレス選択用のＭ工８ＦＩＴＱＭとからなり、％
ｔ ｊ 、 ％ □ Ｊの情報はキャパシタＯ，に電荷
かあるかないかのｓで記憶される。
情報の絖み出しは、Ｍ工８ＰＭＴＱＭｔＯＮＫして０８
を共通のカラムデータ＠ＤＬにつなぎ、データーＤＬ＋
の電位が０１に蓄積された電荷量に応じてどのような変
化が起目るかｔセンスすることによって行なわれる。デ
ータ＠ＤＬの浮遊菩量ＣｏｖｃｗＩＪもって光電されて
いた電位音電―亀圧Ｖ。０とすると、０８に蓄積されて
い友情＠が’ｌ’（Ｖｏ。
を共通のカラムデータ＠ＤＬにつなぎ、データーＤＬ＋
の電位が０１に蓄積された電荷量に応じてどのような変
化が起目るかｔセンスすることによって行なわれる。デ
ータ＠ＤＬの浮遊菩量ＣｏｖｃｗＩＪもって光電されて
いた電位音電―亀圧Ｖ。０とすると、０８に蓄積されて
い友情＠が’ｌ’（Ｖｏ。
の電位）でめった鳴音、アドレス時においてデータＩｗ
ＤＬの電位（ｖＤＬ）１１．ＩはＶｏ。Ｏ電位ノｔまで
Ｔｏす、それが’０’（ＧＶ）であった場き、（ｖｎＬ
”＊’ｌｄ （’。＊ ｖｏ。−ｏ、 （ｖ、−Ｖｔ
ｈ） ）／ｃ０となる。但し、Ｖ、ＦｉＭＩ８１ＦＫＴ
ＱＭＯゲート電圧、ｖｔｈ＃ｉｍ １８ ？ ＩＴ Ｇ
ＬＭノＬｔｋイｌｉｉ電圧でめる。こ仁で論ＩＩ’ １
’と論［１％ ｏ ｌとの藺の走すなわち検出される
信号量ΔＶ、ｒｉ ΔｖＩＩ −（ｖＤ Ｌ ”１ ’−（ｖＤＬ ”＠
’−（ＶＷ−ｖｔｈ ）” Ｃ１／ＣＯとなる６ Ｖ
、 ｍ Ｖ ０゜とすると、信号量Δｖ、ｒｉｌｖ、−
（ｖｏ。−ｖｔｈ）・０８７０゜となる。
ＤＬの電位（ｖＤＬ）１１．ＩはＶｏ。Ｏ電位ノｔまで
Ｔｏす、それが’０’（ＧＶ）であった場き、（ｖｎＬ
”＊’ｌｄ （’。＊ ｖｏ。−ｏ、 （ｖ、−Ｖｔ
ｈ） ）／ｃ０となる。但し、Ｖ、ＦｉＭＩ８１ＦＫＴ
ＱＭＯゲート電圧、ｖｔｈ＃ｉｍ １８ ？ ＩＴ Ｇ
ＬＭノＬｔｋイｌｉｉ電圧でめる。こ仁で論ＩＩ’ １
’と論［１％ ｏ ｌとの藺の走すなわち検出される
信号量ΔＶ、ｒｉ ΔｖＩＩ −（ｖＤ Ｌ ”１ ’−（ｖＤＬ ”＠
’−（ＶＷ−ｖｔｈ ）” Ｃ１／ＣＯとなる６ Ｖ
、 ｍ Ｖ ０゜とすると、信号量Δｖ、ｒｉｌｖ、−
（ｖｏ。−ｖｔｈ）・０８７０゜となる。
メモリセル會小さくシ、かつ共通のデーターに多くのメ
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、ｏｇ＜ｃＯｌすなわちＯ、／ ０゜は非
常に小さな−Ｋｔｋる。従ってΔＶ、は非常に微少な信
号となっている。
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、ｏｇ＜ｃＯｌすなわちＯ、／ ０゜は非
常に小さな−Ｋｔｋる。従ってΔＶ、は非常に微少な信
号となっている。
跣み＊ｅｏａ＊ａ号
このような倣少な備号會検出するための基準としてダず
一竜ルＤ−ＯＷＬか用いられる。Ｄ−ＯＷＬはキャパシ
タ’ａｍの１！Ｆ量ＩＩかＣ６のはぼ牛分であることｔ
除重、菖−０ＷＬと同じ製造条件、同じ設計定数で作ら
れている。Ｏａ、はアドレスに先立ってＭ工８シ罵テＱ
□によって接地電位に充電（他方の電極はｖｏ。Ｋ固定
）されている。従って、アドレス時に共通のカラムデー
タ＠ＤＬＫ与える儂号変化童Δｖ、Ｆｉ、メモリセルの
それ（Δｖ８）と同＠に次式で表わされる。但し％ ｖ
ＤＩはＭ工θ′１！１テ”ＤＩ’のゲート電圧、ｖｔｈ
’はＭＩ８νＩＴｑ□のしきい線電圧である。
一竜ルＤ−ＯＷＬか用いられる。Ｄ−ＯＷＬはキャパシ
タ’ａｍの１！Ｆ量ＩＩかＣ６のはぼ牛分であることｔ
除重、菖−０ＷＬと同じ製造条件、同じ設計定数で作ら
れている。Ｏａ、はアドレスに先立ってＭ工８シ罵テＱ
□によって接地電位に充電（他方の電極はｖｏ。Ｋ固定
）されている。従って、アドレス時に共通のカラムデー
タ＠ＤＬＫ与える儂号変化童Δｖ、Ｆｉ、メモリセルの
それ（Δｖ８）と同＠に次式で表わされる。但し％ ｖ
ＤＩはＭ工θ′１！１テ”ＤＩ’のゲート電圧、ｖｔｈ
’はＭＩ８νＩＴｑ□のしきい線電圧である。
ΔｖＭ＝（ｖＤｌ−ｖｔｈ′）・０（Ｌ、／Ｃ０ｖＤＷ
” ｖＯｏとすると、）ｖｌは次式で表わされる。
” ｖＯｏとすると、）ｖｌは次式で表わされる。
Δｖ１１＝（ｖｏ。−ｖｔｈ′）・０（１，１０゜前述
したようＫ Ｏａ ｓ社０．０約手分に設定塙れている
ため、ΔｖｌＩはΔｖＩＩのはぼ半分に勢しい。
したようＫ Ｏａ ｓ社０．０約手分に設定塙れている
ため、ΔｖｌＩはΔｖＩＩのはぼ半分に勢しい。
従って、メモリセルのデータ＠ＤＬＫ与える電位ｆ化か
ダミー竜ルのそれ（ΔＶ、）より小さいか大きいかで′
１１．％□Ｉの情報か判別できる。
ダミー竜ルのそれ（ΔＶ、）より小さいか大きいかで′
１１．％□Ｉの情報か判別できる。
各ｕ路の配置
Ｓム１はアドレス時に生ずるこのような電位変化の差管
、タイミング信号（センスアンプ制御信号）φア、で決
まるセンス期間に拡大するセンスアンプであり（動作は
後述する）、１対の平行に配置された相補データＩＩ！
ＤＬ億−１１ＤＬＩ−１にその入出力ノードが結合され
ている。データ１ＩＤＬｔ−＋。
、タイミング信号（センスアンプ制御信号）φア、で決
まるセンス期間に拡大するセンスアンプであり（動作は
後述する）、１対の平行に配置された相補データＩＩ！
ＤＬ億−１１ＤＬＩ−１にその入出力ノードが結合され
ている。データ１ＩＤＬｔ−＋。
ＤＬ、−、に結合されるメモリセルの数は検出稽度【上
げるため等しくされ、ＤＬ、 、・ＤＬ、−ｔのそれ
ぞれに１ケずつダミーセルが結合されている。
げるため等しくされ、ＤＬ、 、・ＤＬ、−ｔのそれ
ぞれに１ケずつダミーセルが結合されている。
また各メモリセルは１本のワード１ｌＷＬと相補対デー
ターロー万との間に納会される。各ワード縁ＷＬｉ；ｊ
双万のデータｍ吋と交差しているので、ワード＠ＩＬＫ
生じる雑音成分が静電結合によりデータ麹にのっても、
その雑音成分Ｆｉ双方のデータ＠に等しく現われ、差動
＠Ｃ）センスアンプ８ムによって相殺される。
ターロー万との間に納会される。各ワード縁ＷＬｉ；ｊ
双万のデータｍ吋と交差しているので、ワード＠ＩＬＫ
生じる雑音成分が静電結合によりデータ麹にのっても、
その雑音成分Ｆｉ双方のデータ＠に等しく現われ、差動
＠Ｃ）センスアンプ８ムによって相殺される。
特に１この実施ガでは、最も外胸の一対のデータｉ１に
おいても、ダミーデーｐＨ１Ｉｔｅける仁とによｐｌす
べてのデータ１ｌＩＫついて、その−関ｄ量’ｄ（ｌの
合成容量が等しくでＩ！から、上記ワード線からのカッ
プリングノイズ及び基板バイアス亀ＥＥ−ｖ、、のＩＲ
＃によるカップリングノイズを均一とすることができる
。しｙｔｔＩｇって、各センスアン１８ムにおいて確実
に、上記カップリングノイズ會相殺させることができる
。
おいても、ダミーデーｐＨ１Ｉｔｅける仁とによｐｌす
べてのデータ１ｌＩＫついて、その−関ｄ量’ｄ（ｌの
合成容量が等しくでＩ！から、上記ワード線からのカッ
プリングノイズ及び基板バイアス亀ＥＥ−ｖ、、のＩＲ
＃によるカップリングノイズを均一とすることができる
。しｙｔｔＩｇって、各センスアン１８ムにおいて確実
に、上記カップリングノイズ會相殺させることができる
。
相補データ１対ＤＬＩ−、、ＤＬ、１の一方に＠縫され
たメモリセルが遣択された揚台、他方のデータｉ！Ｉｌ
ｌ＃ｃは必ずダイ−セルか結合されるよう１対のダミー
ワード”１ｉＤＷＬｔ 、 、 Ｉ）ＷＬＩ ｍ
の一方か選択される。
たメモリセルが遣択された揚台、他方のデータｉ！Ｉｌ
ｌ＃ｃは必ずダイ−セルか結合されるよう１対のダミー
ワード”１ｉＤＷＬｔ 、 、 Ｉ）ＷＬＩ ｍ
の一方か選択される。
センス・アンプの動作
このセンス・アンプａＡ−は１対の交差結合されたＭ工
！Ｉ ＦＩＴ Ｑ、、Ｉ Ｑ、、 ｔ［シ、それらの正
帰還作用により、倣少な信号１ｍｍ的に増幅する。この
止瘤遺−作はＭＩｉｌＦｍ？＋４□、がタイミング信号
（センスアンプ制御信号）φ１□によってＳ過し始める
と同時に開始され、アドレシング時に与えられた電位差
にもとづ龜、高い万のデーーー電位（Ｖ、）鉱遥い遥腹
て低い万のそれ（Ｖ、）は達い違皺で共にその量か広か
９ながら下降していく。こうしてｖｌが交差結合ＭＩａ
Ｆｍ！のしきい値電圧Ｖ、ｈＫ下降したとき正帰還動作
か終了し、ｖ、の下降はｖｏ。より小さくｖＴｈ よ
り大きい電位に留まると共和、ｖｌは最終的ＶｃｄＯＶ
Ｋ到達する。
！Ｉ ＦＩＴ Ｑ、、Ｉ Ｑ、、 ｔ［シ、それらの正
帰還作用により、倣少な信号１ｍｍ的に増幅する。この
止瘤遺−作はＭＩｉｌＦｍ？＋４□、がタイミング信号
（センスアンプ制御信号）φ１□によってＳ過し始める
と同時に開始され、アドレシング時に与えられた電位差
にもとづ龜、高い万のデーーー電位（Ｖ、）鉱遥い遥腹
て低い万のそれ（Ｖ、）は達い違皺で共にその量か広か
９ながら下降していく。こうしてｖｌが交差結合ＭＩａ
Ｆｍ！のしきい値電圧Ｖ、ｈＫ下降したとき正帰還動作
か終了し、ｖ、の下降はｖｏ。より小さくｖＴｈ よ
り大きい電位に留まると共和、ｖｌは最終的ＶｃｄＯＶ
Ｋ到達する。
アドレッシングの際、一旦破壊されたメモリセルの記憶
情報は、このセンス動作によって得られ７ｔｖＩもしく
はｖＬの電位會そのまま受は域ることによって開俵する
（再書き込みされる）。
情報は、このセンス動作によって得られ７ｔｖＩもしく
はｖＬの電位會そのまま受は域ることによって開俵する
（再書き込みされる）。
論ｍ’ｔ’レベルの補償
しかしながら、ｖＩがｖｏ。に対して一足以上落ち込む
と、何回か読み出し、再書き込み【繰り返しているうち
に論理％□ｌとして読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられたのがアタティプ
リスト７回路ムＲ・であり、このムＲ，は、Ｖ、に対し
ては何らの影４Ｉ【与えずｖＩのみ管選択的Ｋｖ０゜の
電位にブーストする働１＆がある。ＯｊＩ■及び０ｓｌ
Ｆｉ図向左憫の端子に印加畜れる電圧に応じてその静電
容量か変化するＭ工ａＨ可度移量累子であり、論理的に
はし暑い線電圧ｖｔｈ ｔ−基準として高い電圧でキャ
パシタができ、低い万の電圧で中ヤパンタかできないと
理解されたい。
と、何回か読み出し、再書き込み【繰り返しているうち
に論理％□ｌとして読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられたのがアタティプ
リスト７回路ムＲ・であり、このムＲ，は、Ｖ、に対し
ては何らの影４Ｉ【与えずｖＩのみ管選択的Ｋｖ０゜の
電位にブーストする働１＆がある。ＯｊＩ■及び０ｓｌ
Ｆｉ図向左憫の端子に印加畜れる電圧に応じてその静電
容量か変化するＭ工ａＨ可度移量累子であり、論理的に
はし暑い線電圧ｖｔｈ ｔ−基準として高い電圧でキャ
パシタができ、低い万の電圧で中ヤパンタかできないと
理解されたい。
タイミング信号（アクティブリストア制御信号）φ Ｋ
よってＭＩｉｌＦＩＴＱ 、Ｑ か導通ｒｇ
ａａ
ａｓしたとき、ｖ８の電位ＫｈるデータＳに属する可賞
容量累子０．が充電され、次にタイ２ング傭号（アクテ
ィブリストア制御信号）φｒ、かハイレベルになったと
きそのデータ１ｌＫＪＩするｗｘａｙｙａ”Ｑｌｌ又は
Ｑａ？のゲート電位かｖｏ。より充分高くなｐｖＨの電
位はｖｏ。に回復される。仁の場合、ｑａｍ ’ Ｑｌ
ｌ７ の電力損失會小さくするためそれヤれのＶ□ｒｉ
★即のないＭＩｌｉＰｌ’ｒに比べ小さく設計されてい
る。
よってＭＩｉｌＦＩＴＱ 、Ｑ か導通ｒｇ
ａａ
ａｓしたとき、ｖ８の電位ＫｈるデータＳに属する可賞
容量累子０．が充電され、次にタイ２ング傭号（アクテ
ィブリストア制御信号）φｒ、かハイレベルになったと
きそのデータ１ｌＫＪＩするｗｘａｙｙａ”Ｑｌｌ又は
Ｑａ？のゲート電位かｖｏ。より充分高くなｐｖＨの電
位はｖｏ。に回復される。仁の場合、ｑａｍ ’ Ｑｌ
ｌ７ の電力損失會小さくするためそれヤれのＶ□ｒｉ
★即のないＭＩｌｉＰｌ’ｒに比べ小さく設計されてい
る。
絖み出し動作
プリチャージ期間
φ２゜かハイレベルのと＊（Ｖｏ。より鳥い）Ｍ工８１
ＦＩＴＱｇ１．ｑ＃ｍ が勢通し、相補データ一対ＤＬ
、 、 、 ＤＬ、−の浮遊容量ＯｏかＷｏｏに予光
電される。仁のと龜ＭＸＢ１？１１ＴＱ□４同時にＩＩ
＃通するので、’１ｍ ｍ Ｑｌｌ Ｋよる予充１１１
Ｋアンバランスが生じても相補データＩＩ Ｎ Ｄ Ｌ
ｔ−＋ ＋ＤＬ、−，は短絡され同電位の条件に設定
される。
ＦＩＴＱｇ１．ｑ＃ｍ が勢通し、相補データ一対ＤＬ
、 、 、 ＤＬ、−の浮遊容量ＯｏかＷｏｏに予光
電される。仁のと龜ＭＸＢ１？１１ＴＱ□４同時にＩＩ
＃通するので、’１ｍ ｍ Ｑｌｌ Ｋよる予充１１１
Ｋアンバランスが生じても相補データＩＩ Ｎ Ｄ Ｌ
ｔ−＋ ＋ＤＬ、−，は短絡され同電位の条件に設定
される。
Ｍ工ＥＩＦＩＩＴＱ、、からＱａ、ｎそれぞれのソース
・ドレイン関に電圧損失が生じないよう肴印のないＭ工
８ＦＩｌｌＴＫ比べｖｒｈが低く設定されている。
・ドレイン関に電圧損失が生じないよう肴印のないＭ工
８ＦＩｌｌＴＫ比べｖｒｈが低く設定されている。
仁のときタイミング信号（ディスチャージ制御信号）φ
４゜ＫよってＭＸ日ν罵！（、が導通しダミーセルＤ−
０１１Ｌ４同様に所定の状勝にリセットされる。
４゜ＫよってＭＸ日ν罵！（、が導通しダミーセルＤ−
０１１Ｌ４同様に所定の状勝にリセットされる。
ロウアドレス期間
タイミング信号（アドレスバッファ制御信号）φ のタ
イ２ングでアドレスバラファムＤＢからム１ 供給されたロウアドレス信号ム、１ないしＡ１は。
イ２ングでアドレスバラファムＤＢからム１ 供給されたロウアドレス信号ム、１ないしＡ１は。
ａつ・カツム゛デコーダＲＯ−ＤＯＲＫよってデコード
（解読）されワード線制御信号φ工の立上９と同時にメ
モリ・セルＭ−ｏＩＬ及びダオーセルＤ−ＯＷＬの７ド
レツシングが開始される。
（解読）されワード線制御信号φ工の立上９と同時にメ
モリ・セルＭ−ｏＩＬ及びダオーセルＤ−ＯＷＬの７ド
レツシングが開始される。
−ζ′その結果、相補デー１１１吋ＤＬｌ−１，ＤＩｌ
ｌ−１０関には前述し尺通〕メ篭り一々息の記憶内！！
に−とづ自はぼΔｖ、／２の電圧差か生じる。
ｌ−１０関には前述し尺通〕メ篭り一々息の記憶内！！
に−とづ自はぼΔｖ、／２の電圧差か生じる。
センシンク
タイミング１号（七ンスアンプ制御信号）φア、により
ＭＩ！ｉＦｌ’ｒＱ、、、が導通し始めると同ＷＩＩＶ
Ｃセンスアンプ８ム鑞は正帰ｍｅ作を開始し、アドレス
時に生じたΔＶ、／Ｚの検出偏号を増幅する。増幅動作
かは埋完了したのち、タイミング備考（アクティブリス
トア制御信号）φｒ、に同期して前述したアタテイプリ
スト７回路ムＲ＃か論理ｔｌＪのレベルｔｖ０゜に回復
する。
ＭＩ！ｉＦｌ’ｒＱ、、、が導通し始めると同ＷＩＩＶ
Ｃセンスアンプ８ム鑞は正帰ｍｅ作を開始し、アドレス
時に生じたΔＶ、／Ｚの検出偏号を増幅する。増幅動作
かは埋完了したのち、タイミング備考（アクティブリス
トア制御信号）φｒ、に同期して前述したアタテイプリ
スト７回路ムＲ＃か論理ｔｌＪのレベルｔｖ０゜に回復
する。
データ出カー作
タイ２ング傷号（アドレスバッファ制御信号）φ、。Ｋ
同期してアドレスパラファムＤＢから送られてきたカラ
ムアドレス信号ム１＋烏ないしムｊはロウ・カラムデコ
ーダＲＯ−ＤＯＲで解読され、次いでタイぎンダ慣号（
カラムスイッチ制御信号）φＹＫよって選択されたカラ
ムアドレスにおけるメモリセルＭ−ＯＷＬの記憶情報が
カラムスイッチ０−８Ｗ農を介してコモンデータｋＯＤ
Ｌ１．ＯＤＬ。
同期してアドレスパラファムＤＢから送られてきたカラ
ムアドレス信号ム１＋烏ないしムｊはロウ・カラムデコ
ーダＲＯ−ＤＯＲで解読され、次いでタイぎンダ慣号（
カラムスイッチ制御信号）φＹＫよって選択されたカラ
ムアドレスにおけるメモリセルＭ−ＯＷＬの記憶情報が
カラムスイッチ０−８Ｗ農を介してコモンデータｋＯＤ
Ｌ１．ＯＤＬ。
Ｋ伝−Ｉｍ逼れる。
次にタイミング信号（データ出力バツ７ア及びメインア
ンプ制御信号）φ。、によってメインアンプ・データ出
力バッファ０ム＆Ｄ０１か動作し、読み取った記憶情報
がチップの出力端子り。ｕｔＫ送り出される。なおこの
０ム＆ＤＯＩｌは書き込み時にはタイ電ング信号（デー
タ出力バッファ制御信号）−ＩＩＶにより不動作にされ
る。
ンプ制御信号）φ。、によってメインアンプ・データ出
力バッファ０ム＆Ｄ０１か動作し、読み取った記憶情報
がチップの出力端子り。ｕｔＫ送り出される。なおこの
０ム＆ＤＯＩｌは書き込み時にはタイ電ング信号（デー
タ出力バッファ制御信号）−ＩＩＶにより不動作にされ
る。
書き込み動作
ａウアドレッシング期間
プリチャージ、アト・レッシング、センシンク動作は前
述の読み出し動作と食〈同じである。従って相補データ
ｉＩ吋ＤＬＩ−，，ＤＬ、−一には入力書き込み情報”
ｉｎの論理値にか盲わず本来書き込み【行なうべきメモ
リセルの記憶情報か絖み出される。との読み出し情報は
後述の書き込み動作によって無視されることに＆つでい
るのでここまでの動作は実質的にはロウアドレスの選択
か行なわれていると考えてよい。
述の読み出し動作と食〈同じである。従って相補データ
ｉＩ吋ＤＬＩ−，，ＤＬ、−一には入力書き込み情報”
ｉｎの論理値にか盲わず本来書き込み【行なうべきメモ
リセルの記憶情報か絖み出される。との読み出し情報は
後述の書き込み動作によって無視されることに＆つでい
るのでここまでの動作は実質的にはロウアドレスの選択
か行なわれていると考えてよい。
書き込み期間
読み出し動作と同機タインアンプ（カラムスイッチ制御
信号）φｘＫＭ期して選択されたカツムに位置するデー
タ線対”Ｉ ｌ ＊ Ｄ恥−一がカラムスイッチ０−
８ｆｔｋ介してコモンデーター−０ＤＬ、、０ＤＬＩＫ
結合される。
信号）φｘＫＭ期して選択されたカツムに位置するデー
タ線対”Ｉ ｌ ＊ Ｄ恥−一がカラムスイッチ０−
８ｆｔｋ介してコモンデーター−０ＤＬ、、０ＤＬＩＫ
結合される。
次にタイミング信号（データ入カバツ７７制御傭号）−
ｍｙ’同期してデータ入力バッファＤよりから供給され
る相補書虐込み入力信号ｄ、冨弓；かカラムスイッチｏ
−ｓｗ、に介してメモリ・セルＭ−ＯＲＬＫ＠＠込まれ
る。このとき、センスアンプ８ム・も−作しているかデ
ータ入力バッファＤＩＲ（２）出力インピーダンスか低
いので、カラムデータ崖対ＤＬｓ−ｓ ｒ ＤＬＩ
ＨＫ境ゎれる情報は人力Ｄ１ｎの情報によって決定され
る。
ｍｙ’同期してデータ入力バッファＤよりから供給され
る相補書虐込み入力信号ｄ、冨弓；かカラムスイッチｏ
−ｓｗ、に介してメモリ・セルＭ−ＯＲＬＫ＠＠込まれ
る。このとき、センスアンプ８ム・も−作しているかデ
ータ入力バッファＤＩＲ（２）出力インピーダンスか低
いので、カラムデータ崖対ＤＬｓ−ｓ ｒ ＤＬＩ
ＨＫ境ゎれる情報は人力Ｄ１ｎの情報によって決定され
る。
リフレツシエ動作
リフレツシエ竺メモリセルＭ−０１ＬＫ記ｌされた失な
われつつある情報【一旦カツム共通データーＤＬＫ貌み
出し、−み出した情報を七ンスアングＪ３Ａ、［ひにア
クティブリストア回路ムＲ，に１って１傷したレベルに
して貴び動電すセル舅−０ＮＬＫ＠＠込むことによって
行なわれる。従ってリアレツシエの動作は絖み出し動作
でｍ明したツシングないしセンシング期 間の動作と同様である。ただしこの場瞼、カラムスイッ
チａ−ＳＷ・は不動作にして金力２ム同時にゆっ各。つ
順番えリレ、ツ、−８行なわれ、。
われつつある情報【一旦カツム共通データーＤＬＫ貌み
出し、−み出した情報を七ンスアングＪ３Ａ、［ひにア
クティブリストア回路ムＲ，に１って１傷したレベルに
して貴び動電すセル舅−０ＮＬＫ＠＠込むことによって
行なわれる。従ってリアレツシエの動作は絖み出し動作
でｍ明したツシングないしセンシング期 間の動作と同様である。ただしこの場瞼、カラムスイッ
チａ−ＳＷ・は不動作にして金力２ム同時にゆっ各。つ
順番えリレ、ツ、−８行なわれ、。
°纂２Ｄ図には、他の要部−実施内のブロック図が示さ
れて−る。
れて−る。
この実施内では、上記１１Ｅ２ム図の実施例と異なり、
上記メそリアレイにおける最も外囲のデータ１１Ｄ−Ｌ
ｔ−ｔ ＊ ＤＬ鳳−ｎ Ｏ外−に設けられるダミーデ
ータ＠ＤＤＬ儂−，，ＤＤＬ・−■のようにそれぞれ１
本で構成されている。これＫより、各データ縁について
合成線間容量を少ないダミーデータ−で尋しくしている
。また、上記ダミーデータ練ＤＤＬｌ−，、ＤＤＬ、Ｉ
−、Ｋｒｉ、ＩＩ２ム図のダミーデータ巌ＤＤＬ＋−ｓ
及びＤＤＬＩ−ｓ と同様にメモリセルＭツチ用ＭＯ８
）ラレジスタＱＩＩＱＩ−巌絖され、センスアンプを構
成する回路素子の一部で構成されたダミーセンスアンプ
Ｄ８Ａが接続されている。
上記メそリアレイにおける最も外囲のデータ１１Ｄ−Ｌ
ｔ−ｔ ＊ ＤＬ鳳−ｎ Ｏ外−に設けられるダミーデ
ータ＠ＤＤＬ儂−，，ＤＤＬ・−■のようにそれぞれ１
本で構成されている。これＫより、各データ縁について
合成線間容量を少ないダミーデータ−で尋しくしている
。また、上記ダミーデータ練ＤＤＬｌ−，、ＤＤＬ、Ｉ
−、Ｋｒｉ、ＩＩ２ム図のダミーデータ巌ＤＤＬ＋−ｓ
及びＤＤＬＩ−ｓ と同様にメモリセルＭツチ用ＭＯ８
）ラレジスタＱＩＩＱＩ−巌絖され、センスアンプを構
成する回路素子の一部で構成されたダミーセンスアンプ
Ｄ８Ａが接続されている。
これにより２〆Ｚ−データＩＩＩＤＤＬＩＩ−ｔ ｒ
ＤＤＬｔ −ｓの寄生容量０゜を他のデータ層のそれと
等しくしている。
ＤＤＬｔ −ｓの寄生容量０゜を他のデータ層のそれと
等しくしている。
上記ダミーデータ＊ＤＤＬ＋−Ｉ、ＤＤＬ＋−ｓは。
上記最も外−のデータ１ｌｌＤＬ＋−１ｒ ＤＬ＋−ｎ
Ｋおけ”るデータ線容量量を他のデータ１ｌｉＫお
けるデーター関谷量と勢しく２０．、とするために設け
られるものであり、ダミーデータｉｌ ＤＤＬ・−・、
’ＤＤＬＩ−ａの情報が続出される必１！はない。した
がってダミーデータａｉＦｉ、コモンデータ巌ＣｔＤＬ
ｌ 、 ０ＤＬｌに接続されていない。
Ｋおけ”るデータ線容量量を他のデータ１ｌｉＫお
けるデーター関谷量と勢しく２０．、とするために設け
られるものであり、ダミーデータｉｌ ＤＤＬ・−・、
’ＤＤＬＩ−ａの情報が続出される必１！はない。した
がってダミーデータａｉＦｉ、コモンデータ巌ＣｔＤＬ
ｌ 、 ０ＤＬｌに接続されていない。
１１２ＩＣ図には、その發部具体的−実施例の回路図か
示されている。この−施胸では、ダイーデーターＤＤＬ
ｔ−ｕｒｌｌ続される上記ダｉ−センスアンプＤＩｉム
の一路構成が異体的に示されている。
示されている。この−施胸では、ダイーデーターＤＤＬ
ｔ−ｕｒｌｌ続される上記ダｉ−センスアンプＤＩｉム
の一路構成が異体的に示されている。
丁なわち、差動蓋七ンスアングＳムを構成する回路菓子
のうち、一本のデータ縁と！Ｉ続畜れる回Ｉｌｉ！Ｉ素
子によって、ダミーセンスアンプＤ８ムが構成されてい
る。し７ｔかつて、ダミーセンスアンプＤ ａ Ａ’
ｕ ％上記差動ｌｌｌｌ−にンスアンプ日ムの約手分の
一路素子で構成されることになる。 −この実施
例回路の動作は、前記第２Ｂ及び纂２Ｏａｔ参照して説
明したものと同様であるので、その説＠を省略する。
のうち、一本のデータ縁と！Ｉ続畜れる回Ｉｌｉ！Ｉ素
子によって、ダミーセンスアンプＤ８ムが構成されてい
る。し７ｔかつて、ダミーセンスアンプＤ ａ Ａ’
ｕ ％上記差動ｌｌｌｌ−にンスアンプ日ムの約手分の
一路素子で構成されることになる。 −この実施
例回路の動作は、前記第２Ｂ及び纂２Ｏａｔ参照して説
明したものと同様であるので、その説＠を省略する。
第３ム図は、約′６４にビットのメ篭りセルＶ。
それぞれ口１列（ロウ）Ｘ２５６行（カラム）−３２，
７６８ビツト（３２にビット）の記憶容１１に持つ２つ
のメモリセルマトリタス（メモリアレイＭ−ムＲ１協９
Ｍ−ム！ＩＹ、）Ｋ分けて配列したＤ−ＲＡＭ−路構成
図【示している。この図における主要なブロックｉｔ実
際の幾何学的な配置に会わせて描かれている。
７６８ビツト（３２にビット）の記憶容１１に持つ２つ
のメモリセルマトリタス（メモリアレイＭ−ムＲ１協９
Ｍ−ム！ＩＹ、）Ｋ分けて配列したＤ−ＲＡＭ−路構成
図【示している。この図における主要なブロックｉｔ実
際の幾何学的な配置に会わせて描かれている。
各メモリアレイＭ−ムＲＹＩ、Ｍ−ムｉｔｙ、ｏｏつ系
のアドレス選択ＩＩ（ワードＩＩＷＩＩ）Ｋは、ロウア
ドレス信号ム０〜ム−Ｋ ＩＩＩＩ−ｊｖ％て得られる
２″麿１２８通ｐのデコード出力信号が、各ロウデコー
ダ（兼ワードドツィ／（）Ｒ−ＤＯＲ，、Ｒ−ＤＯＲＩ
よｐ印加される。
のアドレス選択ＩＩ（ワードＩＩＷＩＩ）Ｋは、ロウア
ドレス信号ム０〜ム−Ｋ ＩＩＩＩ−ｊｖ％て得られる
２″麿１２８通ｐのデコード出力信号が、各ロウデコー
ダ（兼ワードドツィ／（）Ｒ−ＤＯＲ，、Ｒ−ＤＯＲＩ
よｐ印加される。
力９ Ａ ｆ ：ｓ−ダ０−ＤＯＲは、カラムアドレス
信号ム會〜ムＩｉＫ基づいて１２８通りのデコード出力
信号を提供する。このカッム遇択用デコード出力信号は
、左右のメモリアレイ並びに各メモリアレイ内の祷り会
う上下のカラムに対して、すなわちｆ！ｒＩ″ｉ４つの
カラムに対して共通である。
信号ム會〜ムＩｉＫ基づいて１２８通りのデコード出力
信号を提供する。このカッム遇択用デコード出力信号は
、左右のメモリアレイ並びに各メモリアレイ内の祷り会
う上下のカラムに対して、すなわちｆ！ｒＩ″ｉ４つの
カラムに対して共通である。
これら４つのカラムのうちいずれか１）ｔ−選択するた
めに１アドレス信号ム１およびム―か割り当てらｈる。
めに１アドレス信号ム１およびム―か割り当てらｈる。
丙えばム１＃′ｉ左右の選択、ムｍｌｄ上下の選択Ｋ１
１ｌｌＮ）当てられる。
１ｌｌＮ）当てられる。
アドレス信号ム１ 、ムａ Ｋ２Ｔｉづいて４通りの組
み曾せに解読するのかφア１ｊＪｆｒ！ｉ号発生回路φ
ｙ１ｊ−８Ｇ″′Ｃあり、その出力信号≠７゜０．φア
。１゜φア１．．φア、に基づいてカラムを切り換える
のがカラムスイッチセレクタ０８Ｗ −ｓ、 、 ｏｓ
ｗ −ｓ。
み曾せに解読するのかφア１ｊＪｆｒ！ｉ号発生回路φ
ｙ１ｊ−８Ｇ″′Ｃあり、その出力信号≠７゜０．φア
。１゜φア１．．φア、に基づいてカラムを切り換える
のがカラムスイッチセレクタ０８Ｗ −ｓ、 、 ｏｓ
ｗ −ｓ。
でめる。
このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダ０−ＤＯＲをよびカラムスイ
ッチセレクタｏｓｗ −ａｌ 、 ｏｓｗ−！■の２段
に分割される。デスーダｔ−２段に分割し７ｔねらいは
、筐ずＩＥＩＫ、工０チッグ内で無駄な空白部分か生じ
ないようにすることにある。っ箇９、カラムデコーダ０
−ＤＯＲの左右一対の出力信号ｉＩｔ担う比較的大きな
面横倉有するＮＯＲゲートの縦方向の配列間隔（ピッチ
）倉、メモリセルのカラム配列ピッチに会わせることＫ
ある。
コーダは、カラムデコーダ０−ＤＯＲをよびカラムスイ
ッチセレクタｏｓｗ −ａｌ 、 ｏｓｗ−！■の２段
に分割される。デスーダｔ−２段に分割し７ｔねらいは
、筐ずＩＥＩＫ、工０チッグ内で無駄な空白部分か生じ
ないようにすることにある。っ箇９、カラムデコーダ０
−ＤＯＲの左右一対の出力信号ｉＩｔ担う比較的大きな
面横倉有するＮＯＲゲートの縦方向の配列間隔（ピッチ
）倉、メモリセルのカラム配列ピッチに会わせることＫ
ある。
すなわち、デコーダを２段に分割することｒｃよって、
前記ＮＯＲゲート管構成するトランジスタの数が低減さ
れ、その占有面積を小さくできる。
前記ＮＯＲゲート管構成するトランジスタの数が低減さ
れ、その占有面積を小さくできる。
デコーダ１２段に分割しｆｅ第゛２のねらいは、１つの
アドレス信号庫に接続される前記ＮＯＲゲートの数ｔｍ
少させることにより、１つのアドレス信号線の有する負
荷？＠＜Ｌ、スイッチングスピードを向上畜せることに
ある。
アドレス信号庫に接続される前記ＮＯＲゲートの数ｔｍ
少させることにより、１つのアドレス信号線の有する負
荷？＠＜Ｌ、スイッチングスピードを向上畜せることに
ある。
アドレスバツファムＤＢＦｉ、マルチプレクスちれたそ
れぞれ８つの外部アドレス信号ムロ−１１ｇ台−〜ムｌ
１ｔ−ｂそれぞれ８１１Ｉ類Ｏ相補対アドレス信号（ａ
・、ｉ「）〜（ａｔ ＋ ｌＬ７ ） ： （ａｓ ＊
ａｓ ）〜（ａＨ，ａ＋ｓ）に加工し、工０チッグ内
の動作に会わせたタイｉングφＡＲ，，ｌφ、。でデコ
ーダ回路に送出する。
れぞれ８つの外部アドレス信号ムロ−１１ｇ台−〜ムｌ
１ｔ−ｂそれぞれ８１１Ｉ類Ｏ相補対アドレス信号（ａ
・、ｉ「）〜（ａｔ ＋ ｌＬ７ ） ： （ａｓ ＊
ａｓ ）〜（ａＨ，ａ＋ｓ）に加工し、工０チッグ内
の動作に会わせたタイｉングφＡＲ，，ｌφ、。でデコ
ーダ回路に送出する。
この実施例において、メモリアレイＭ−ムＲＹ。
及びＭ−ムＲ１愈の最も外部、首い換えれば最上卸及び
歳大部にそれヤれダｔ−データｌ１ｌＤＤＬ菖−１゜Ｄ
ＤＬ、−嘗、ＤＤＬＩ−錫、ＤＤＬ、ｌ及びカフムスイ
ッチ用ＭＯ８）ランジスタＱ＋ ｒ Ｑｓ ＋ Ｑ
ｍ ＋ Ｑ４が設けられている。
歳大部にそれヤれダｔ−データｌ１ｌＤＤＬ菖−１゜Ｄ
ＤＬ、−嘗、ＤＤＬＩ−錫、ＤＤＬ、ｌ及びカフムスイ
ッチ用ＭＯ８）ランジスタＱ＋ ｒ Ｑｓ ＋ Ｑ
ｍ ＋ Ｑ４が設けられている。
２マット方式６４に−Ｄ−ＲＡＭＫおけるアドレス設定
過櫓の回路動作【、第３ム図、第３Ｂ図に従って貌明す
る。
過櫓の回路動作【、第３ム図、第３Ｂ図に従って貌明す
る。
一１ｔｃＩつ糸のアドレスバッファ制御信号−Ａｌｌか
ハイレベルに立上るととによって、ロウアドレス傷号ム
・〜ム・に対応した７棟−の相補対ロウアドレス信号（
ａｓｌｍｓ）〜（１・、ａ−）か、アドレスバラファム
ＤＢからロウア、ドレス１ｌＲ−ムＤＬｔ弁して口中デ
コーダＲ−ＤＯＲ，、Ｒ−ＤＯＲ，に印加される。
ハイレベルに立上るととによって、ロウアドレス傷号ム
・〜ム・に対応した７棟−の相補対ロウアドレス信号（
ａｓｌｍｓ）〜（１・、ａ−）か、アドレスバラファム
ＤＢからロウア、ドレス１ｌＲ−ムＤＬｔ弁して口中デ
コーダＲ−ＤＯＲ，、Ｒ−ＤＯＲ，に印加される。
次にワード−制御信号φ！が７１イレベルに立上ること
によって、口中デコーダ’Ｒ−ＤＯＲ，、Ｒ−ＤＯＲ，
がアクティブとな９、各メモリアレイ舅−ムＲＹ暑２Ｍ
−ムＲ１■のワード＠ＩＷＬのうちそれぞれ１本つつか
選択され、ハイレベルにされる。
によって、口中デコーダ’Ｒ−ＤＯＲ，、Ｒ−ＤＯＲ，
がアクティブとな９、各メモリアレイ舅−ムＲＹ暑２Ｍ
−ムＲ１■のワード＠ＩＷＬのうちそれぞれ１本つつか
選択され、ハイレベルにされる。
次にカラム糸のアドレスバッファｌｌ１ｉＪ＠４１１号
φ、。
φ、。
がハイレベルに立上ることによって、カラムアドレス信
号Ａ・〜ムＩＩＫ対応した７檀類の相補対カラムアドレ
ス信号（ａｓ ａ ａｓ ）〜（１Ｌ１８１ ａｌｌ
）かアドレスパラファムＤＢからカラムアドレス−０−
ムＤＬ會介してカラムデコーダ０−ＤＯＲに印加される
。
号Ａ・〜ムＩＩＫ対応した７檀類の相補対カラムアドレ
ス信号（ａｓ ａ ａｓ ）〜（１Ｌ１８１ ａｌｌ
）かアドレスパラファムＤＢからカラムアドレス−０−
ムＤＬ會介してカラムデコーダ０−ＤＯＲに印加される
。
との結果カラムデコーダ０−ＤＯＲの１２８対の出力信
号銀のうち１対かハイレベルとなり、こノハイレベル信
号が力２ムスイッチセレクタｃｓＷ−８易 、、ｏｓｗ
−ｓａに印加される。
号銀のうち１対かハイレベルとなり、こノハイレベル信
号が力２ムスイッチセレクタｃｓＷ−８易 、、ｏｓｗ
−ｓａに印加される。
次にカラムスイッチ制御信号φ１かハイレベルに立上る
と、φ７１ｊ信号発生回路φアｉｊ ８Ｇか動作可能と
なる。
と、φ７１ｊ信号発生回路φアｉｊ ８Ｇか動作可能と
なる。
一方、すでにアドレス信号ム！に吋応した相輛対傷号（
ａｔ ｌ ａｙ ）はアドレスバッファ制御信号φ、Ｒ
かハイレベルになったとＩＫ、’＊たアドレス信号ムｓ
Ｋ対応した相補対ｔｒ号（ａ＠＋ａｍ）はアドレスバッ
ファ制御信号φ、。がハイレベルになりたときに、それ
ぞれφｙｉｊ信号発生ａｌｌ路φｙ１．−８ＧｊｌＣ即
加されている。従って力２ムスイッチ制ｌｕｌ！≠１か
ノ曳イレベルになると、これとほぼ同時ｃ＃ｙｔｊ信号
発生回路φ７ｌ−８Ｇはカラムス（ツｆ＊ し１ ｆｉ
０８１− Ｂ、 、 ０８Ｗ −ＢＩＶＣ傷号を送出
する。
ａｔ ｌ ａｙ ）はアドレスバッファ制御信号φ、Ｒ
かハイレベルになったとＩＫ、’＊たアドレス信号ムｓ
Ｋ対応した相補対ｔｒ号（ａ＠＋ａｍ）はアドレスバッ
ファ制御信号φ、。がハイレベルになりたときに、それ
ぞれφｙｉｊ信号発生ａｌｌ路φｙ１．−８ＧｊｌＣ即
加されている。従って力２ムスイッチ制ｌｕｌ！≠１か
ノ曳イレベルになると、これとほぼ同時ｃ＃ｙｔｊ信号
発生回路φ７ｌ−８Ｇはカラムス（ツｆ＊ し１ ｆｉ
０８１− Ｂ、 、 ０８Ｗ −ＢＩＶＣ傷号を送出
する。
このようにして、カラムスイッチＱ−１ｉＷｌ、０−ａ
ｍ、における会計５１２のトランジスタ対のうち一対が
選択され、メモリアレイ内の一対のデータ＃ｐＬがコ峰
ンデー／１ｌＯＤ、ｂＫ接続される。
ｍ、における会計５１２のトランジスタ対のうち一対が
選択され、メモリアレイ内の一対のデータ＃ｐＬがコ峰
ンデー／１ｌＯＤ、ｂＫ接続される。
１ｇ２１図及び！１！２Ｂ！ｇｌの実施例に従ったメモ
リアレイＭ−ムＲ１およびダミー７レイＤ−ムＲＹのレ
イアウトパターン１１１４ム−ＫＯＥって説明する。
リアレイＭ−ムＲ１およびダミー７レイＤ−ムＲＹのレ
イアウトパターン１１１４ム−ＫＯＥって説明する。
ＩＩ４ム図に示すメモリアレイＭ−ムＲＹはメモリセル
Ｍ−０１Ｌの複数儂か半導体基板ＩＫ配列されたもので
ある。−万、ＩＩＫ４ムｆｇＫ示すダミー７レイＤ−ム
Ｒ１はｆｆ−セルＤ−ｃＩｅＩＪの値数−か牛ＩＪＩ体
基板ＩＫ配列ｉれたものである。
Ｍ−０１Ｌの複数儂か半導体基板ＩＫ配列されたもので
ある。−万、ＩＩＫ４ムｆｇＫ示すダミー７レイＤ−ム
Ｒ１はｆｆ−セルＤ−ｃＩｅＩＪの値数−か牛ＩＪＩ体
基板ＩＫ配列ｉれたものである。
箇ず、第４ム図に示すメモリアレイＭ−ムＲＹは以下の
ように構成されている。
ように構成されている。
半導体基板１０表中でＭＩ８シ１テＱ、と記憶用キャパ
シタＯ，から構成された複数のメモリセルＭ −０１Ｌ
ｆｔｌＪｔ−互イに分離ｆる７’ｔめ、フィールド絶縁
ｇｌＬ２が緋５図に示したパターンを基本として形成さ
れている。
シタＯ，から構成された複数のメモリセルＭ −０１Ｌ
ｆｔｌＪｔ−互イに分離ｆる７’ｔめ、フィールド絶縁
ｇｌＬ２が緋５図に示したパターンを基本として形成さ
れている。
このような基本パターンルールと異なって、第１多結晶
シリコン層６Ｋｔ源電圧ｖ０゜を印加するためのコンタ
クトホールＯＨ，の′下ｓＫフィー彫ド絶縁１！２ｍが
ガ外的に配置されている。従って、このコンタクトホー
ルＯＨ・付近でのアルミニウム層と多結晶シリコン層と
の相互反応に基づいて形成されるアルミ・シリコン合金
がコンタクトホールＯＨ・直下の絶縁ａｔ−貫通し亭都
体基＆１の表向に不所望に到達するという事故を防止す
ることができる。
シリコン層６Ｋｔ源電圧ｖ０゜を印加するためのコンタ
クトホールＯＨ，の′下ｓＫフィー彫ド絶縁１！２ｍが
ガ外的に配置されている。従って、このコンタクトホー
ルＯＨ・付近でのアルミニウム層と多結晶シリコン層と
の相互反応に基づいて形成されるアルミ・シリコン合金
がコンタクトホールＯＨ・直下の絶縁ａｔ−貫通し亭都
体基＆１の表向に不所望に到達するという事故を防止す
ることができる。
このフィールド絶縁換２およびゲート絶縁膜３上にはメ
モリセルＭ−ＯＷＬ中の記憶用キャパシタ０．の−芳の
亀−として使用する纂ｌ多結晶シリコン層６が纂６図に
示したパターンを基本として形成されている。
モリセルＭ−ＯＷＬ中の記憶用キャパシタ０．の−芳の
亀−として使用する纂ｌ多結晶シリコン層６が纂６図に
示したパターンを基本として形成されている。
嘔らに、１Ｉｌ）！ｌｋ晶シリコン層６上には第４ム図
のたて方向に沿って第２多結晶シリコン層８によって形
成されたところのワードＩＩ Ｗ Ｌ ｔ−６〜ｗＬ、
−ｓか延びている。
のたて方向に沿って第２多結晶シリコン層８によって形
成されたところのワードＩＩ Ｗ Ｌ ｔ−６〜ｗＬ、
−ｓか延びている。
さらに、上記記憶用キャパシタ０．０−電極としての多
結晶シリコン層６に上記コンタクトホールＣＨ＠を弁し
て電―電圧ｖ０゜を供給するための１を一一給ＷＭｖ０
ｏ４が、第４ム図のよこ方向に延ひている。
結晶シリコン層６に上記コンタクトホールＣＨ＠を弁し
て電―電圧ｖ０゜を供給するための１を一一給ＷＭｖ０
ｏ４が、第４ム図のよこ方向に延ひている。
一方、アルミニウム層１０によって形成されたところの
ダミーデータ、＠ＤＩ）Ｌ、 Ｉ２．ＤＤＬｌ、及び
データ騙ＤＬＩ−１、ＤＬＩ−ｔが、鉋憾ム図に示すよ
うに上起電―供給線ｖ０゜−１とは埋平行に＃ｇひてい
る。タ°ｉ−データ巌ＤＤＬＩ−−は；ンタタトホール
ＯＨ，ｆ介してメモリセルＭ−０１Ｌ中の菖工５ＰＩＣ
ＴＱ のドレイン領域に飯続され、ダは−デ菖 一タ麿ＤＤＬ、−はコンタクトホール０Ｔ１ｓｋｆｒし
て他（ＤＩ モリ＊ルＭ −０１Ｌ中のＭＩ８ＦＩＴＱ
Ｍのドレイン領域ＫｉＩ続塙れている。また、データｗ
ＤＬ１−１ ＊ ｐｈｉ １はメ電−データ１ｉｌ
ＤＤ’Ｌ１−＋ ＋ＤＤＬ、−・とｉｌ！ｌＩＩＩａＫ
ｍＡム−のよこ方向に延び、所定の部分でコンタクトホ
ール會介してメモリセルＭ−０１Ｌ中の菖工＃ＰＫＴＱ
、Ｍのドレ、イン＠域ＫＷＩａｉｌれている。
ダミーデータ、＠ＤＩ）Ｌ、 Ｉ２．ＤＤＬｌ、及び
データ騙ＤＬＩ−１、ＤＬＩ−ｔが、鉋憾ム図に示すよ
うに上起電―供給線ｖ０゜−１とは埋平行に＃ｇひてい
る。タ°ｉ−データ巌ＤＤＬＩ−−は；ンタタトホール
ＯＨ，ｆ介してメモリセルＭ−０１Ｌ中の菖工５ＰＩＣ
ＴＱ のドレイン領域に飯続され、ダは−デ菖 一タ麿ＤＤＬ、−はコンタクトホール０Ｔ１ｓｋｆｒし
て他（ＤＩ モリ＊ルＭ −０１Ｌ中のＭＩ８ＦＩＴＱ
Ｍのドレイン領域ＫｉＩ続塙れている。また、データｗ
ＤＬ１−１ ＊ ｐｈｉ １はメ電−データ１ｉｌ
ＤＤ’Ｌ１−＋ ＋ＤＤＬ、−・とｉｌ！ｌＩＩＩａＫ
ｍＡム−のよこ方向に延び、所定の部分でコンタクトホ
ール會介してメモリセルＭ−０１Ｌ中の菖工＃ＰＫＴＱ
、Ｍのドレ、イン＠域ＫＷＩａｉｌれている。
次に、１１４ム図に示すダず−セルＤ−０１ＣＬは以下
のように構成されている。
のように構成されている。
半導体基板１０！に面の一部分にはフィールド絶縁６１
Ｂが形成され、半導体基板ｉｏ鉄表面他の部分にはゲー
ト絶縁ｌＩ３か形成されている。
Ｂが形成され、半導体基板ｉｏ鉄表面他の部分にはゲー
ト絶縁ｌＩ３か形成されている。
このフィールド絶ａｓｈおよびゲートｌＡ縁−３上に第
４ム図に示すたて方向に沿って第１多結晶シリコン層１
５痺、１５１が互いに＠聞して延びている。この纂！多
結晶シリコン層１５ａ 、１５ｂの−はダ２−セルＤ−
ＣｔＭＬ中のキャパシタＯｄ、の容量値を決定する上で
極めて重管である。この第１多紬蟲シリコン層１５ａと
ａｌｌ）結晶シリコン層ｔｓｂとの間にはＣ１牛導体働
域１４か位置している。このＮ＋型！Ｐ＃ｉ＃体領域１
４は複数のダミーセルＤ−ＯＷＬの共通アースラインと
して使用される。
４ム図に示すたて方向に沿って第１多結晶シリコン層１
５痺、１５１が互いに＠聞して延びている。この纂！多
結晶シリコン層１５ａ 、１５ｂの−はダ２−セルＤ−
ＣｔＭＬ中のキャパシタＯｄ、の容量値を決定する上で
極めて重管である。この第１多紬蟲シリコン層１５ａと
ａｌｌ）結晶シリコン層ｔｓｂとの間にはＣ１牛導体働
域１４か位置している。このＮ＋型！Ｐ＃ｉ＃体領域１
４は複数のダミーセルＤ−ＯＷＬの共通アースラインと
して使用される。
さらに、ａｌｌｌｌ多結晶シリコツｊａ上［は＠２多結
晶シリコンＪ１１によって形成されたところのダミーワ
ード＊ＤＷＬｔ−６か延びている。このダミーワード＠
ｊＩ）ＷＬＩ利はダミーセルＤ−ＯＷＬ中のＭｘ ｓ
ｙ ｌ Ｔ ｔａ、、ｔ＞ｌ −）Ｋｌ！ｔｌｌｌ＊Ｌ
テいる。−万、ｌｌｌ２ＢｔｊｌＪＫ示したディスチャ
ージ制御信号−４゜を印加するために第２多結晶シリコ
ン層によって形成されたところの制御信号−φ４゜−１
，かダミーワードＩｆ）ＤＷＬ＋−＋から離されるとと
もにこれと平行に延ひている。この制御信号−≠１゜−
いはダｔ−セルＤ−ＯＷＬ中のＭよりνＮ Ｔ ｔり、
のゲート電極を構成している。
晶シリコンＪ１１によって形成されたところのダミーワ
ード＊ＤＷＬｔ−６か延びている。このダミーワード＠
ｊＩ）ＷＬＩ利はダミーセルＤ−ＯＷＬ中のＭｘ ｓ
ｙ ｌ Ｔ ｔａ、、ｔ＞ｌ −）Ｋｌ！ｔｌｌｌ＊Ｌ
テいる。−万、ｌｌｌ２ＢｔｊｌＪＫ示したディスチャ
ージ制御信号−４゜を印加するために第２多結晶シリコ
ン層によって形成されたところの制御信号−φ４゜−１
，かダミーワードＩｆ）ＤＷＬ＋−＋から離されるとと
もにこれと平行に延ひている。この制御信号−≠１゜−
いはダｔ−セルＤ−ＯＷＬ中のＭよりνＮ Ｔ ｔり、
のゲート電極を構成している。
同様Ｋ、ダミーワード＃ＤＷＬ＋−ｔおよび制御信号φ
と平行にダミーワード１ｋＤＷＬ＋−雪おｄｏ
−Ｌｌ よひ制伽信号縁φ が延びている。
と平行にダミーワード１ｋＤＷＬ＋−雪おｄｏ
−Ｌｌ よひ制伽信号縁φ が延びている。
ｄｏ−ム■
そして、さらにダｉ−データーＤＤＬＩ−儂、ＤＤＬｌ
−１ｇデータｉ１Ｄ岬−磨、ＤＬＩ−か１１１４ム図
に示すようにメモリアレイ輩−ムＲ１から嬌びている。
−１ｇデータｉ１Ｄ岬−磨、ＤＬＩ−か１１１４ム図
に示すようにメモリアレイ輩−ムＲ１から嬌びている。
ＤＤＬＩ−ｔはコンタクトホールＯ１ｌ烏ｆ介してダｉ
−−ｋｔｂＤ−０１１ｔＯＭ１８ＰＫＴＱＤ、（ｉ）ド
Ｌ／（ン懺域に＠絖され、９石−一 ４同嫌にコンタク
トホール０Ｈ４ｔ−介して他のＤ−０１Ｌ中のＭ工８Ｐ
ＩＴＱＤ、のドレイン１域ＫＷ！続されている。
−−ｋｔｂＤ−０１１ｔＯＭ１８ＰＫＴＱＤ、（ｉ）ド
Ｌ／（ン懺域に＠絖され、９石−一 ４同嫌にコンタク
トホール０Ｈ４ｔ−介して他のＤ−０１Ｌ中のＭ工８Ｐ
ＩＴＱＤ、のドレイン１域ＫＷ！続されている。
ＩＩ？１ｌＣＦｉ、上記レイアウトパターンにおいて示
した切断＠Ｘ５−Ｘ−で切断した場合の工ＯｗＴ面構造
が示されている。
した切断＠Ｘ５−Ｘ−で切断した場合の工ＯｗＴ面構造
が示されている。
周辺回路、ガ見ば第２１ｍ１Ｋ示したセンスアン／’Ｓ
ムの一部のレイアウトパＩ−ンｒｌ１４Ｂ図に示す。
ムの一部のレイアウトパＩ−ンｒｌ１４Ｂ図に示す。
第４Ｂ図において、ムＲはアクティブリストフ部、ＰＯ
Ｆｉデータ麿プリチャージ用回ｗｓｍである。
Ｆｉデータ麿プリチャージ用回ｗｓｍである。
アクティブリストア藝ムＲＫは１ＩＺＢ図に示し次アク
ティブリストアムＲ，か２＠配置されている。
ティブリストアムＲ，か２＠配置されている。
すなわち、菖４Ｂ！！ＩＩＫ示した矢印ム＠に一つのア
クティブリストアか構成され、矢印Ｂ儒に他のアクティ
ブリストアが構ｊｌｌれている。そして、このアクティ
ブリストア鄭ムＲ中にはそれぞれのアクティブリストア
に対して共通のアクティブリストア制御信号＃＃ｙｇ−
ｙ、、＊φ１゜−Ｌ＄Ｐよび電源電圧＠Ｖ０゜−Ｌか１
１４Ｉ１図に示すように配置されている。
クティブリストアか構成され、矢印Ｂ儒に他のアクティ
ブリストアが構ｊｌｌれている。そして、このアクティ
ブリストア鄭ムＲ中にはそれぞれのアクティブリストア
に対して共通のアクティブリストア制御信号＃＃ｙｇ−
ｙ、、＊φ１゜−Ｌ＄Ｐよび電源電圧＠Ｖ０゜−Ｌか１
１４Ｉ１図に示すように配置されている。
一部、プリチャージ回路回路＠ＰＯＫは上記２個のアク
ティブリストアに吋応した２個のデータ融グリチャージ
用回路か配置されている。そして、このグリチャージ用
回路鄭ＰＯ中には亀位珈ｖＤアー５．プリチャージ制作
信号蘇φ 、そ１０−シ してＩＩ４ム図のメそリアレイＭ−ムＲＸＫ延びるり゛
ｔ−データＩＩ ＤＤＩａトｊ ＃ Ｄ ＤＬｊ −４
及びデータ＊ＤＬｌ−１、ＤＬ、−・が′１４４Ｂ図に
ボすように配置されている。
ティブリストアに吋応した２個のデータ融グリチャージ
用回路か配置されている。そして、このグリチャージ用
回路鄭ＰＯ中には亀位珈ｖＤアー５．プリチャージ制作
信号蘇φ 、そ１０−シ してＩＩ４ム図のメそリアレイＭ−ムＲＸＫ延びるり゛
ｔ−データＩＩ ＤＤＩａトｊ ＃ Ｄ ＤＬｊ −４
及びデータ＊ＤＬｌ−１、ＤＬ、−・が′１４４Ｂ図に
ボすように配置されている。
第２Ｂ図中のＭエージ１！Ｑ□〜嶋、およびキャパシタ
０ＪＩ１１ ” ！ＩＩＩか１Ｅ４Ｂ図に示すように配
ｒｔｓれる。
０ＪＩ１１ ” ！ＩＩＩか１Ｅ４Ｂ図に示すように配
ｒｔｓれる。
銅７図には、上記レイアウトパターンにシｂて不シタ切
ｆｌｊｈＸｍ −Ｘｓ 、 Ｉｓ −Ｘｓ テ切断Ｌ
７を場合の工０１ｒ１ｍｌ構造が示されてｉる。
ｆｌｊｈＸｍ −Ｘｓ 、 Ｉｓ −Ｘｓ テ切断Ｌ
７を場合の工０１ｒ１ｍｌ構造が示されてｉる。
！４０図ＫＩＩｉ、第２Ｂ図及び第２１図の実施例Ｋ（
ｉ［つたメモリアレイＭ−ムＲ１及びダぜ一７レイＤ−
ムＲＹのレイアウトパターン図が示されている。
ｉ［つたメモリアレイＭ−ムＲ１及びダぜ一７レイＤ−
ムＲＹのレイアウトパターン図が示されている。
この爽ｍ内での基本的レイアウトは、纂４ム図と同様で
ある。ただ、第２Ｄ図、纂２１図の実施例では、１本の
ダミーデータ１ＩＩＩＩＤＤＬｔ−ｔでＪｌｌ成される
こと虻伴ない、纂８本目からデーターＤＬ、 。
ある。ただ、第２Ｄ図、纂２１図の実施例では、１本の
ダミーデータ１ＩＩＩＩＤＤＬｔ−ｔでＪｌｌ成される
こと虻伴ない、纂８本目からデーターＤＬ、 。
が構成されている。
＊４Ｄ図には、その周辺回路、ガ見ば誤２１図に示した
ダイー竜ンスアンプＤ８ム、センスアンプａムの一部の
レイアウトパターン図が示逼れている。
ダイー竜ンスアンプＤ８ム、センスアンプａムの一部の
レイアウトパターン図が示逼れている。
この実施ガでは、ｆオーデーＩＩＩかＤＤＬＩ−１のよ
うに１本で構成されるのに伴ない、ダｉ−センスアンプ
Ｄ８ムのアクティブリストア部ムＲ及びプリチャージ回
路ｓＰＯか、第４Ｂ図のレイプラト又ＦｉｌＷ１図のセ
ンスアンプＢムに比べて、省略され、占４４面積か小さ
くなって帆る。このことｔ除！、１Ｉ４Ｂ図のレイアウ
トと基本的には同様である。
うに１本で構成されるのに伴ない、ダｉ−センスアンプ
Ｄ８ムのアクティブリストア部ムＲ及びプリチャージ回
路ｓＰＯか、第４Ｂ図のレイプラト又ＦｉｌＷ１図のセ
ンスアンプＢムに比べて、省略され、占４４面積か小さ
くなって帆る。このことｔ除！、１Ｉ４Ｂ図のレイアウ
トと基本的には同様である。
以上１１明したこの実施ガによれは、拳も外−に配置さ
れるデータ＠Ｄ石−１，ＤＬ、ｎの名らに外陶に同様な
ダｉ−デーメｌ１ｉＩかＩ＆けられるので。
れるデータ＠Ｄ石−１，ＤＬ、ｎの名らに外陶に同様な
ダｉ−デーメｌ１ｉＩかＩ＆けられるので。
各データｓについて、その會＃ＩｃＩ／１関容重ｆ ２
ｃ ａ ａと等しくする仁とができる。したがって、
ワード−、ダイ−ワード―からのカップリングノイズ及
び基板バイアス電圧−Ｖ□の変動によるカップリングノ
イズか、−的のデータ１ｋｆＤＬｔ−１１ＤＬｔ−＋等
において等しく発生するために、 差＠型センスアング
８ムによって、それぞれ相殺させることができる。
ｃ ａ ａと等しくする仁とができる。したがって、
ワード−、ダイ−ワード―からのカップリングノイズ及
び基板バイアス電圧−Ｖ□の変動によるカップリングノ
イズか、−的のデータ１ｋｆＤＬｔ−１１ＤＬｔ−＋等
において等しく発生するために、 差＠型センスアング
８ムによって、それぞれ相殺させることができる。
これＫより、センスアンプ８ムに入力される値小電圧が
上記カップリングノイズに影４１されないから、誤動作
を防止でき、入力レベルマージンを大きくすることかで
きる。
上記カップリングノイズに影４１されないから、誤動作
を防止でき、入力レベルマージンを大きくすることかで
きる。
さらに、メモリ容ｔｔｆｉＩｌ）ｔｒｉｍビットのよう
に大きくする揚台において、この発明ｋｊＩ用すること
により、可能な＠ｐデーＩ−関の距ａｔ小塙くして、デ
ーター関容量０（ｌＩｉの容量−を大ｌくするものとし
てもその前述のような愚影善があられれない。したかつ
て、高密縦のメモリアレイ、首い換えれば、大メモリ移
量化には、仁の発明の技術′志想扛不町久のものとなる
。
に大きくする揚台において、この発明ｋｊＩ用すること
により、可能な＠ｐデーＩ−関の距ａｔ小塙くして、デ
ーター関容量０（ｌＩｉの容量−を大ｌくするものとし
てもその前述のような愚影善があられれない。したかつ
て、高密縦のメモリアレイ、首い換えれば、大メモリ移
量化には、仁の発明の技術′志想扛不町久のものとなる
。
この発明は、前記実施ガに限定畜れない。
メモリアレイの構成は、前記２マット方式のものの他、
例えば約６４にビットのメモリセル會、１２８列（ロウ
）×６４行（カラム） ＝ ８１９２ピツ）（８１ビツ
ト）の記ｔａｌｌ量を持つ８つのメモリアレイＭ−ムＲ
Ｙ、〜−に分けて配列し７ｔ８マット方式等稙々変形で
きるものである。
例えば約６４にビットのメモリセル會、１２８列（ロウ
）×６４行（カラム） ＝ ８１９２ピツ）（８１ビツ
ト）の記ｔａｌｌ量を持つ８つのメモリアレイＭ−ムＲ
Ｙ、〜−に分けて配列し７ｔ８マット方式等稙々変形で
きるものである。
また、ダイ−データ１Ｉｌ０寄生答量Ｃ０＃ｉ、前記メ
モリ七＾、ダｉ−＊鳥、センスアンプに供え、これらと
等価な容量手段で＃ＩＬき換えるものとしてもよい。
モリ七＾、ダｉ−＊鳥、センスアンプに供え、これらと
等価な容量手段で＃ＩＬき換えるものとしてもよい。
図面０１ｌｌ畢な説明
第１図は、従来技術の−ＩＰＩｌを示すプロッタ図。
１１２ム胞は、この発明のＩｌ！部−興施ｉｔ’ｌｌ會
示すプロッタ図、第２Ｄ図は、その喪都具体的−笑論例
を示す回路図、１ＥＺａ図は、ヤのタイｔング図、纂２
Ｄ１ｇｌは、他の１１部−実施ガを示すプロッタ図。
示すプロッタ図、第２Ｄ図は、その喪都具体的−笑論例
を示す回路図、１ＥＺａ図は、ヤのタイｔング図、纂２
Ｄ１ｇｌは、他の１１部−実施ガを示すプロッタ図。
８２１図は、その簑部真体的−実施釣を示す回路図、ａ
ａム図は、この発明の−＊ｍｈｔ−示すＤ−８１Ｍの−
ａｉ＊戚図、飢８Ｂ図は、そのタイミング−１１部４ム
図は、メ篭すアレイＭ−ＡＲＹ、ダｉ−アレイＤ−ムＲ
１の一実施？Ｉｌｔ示すレイアウトパターン図、Ｉｌ［
４ＢＩＩは、センスアンプＳＡの一部の一実施例を示す
レイアウトパターン図、第４Ｃ図は、メモリアレイ、ダ
ミーアレイの他の一実論ガ會示すレイアウトパターン図
、第４Ｄ図は、センスアンプ８ムの一部の他の一実ｍガ
を示すレイアウトパターン図、誕５図は、フィーみド絶
縁秦２の基本パターン図、謝６図は多結晶シリコン層６
０基本パターン園％属７図は第４ム、４Ｂ。
ａム図は、この発明の−＊ｍｈｔ−示すＤ−８１Ｍの−
ａｉ＊戚図、飢８Ｂ図は、そのタイミング−１１部４ム
図は、メ篭すアレイＭ−ＡＲＹ、ダｉ−アレイＤ−ムＲ
１の一実施？Ｉｌｔ示すレイアウトパターン図、Ｉｌ［
４ＢＩＩは、センスアンプＳＡの一部の一実施例を示す
レイアウトパターン図、第４Ｃ図は、メモリアレイ、ダ
ミーアレイの他の一実論ガ會示すレイアウトパターン図
、第４Ｄ図は、センスアンプ８ムの一部の他の一実ｍガ
を示すレイアウトパターン図、誕５図は、フィーみド絶
縁秦２の基本パターン図、謝６図は多結晶シリコン層６
０基本パターン園％属７図は第４ム、４Ｂ。
４Ｃ図に示したレイアウトパターン上の切断−１１ＸＩ
、Ｘ雪−Ｘｇ ｒ Ｘｇ−Ｘｇで切断した場曾の
ＩＣ断面構造を示す。
、Ｘ雪−Ｘｇ ｒ Ｘｇ−Ｘｇで切断した場曾の
ＩＣ断面構造を示す。
１・・・Ｐ型牛魯陣基板、２・・・フィールドＩｅ縁−
５３・・・ゲートｉ／８鰍−１４，１４・・・Ｍ［半導
体曽域、６・・・柩ｌ多帖晶シリコン層、７・・・Ｎ＠
表面反転層、８・・・纏２多結晶シリコン層、９・・・
Ｐ２Ｏ，１Ｇ・・・アルミニウム層。
５３・・・ゲートｉ／８鰍−１４，１４・・・Ｍ［半導
体曽域、６・・・柩ｌ多帖晶シリコン層、７・・・Ｎ＠
表面反転層、８・・・纏２多結晶シリコン層、９・・・
Ｐ２Ｏ，１Ｇ・・・アルミニウム層。
第 １ 図
Claims (1)
- 【特許請求の範囲】 １、 ２交点セル万式のメ彎すアレイｓｋ有するＤ−Ｒ
ＡＭ集ｌＲ１ｇｌ路鉄置において、上記メモリアレイ鄭
の最も外ｔ、＝″配置された一端のデータ鱒の外−にダ
ミーデータ森ｔそれぞれ設けたことｔ物像とする集積回
路装置。 ２、 上記ダミーデータｉＩＩは、データーと同様にメ
モリセルが嶺ｌＩｃされるとともにワード−と交差して
いること七特徴とする特許請求の諸戸第１鷹記畝のＤ−
ＲムＭＪｋ＃回路装置。 ３、 上記ダは−データ―は、データーとｕｌ禄に２本
で栴成され、ダミー竜ンスアンプがｉｉＩ絖されている
こと１＊愼とする特許請求の範囲第１又は纂２積記載の
Ｄ−ＲＡＭ集検（ロ）路装置。 ４、 上記ダミーデー！−は、１本で構成葛れるとと４
ｈＫ、１本のデータ＊に接続されたセンスアンプ′ｋｍ
威する一路素子と同様な蘭路木子が接続されていること
１４１１徴とする特許請求の範１８８に１又はｓｇｍ記
載のＤ−ＲＡＭ集ｌｌｌ−絡装置。
Priority Applications (14)
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