DE3247538A1

DE3247538A1 - Integrierte dynamische speicherschaltungsvorrichtung mit direktem zugriff

Info

Publication number: DE3247538A1
Application number: DE19823247538
Authority: DE
Inventors: Hiromi Kodaira Tokyo Matsuura
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1981-12-25
Filing date: 1982-12-22
Publication date: 1983-08-04
Also published as: IT1153915B; MY8700799A; US4551820A; KR840003146A; GB2155239B; GB2112568A; HK1888A; GB2155239A; IT8224991A1; FR2519177A1; SG88187G; KR900007275B1; IT8224991A0; JPH0381233B2; GB2112568B; JPS58111183A; FR2519177B1; GB8505714D0; HK1788A; DE3247538C2

Description

-G-

Integrierte dynamische Speicherschaltungsvorrichtung mit. direktem Zugriff

Die Erfindung betrifft eine integrierte dynamische Speicherschaltungsvorrichtung mit direktem Zugriff(D-RAM)die MISFETs,d.h. Metall-Isolator-Halbleiter-Feldeffekttransistoren, umfasst.
5

Bei einem typischen D-RAM-Speicher umfasst die Speicheranordnung . eine Vielzahl von Speicherzellen, die in Form einer Matrix angeordnet sind, Datenleitungen und Wortl'eitungen. Beim Auslesen der Daten liegt eine kleine Potentialänderung an der Datenleitung von einer Speicherzelle, die beispielsweise einen einzelnen Transistor umfasst. Um eine derartige kleine Potentialänderung verstärken zu können, sind zwei Datenleitμngen paarweise bei üblichen D-RAM-Speichern vorgesehen. Wenn die gespeicherten Daten in der Speicherzelle, die mit einer der paarweise vorgesehenen Datenleitungen, die im folgenden als Datenleitungspaar bezeichnet werden,verbundenist, ausgelesen werden, liegt ein Bezugspotential an der anderen Leitung des Datenleitungspaares über eine geeignete Einrichtung, beispielsweise eine Scheinspeicherzelle. Der Potentiälunterschied zwischen den Leitungen, die das Datenleitungspaar bilden, wird über einen Leseverstärker verstärkt.

Beim Auslesen der Daten von den:Speicherzellen wird von einer Wortleitung über eine unerwünschte Kapazität, beispielsweise eine parasitäre Kapazität, eine Potentialschwankung ^a^ jede Datenleitung angelegt, was als eine Störung anzusehen ist.

"'*-■■■

Die Auswirkungen einer derartigen PotentialSchwankung können relativ gut mittels einer Doppelbitleitungsanordnung verringert werden. D.h. mit anderen Worten, dass eine einzelne Wortleitung jede Leitung eines Datenleitungspaares kreuzt, so dass dadurch gleichzeitig eine derartige Störung, die als Gleichtaktstörung anzusehen ist, an beiden Leitungen anliegt, die das Datenleitungspaares bilden. Die Gleichtaktstörung kann im wesentlichen mittels eines Differentialleseverstärkers vernachlässigt werden. Es wird daher möglich, die Daten von den Speicherzellen im wesentlichen fehlerfrei unabhängig von der unerwünschten Potentialschwankung auszulesen, die von der Wortleitung an den Datenleitungen liegt.

Untersuchungen haben jedoch gezeigt, dass eine relativ grosse Differenzstörung an demjenigen Datenleitungspaar liegt, das am Endabschnitt der Speicheranordnung angeordnet ist.

Die oben erwähnte Differenzstörung wird infolge der Wortleitungswahl und der Substratvorspannungsschwankung erzeugt.

Durch die Erfindung soll daher eine integrierte D-RAM-Schaltungsvorrichtung geschaffen wird, bei der die Kopplungsstörungen, die in den ein Datenleitungspaar bildenden Leitungen jeweils aufgrund der Wortleitungswahl und der Substratvorspannungsschwankung erzeugt werden, einander im wesentlichen gleich sind.

Bei der erfindungsgemässen D-RAM-Schaltungsvorrichtung ist eine Scheindatenleitung ausserhalb der von den Datenleitungen

■ äussersten Datenleitung vorgesehen, wobei die Scheindatenleitung dieselbe Anordnung wie die oben erwähnten Datenleitungen hat. Das hat zur Folge, dass es möglich ist, die zusammengesetzten zwischen den Datenleitungen bestehenden parasitären Kapazitäten einander gleich zu machen. Die Kopplungsstörungen von den Wortleitungen und den Scheinwortleitungen und die\

" BAD. ORIGINAL

Kopplungsstörungen aufgrund der Schwankung der Substratvorspannung ~V__R werden daher in gleichem Masse in den Leitungen erzeugt, die jedes Datenleitungspaar bilden. Folglich ist es möglich, die Kopplungsstörungen in den Leitungen, die ein Datenleitungspaar bilden, jeweils mittels eines Differentialleseverstärkers zu unterdrücken, der für jedes Datenleitungspaar vorgesehen ist.

Es ist daher möglich, eine. Fehlfunktion zu vermeiden und den Eingangspegel störabstand zu erhöhen , da der kleine Spannungsunterschied, der am Differentialleseverstärker liegt, durch die oben erwähnten Köpplungsstörungen nicht beeinflusst wird.

Im folgenden werden anhand.der zugehörigen Zeichnung be-

• sonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben.

Fig. 1 zeigt in einem Blockschaltbild eine früher untersuchte D-RAM-Schaltung.

Fig. 2A zeigt in einem Blockschaltbild ein Beispiel einer Schaltung, die einen wesentlichen Teil eines Ausführungsbeispiels der erfindungsgemassen D-RAM-Schaltungsvorrichtung bildet.

Fig. 2B zeigt das Schaltbild eines in die Praxis umgesetzten Beispiels des wesentlichen Teils.

Fig. 2C zeigt in einem Zeitdiagramm die Arbeitsweise

des wesentlichen Teils.

Fig. 2D . zeigt ein Blockschaltbild eines weiteren Beispiels der Schaltung, die einen wesentlichen Teil eines Ausführungsbeispiels der erfindungs-

gemässen D-RAM-Schaltungsvorrichtung bildet.

Fig. 2E zeigt das Schaltbild eines in die Praxis umgesetzten Beispiels des wesentlichen Teils.

Fig. 3A zeigt das Schaltbild eines bevorzugten Ausführungsbeispiels der Erfindung.

Fig. 3B zeigt in einem Zeitdiagramm die Arbeitsweise des bevorzugten Ausführungsbeispiels.

10' Fig. 4A zeigt das Layout-Muster eines Beispiels einer

Speicheranordnung M-ARY und einer Scheinspeicheranordnung D-ARY gemäss eines Ausführungsbeispiels der Erfindung.

Fig. 4B zeigt das Layout-Muster eines Beispiels eines

Teils eines Leseverstärkers gemäss eines Ausführungsbeispiels der Erfindung.

Fig. 4C zeigt das Layout-Muster eines weiteren Beispiels der Speicheranordnung und der Scheinspeicher

anordnung.

Fig. 4D zeigt das Layout-Muster eines weiteren Beispiels

eines Teils des Leseverstärkers. 25

Fig. 5 zeigt das Grundmuster eines Feldisolierfilmes

gemäss eines Ausführungsbeispiels der Erfindung.

Fig. 6 zeigt das Grundmuster einer polykristallinen Siliciumschicht gemäss eines Ausführungsbeispiels

der Erfindung.

Fig. 7 zeigt Schnittansichten des integrierten Schaltungsaufbaues längs der LinienX^-X., X„-X₂ und X₃ ^-X₃

der Layout-Muster, die in den Fig. 4A, 4B und 4C

jeweils dargestellt sind. · *

3247533

Bevor ein bevorzugtes Ausführungsbeispiel der Erfindung beschrieben wird, wird im folgenden zum leichteren Verständnis der erfindungsgemässen Ausbildung eine integrierte D-RAM-Schaltung mit Doppelbitleitungsanordnung beschrieben, die vorher untersucht wurde. .

Fig. 1 zeigt' in einem Blockschaltbild einen Teil der D-RAM-Schaltungsvorrichtung, mit Doppelbitleitungsanordnung, die vorher untersucht wurde. Die D-RAM-Schaltungsvorrichtung weist eine Speicheranordnung auf, die eine Vielzahl von Speicherzellen M-CEL, die in Matrixform angeordnet sind, Scheinspeicherzellen D-CEL, Datenleitungen DL₁ .^ DL_1- , Wortleitungen WL_1-1^WL., und Scheinwortleitungen DWL_1-1, DWL_1-2 umfasst. Jede Speicherzelle besteht aus einer Eintransistorzelle und ist mit ihrem Eingangs/Ausgangsanschluss mit einer Datenleitung und mit ihrem Wählanschluss mit einer Wortleitung verbunden. Datenleitungspaare, beispielsweise die Datenleitungen DL_1-1 und DL_1-1 ,sind mit den Eingangs/Ausgangsanschlüssen eines Differentiallese-Verstärkers SA₁ verbunden. . ·

Der Datenauslesevorgang · in der D-RAM-Schaltungsvorrichtüng läuft in Grundzügen in der folgenden Weise ab.

Zunächst werden das Potential einer zu wählenden Wortleitung, beispielsweise der Wortleitung WL_1-1, und das Potential der dieser Wortleitung entsprechenden Scheinwortleitung DWL_1-2 gleichzeitig .vom niedrigen Pegel auf den hohen Pegel jeweils geändert. Wenn das Potential der Wortleitung WL_1-1 einen hohen Pegel hat, sind die Speicherzellen M-CEL in der ersten Zeile gewählt, deren Wählanschlüsse mit der Wortleitung WL_1-1 verbunden sind. Folglich wird das Potential jeder Datenleitung DL_1-1, DL_1-2 ..., das vorher auf einen geeigneten Anfangswert gesetzt ist, auf eine Spannung geändert, die den

.324753a

Daten "1" oder "0" entspricht, die vorher in den Speicherzellen gespeichert sind, die durch die Wortleitung WL.. ausgewählt sind.

· Gleichzeitig werden die Scheinspeicherzellen D-CEL in der zweiten Zeile gewählt, deren Wählanschlüsse mit der Scheinwortleitung DWL_1-2 verbunden sind. Folglich ändert sich die Anfangsspannung jeder Datenleitung DL₁ . ,· DL_1-0... DL_1- auf eine gegebene Bezugsspannung.

Als Folge davon liegt ein kleiner Spannungsunterschied mit einer Polarität, die den vorher in den angewählten Speicherzellen gespeicherten Daten entspricht, zwischen den Lei-• tungen, die jedes Datenleitungspaar bilden, beispielsweise zwischen den Leitungen DL_1-1 und DL_1-1.

Der kleine Spannungsunterschied, der zwischen jedem Datenleitungspaar liegt, wird mittels eines entsprechenden Differentialleseverstärkers SA₁, SA₂ ... SA , der für das Dätenleitungspaar jeweils vorgesehen ist, verstärkt, bis er einen ausreichend grossen Wert hat.

Als nächstes wird ein Datenleitungspaar aus den Datenleitungspaaren mittels eines Spaltenschalters C-SW ausgewählt.

Das Signal auf dem gewählten Datenleitungspaar wird über einen nicht dargestellten Datenausgangspuffer DOB zur Aussenseite der D-RAM-Schaltungsvorrichtung übertragen. In dieser Weise werden die in irgendeiner Speicherzelle gespeicherten Daten ausgelesen.

Die Wahl der Wortleitungen und der Scheinwortleitungen erfolgt mit Hilfe einer Zeilendekodierschaltung R-DCR, während der Spaltenschalter mittels einer nicht dargestellten Spaltendekodierschaltung C-DCR gesteuert wird.

- r-

, AL·-

Selbst bei dem Aufbau einer tatsächlichen Schaltungsvorrichtung kreuzen die Wortleitungen WL_1-1, WL_1-2, ... WL. und die Scheinwortleitungen DWL_1-1, DWL_1-2 alle.Datenleitungen DL₁ _Λ , DL₁ 7 ··· ^DLi / DL₁ * Eine parasitäre Kapazität zwischen einer Datenleitung und einer Wortleitung 0_dw, oder C_dw„ (C_dw, ^ ^ca_w») ^{ist an} 3^eder Schnittstelle zwischen den Wortleitungen und den Datenleitungen gebildet. Die parasitäre Kapazität zwischen einer Datenleitung und einer Wortleitung C, , gibt im wesentlichen diejenige parasitäre Kapzität wieder, die an einer Schnittstelle auftritt, an der eine Speicherzelle angeordnet ist. Andererseits gibt die parasitäre Kapazität zwischen einer Datenleitung und einer Wortleitung C, „ diejenige parasitäre Kapazität wieder, die an einer Schnittstelle auftritt, an der sich keine

Speicherzelle befindet. ·

Einschliesslich der Gate-Drain-Kapazität eines nicht dargestellten Schalt-MISFET in jeder Speicherzelle M-CEL hat die parasitäre Kapazität CU , einen Kapazitätswert, der grosser als der der parasitären Kapazität C, „ ist, die einfach aufgrund der sich kreuzenden Verdrahtungsanordnuhg · ■ auftritt. ' ·

Da die dargestellten parasitären Kapazitäten C, ,, C, „ auftreten, liegt eine Kopplungsstörung an jeder Datenleitung,' wenn das· Potential einer Wortleitung von einem niedrigen Pegel auf einen hohen Pegel ansteigt.

Bei einer D-RAM-Schaltungsvorrichtung mit Doppelbitleitungsanordnung ist zu erwarten, dass die KopplungsStörung, die an jeder Leitung eines Datenleitungspaares von einer Wortleitung und von einer Scheinwortleitung liegt, eine Gleichtaktstörung ist. Die Störungen, die an den Leitungen liegen, die ein Datenleitungspaar jeweils bilden, können daher erwartungsgemäss im wesentlichen mittels eines Differential-^ leseverstärker vernachlässigt werden.

- y-

Wenn beispielsweise die Wortleitung WL_1-1 gewählt ist, liegt eine Kopplungsstörung an der Datenleitung DL₁ _Λ von der

Wortleitung WL_1-1 über die parasitäre Kapazität C, , , während • eine Kopplungsstörung an der Datenleitung DL_1-1 von der

• 5 Wortleitung WL-- über die parasitäre Kapazität C, „ liegt. Da zu diesem Zeitpunkt die Scheinwortleitung DWL_1-2, die der Wortleitung WL_1-1 entspricht, gleichfalls gewählt ist, liegt eine Kopplungsstörung an jeder Datenleitung DL_1-1, DL_1-1 gleichfalls von der Scheinwortleitung. Das kann daher so betrachtet werden-, als bildeten die parasitäre Kapazität, beispielsweise zwischen der Datenleitung DL_1-1 und der gewählten Wortleitung ¹WL_1-1 und die parasitäre Kapazität zwischen der Datenleitung DL_1-1 und der Scheinwortleitung DWL_1-^ im wesentlichen eine einzige zusammengesetzte parasitäre Kapazität, die eine Kopplungsstörung an die Datenleitung DL_1-1 legt.

Wenn die parasitäre Kapazität C,, „ zwischen der Scheinwortleitung DWL_1-2 und. der Datenleitung DL_1-1 gleich der parasitären Kapazität C, „zwischen der Wortleitung WL_1-1- und der Datenleitung DL_1-1 ist und wenn die parasitäre Kapazität C,,, zwischen der Scheinwortleitung DWL_1-2 und der Datenleitung DL_1-1 gleich der parasitäten Kapazität C, , zwischen der Wortleitung WL_1-1 und der Datenleitung ^DLi-i ^^st' wird die zusammengesetzte parasitäre Kapazität 4C, I⁺C^j H⁼C, )/die mit der Datenleitung DL_1-1 verbunden ist, wenn die Wortleitung WL_1-1 gewählt ist, gleich der zusammengesetzten parasitären Kapazität (C, H⁺Cn, ,=C, ), die mit der Datenleitung DL7~7 verbunden ist..

Das hat zur Folge, dass zu erwarten ist, dass die Störung, die an der Datenleitung DL_1-1 liegt, wenn die Wortleitung ^ gewählt ist, einen Pegel haben wird, der im wesentlichen

gleich der Störung ist, die an der Datenleitung DL_1-1. liegt .

Es ist darüberhinaus zu erwarten, dass die Störung, die an jeder Leitung des Datenleitungspaares DL_1-1 und DL_1-1 liegt, durch den Differentialleseverstärker SA₁ vernachlässigt werden kann, da die Störung im Wesentlichen eine Gleichtaktstörung ist.

Wie es oben beschrieben wurde, hat es sich jedoch gezeigt, dass die Störung, die an einer Leitung des Datenleitungspaares, beispielsweise an der Leitung DL_1-1 liegt, die sich am Endabschnitt der Speicheranordnung befindet, nicht genau mit der Störung zusammenfällt, die an der anderen Leitung des Datenleitungspaares, d.h. an der Leitung DL₁ _Λ liegt.

Die Datenleitungen DL_1-1, DL_1-1 ... DL., , DL., in der D-RAM-Schaltungsvorrichtung werden mit anderen Worten von beispielsweise derselben Verdrahtungsschicht gebildet und sind in im wesentlichen gleichen Abständen nebeneinander angeordnet.

■ Dementsprechend tritt eine parasitäre Kapazität zwischen Datenleitungen C,, mit einem nicht vernachlässigbaren Wert zwischen einander benachbarten Datenleitungen auf.

In Fig. 1 ist die parasitäre Kapazität zwischen Datenleitungen,· die mit jeder der Datenleitungen im Inneren der Speicheranordnung, d.h. mit allen anderen Datenleitungen als den Datenleitungen DL_1-1 und DL, verbunden sind, die sich an den Endabschnitten der Speicheranordnung jeweils befinden, gleich 2 C,,, da die parasitäre Kapazität an beiden Seiten angeordnete Datenleitungen hat.

Die parasitäre Kapazität zwischen Datenleitungen, die mit' jeder der Datenleitungen DL₁ _Λ und DlI verbunden sind,

ι — ι ι —η die sich an den Endabschnitten der Speicheranordnung jeweils

befinden, ist andererseits gleich C,,, da die parasitäre Kapazität nur eine an einer Seite angeordnete Datenleitung aufweist. ■

Die Kopplungsstörungen, die am Datenleitungspaar DL_1-1 und DL₁* liegen, das sich am Endabschnitt der Speicheranordnung befindet, sind daher einander nicht gleich. In ähnlicher Weise sind die Kopplungsstörungen, die an dem Datenleitungspaar am untersten Endabschnitt liegen, jeweils einander nicht gleich.

Wenn insbesondere die Elemente extrem klein gemacht werden, da die Speicherkapazität erhöht werden soll, d.h. die Speicheranordnungsdichte höher gemacht werden soll, wird die parasitäre Kapazität C,^ in derselben Verdrahtungsschicht grosser. Das Ungleichgewicht zwischen den Kopplungsstörungen, die in dem oben erwähnten Datenleitungspaar erzeugt werden, wird daher immer grosser.

Wenn das Potential sowohl einer Wortleitung als auch einer Scheinwortleitung von einem niedrigen Pegel ( 0 V) auf einen hohen Pegel (V .) in der D-RAM-Schaltungsein-

CC

richtung ansteigt, ergeben sich die angenäherten Werte der Kopplungsstörungen (Spannungsänderungswerte) AV , ,Λ V_n ¹, die an dem Datenleitungspaar DL_1-1, DL_1- durch den Einfluss der zusammengesetzten parasitären Kapazität zwischen einer Datenleitung und einer Wortleitung C, , der parasitären Kapazität zwischen den Datenleitungen ^Cdd ^un(^ ^^{er anderen} parasitären Kapazität der Datenleitung C_Q liegen nach den folgenden Gleichungen (1) und (2):

Es versteht sich gleichfalls/ dass die parasitäre Kapazität C₀ die SperrSchichtkapazität zwischen dem Drain des ' MISFET, der die Speicherzelle bildet, und dem Substrat enthält. Die Schwankung in der Substratvörspannung -V_DO, die

DD am Substrat liegt, führt dementsprechend dazu, dass ähnliche KopplungsStörungen in den Datenleitungen erzeugt werden.

Auch in .diesem Fall werden nicht ausgeglichene Kopplungs-Störungen in den äussersten Datenleitungspaaren

DL_{1 1} und DL₁ _, DL₁ erzeugt,
ι — ι ι —η ι —η

Wenn somit die Kopplungsstörungen nicht im gleichen Masse in den Leitungen erzeugt werden, die ein Datenleitungspaar bilden, arbeitet der Differentialleseverstärker leicht fehlerhaft, der mit dem Signal auf dem Datenleitungspaar als Eingangssignal versorgt wird.

Wenn daher die in einer Speicherzelle gespeicherten Daten auf dem Datenleitungspaar in Form eines kleinen Spannungsunterschiedes auftreten, können die Kopplungsstörungen dazu führen, dass der kleine Spannungsunterschied abnimmt, so dass der Störabstand des aufzunehmenden Signales so weit abnehmen kann, dass das Ausmass der Abnahme nicht ausser acht gelassen werden kann.

Ein derartiges Problem tritt beispielsweise dann auf, wenn das Signal, das den Daten "0" entspricht, die in einer Speicherzelle gespeichert sind, zur obersten Enddatenleitung DL₁ _Λ ausgelesen wird,
ι — ι

In diesem Fall ist die Spannung der Datenleitung DL_{1 1} niedriger als die Spannung (Bezugsspannung) der ihr paarweise zugeordneten Datenleitung DL_1-1 .

. '■"..·

Aus den Gleichungen (1) und (2) ist jedoch ersichtlich, dass die in der. obersten Enddatenleitung DL_1-1 erzeugte Kopplungsstörung grosser als die Störung ist, die in der paarweise zugeordneten Datenleitung DL_1-1 erzeugt wird.

■
Der kleine Spannungsunterschied zwischen den Datenleitungen

_-1 , DL_1-1 nimmt folglich aufgrund der Unausgeglichenheit zwischen den Kopplungsstörungen ab.

Ein derartiges Problem tritt auch in den folgenden Fällen • auf:

(A) Wenn das Signal, das den Daten "0" entspricht, die in einer Speicherzelle gespeichert sind, zur untersten Enddatenleitung DL. ausgelesen wird.

(B) Wenn das Signal, das den Daten "1" entspricht, die■in einer Speicherzelle gespeichert sind, zur Datenleitung DL_1-1 oder DL_1- ausgelesen wird. .

Im folgenden wird im einzelnen ein bevorzugtes Ausführungsbeispiel der Erfindung näher beschrieben.

Fig. 2A zeigt das Blockschaltbild eines Beispiels einer Schaltung, die einen wesentlichen Teil des Ausführungsbeispiels der Erfindung bildet.

Leseverstärker SA₁, SA₂ ... SA sind für die Datenleitungs-

paare DL_1-1, DL_1-1 ; DL_1-2, DL_1-2 ... DL. , DL_1-n jeweils vorgesehen. Jede Datenleitung DL. ₁, DL_1-1 ... DL. ist • ' mit den Eingangs./Ausgangsanschlüssen der Speicherzellen M-CEL, die in einer gegebenen Matrix vorgesehen sind,und der Scheinspeicherzellen D-CEL jeweils verbunden. Darüberhinaus sirjd Wortleitungen WL_1-1, WL_1-2 — WL. und Scheinwortleitungen DWL_1-1, DWL_1-2 so vorgesehen, dass sie die Datenleitungen

im rechten Winkel kreuzen. Jede Wortleitung und jede Scheinwortleitung ist mit den Wählanschlüssen der Speicherzellen M-CEL, die in einer gegebenen Matrix vorgesehen sind, und der Scheinspeicherzellen D-CEL jeweils verbunden. Die Datenleitungspaare DL₁ _Λ, DL_{1 1},' DL_{1 o}, DL_{1 o} ...

I — I I — I I — i. I ·" ί

DL₁ , DL₁ sind mit einem Paar gemeinsamer Datenleitungen

■ ι —η LZ. ' ' ■

CDL₁, CDL₁ über MISFET-Paare Q₁₁, Q₁₁ , Q₁₂/Q₁₂ "· Q₁ /Q₁ verbunden, um einen Spaltenschalter C-SW jeweils zu bilden. Die gemeinsamen Datenleitungen CDL₁, CDL₁ sind mit dem Eingang eines Datenausgangspuffers DOB und dem Ausgang eines Dateneingangspuffers DIB jeweils verbunden. Die Signalübertragung und-aufnähme zwischen der D-RAM-Schaltungsvorrichtung und einer externen Schaltung, d.h. die Übertragung der ausgelesenen Daten und der.einzuschreibenden Daten erfolgt über den Datenausgangspuffer DOB und den Dateneingangspuffer DIB. , ·

Ein Zeilenspaltendekodierer RC-DCR führt die Wahlvorgänge zum Auswählen einer Wortleitung und einer Scheinwortleitung aus den Wortleitungen WL_{1 1}, WL₁ ~ ... WL₁ und den Schein-

ι — ι ι — α ι —m

wortleitungen DWL_1-1, DWL.,,, aus. Darüberhinaus führt der Zeilenspaltendekodierer RC-DCR die Wählvorgänge zum Auswählen eines MISFET-Paares aus den MISFET-Paaren Q₁₁/ Q

Q₁₂/ Q^ ... Q_1n, QT_n" durch.
25

Ein Adressenpuffer ADB verarbeitet zwei Arten von externen Murtiplexadressensignalen, d.h. verarbeitet Zeilenadressensignale A_n-A₇ und Spaltenadressensignale Aq-A₁^ in Paare komplementärer Adressensignale (a_Q, ä7)-(a_, ÜT ) und (a₈, a„ )~(^a-ic/ a₁₅) jeweils und sendet diese Signale dem Zeilenspaltendekodierer RC-DCR zu Zeitpunkten Φ*τ>'* ^_ar en sprechend der Arbeit im IC-Plättchen.

Der Zeilenspaltendekodierer RC-DCR dekodiert die Paare komplementärer Adressensignale zum Durchführen des oben erwähnten Wählvorganges.

-45.

Bei dem dargestellten Ausführungsbeispiel sind Scheindatenleitungspaare Dt)L_1-1, DDL_1-1 und DDL.,-, DDL_1-2 vorgesehen, um die oben beschriebene Ungleichförmigkeit in den parasitären Kapazitäten zwischen den Leitungen, die ein Datenleitungspaar DL_1-1, DL_1-1 bilden, das am obersten Ende des Speicheranordnungsteils M-ARY (oder des Scheinspeicheranordnungsteils D-ARY) angeordnet ist, und zwischen den Leitungen zu beseitigen, die ein Datenleitüngspaar

DL₁ . DL. bilden, das am untersten Ende der Speicher-I —η ι—η

anordnung angeordnet ist.

Das Scheindatenleitungspaar DDL_1-1, DDL_1-1 ist über dem

obersten Datenleitungspaar DL_1-1, DL_1- in derselben Anordnung wie die anderen Datenleitungen vorgesehen. 15

Andererseits ist ein Scheindatenleitungspaar DDL_1- , DDL., unter dem untersten Enddatenleitungspaar DL_1- , DL_1- in derselben Anordnung wie die anderen Datenleitungen vorgesehen.

Um die parasitäre Kapazität C_Q gleich der der Datenleitungen _-2 ... DL_1- zu machen^ ist jede dieser Scheindatenleitungen DDL_1-1, DDL_1-1 , DDL_1-2/ ^DDLi_2 "¹^ einer Vielzahl von Speicherzellen M-CEL, einen einzigen Scheinspeicherzelle D-CEL, einem Scheinleseverstärker DSA₁ oder DSA₂ und . dem entsprechenden einen MOS-Transistor Q₁ , Q~7, Q₂ und Q₂ verbunden, um einen Spaltenschalter zu bilden, wie es in Fig. 2A dargestellt ist. ·

Die tatsächliche Ausbildung und Anordnung jedes Scheinleseverstärkers PSA₁., DSA₂ sind die gleichem wie .die der Leseverstärker SA₁, SA- ... SA .
ι 2 η

Darüberhinaus ist jede Wortleitung so ausgebildet, dass sie die Scheindatenleitungen kreuzt, um die parasitäre Kapazität D, zwischen einer Datenleitung und einer Wortleitung jeder Scheindatenleitung gleich der der.anderen Datenleitungen zu machen. '

Das Scheindatenleitungspaar ist dazu vorgesehen, die parasitäre Kapazität zwischen Datenleitungen der äussersten Datenleitungen DL₁ _Λ und DL₁ jeweils gleich

Ir^-I I —"ΓΙ

der der anderen Datenleitungen, d.h. gleich 2C,., zu machen. Es ist daher nicht notwendig, die Daten in einem Scheindatenleitungspaar auszulesen. Dementsprechend bleiben die MOS-Transistorpaare Q₁, Q~7 und Q₂, qT, die einen Spaltenschalter bilden, der mit dem Scheindatenleitungspaaren DDL_1-1, DDL_1-1 und DDL.,,, DDL.,- jeweils verbunden ist im gesperrten Zustand. .

Fig. 2B zeigt das Schaltbild eines in die Praxis umgesetzten Beispiels der Schaltung, die den wesentlichen . Teil der D-RAM-Schältungsvorrichtung in Fig. 2A bildet. Fig. 2C zeigt in einem Zeitdiagramm deren Arbeitsweise. Das Schaltbild des Beispiels wird im folgenden im einzelnen beschrieben.

Aufbau der Speicherzelle ffr-CEL

Jede 1-Bitspeicherzelle M-CEL umfasst einen Kondensator C_q zum Speichern der Daten und einen MISFET Q_M für die Adressenwahl. Die Daten "1" oder "0" werden danach gespeichert, ob der Kondensator C_e eine elektrische Ladung hat oder nicht.

Höhe des Signals, das auszulesen.ist

Daten werden dadurch ausgelesen, dass der MISFET Q Jdurchgeschaltet wird, um den Kondensator C„ mit der Datenleitung

DL_1-1 zu verbindenj und dass die Änderung im Potential der Datenleitung DL₁' _Λ mit der Menge an elektrischer

ι — ι

Ladung, die im Kondensator C- gespeichert ist, wahrgenommen wird. In der folgenden Beschreibung wird ange-, ' nommen, dass jede Datenleitung nur eine parasitäre Kapazität C₀ hat, um das qualitative Verständnis der Höhe des auszulesenden Signals zu erleichtern. Angenommen, dass das vorher in der parasitären Kapazität C_Q der Datenleitung DL_1-1 gespeicherte Potential ein Versorgungspotential V__ ist, wenn im Kondensator C„ die Daten "1" gespeichert sind (das Potential der Versorgungsspannung V-,-,), so wird das Potential (V„_T) "1" der Datenlei-

v-l». . JJJj

tung D^_1-1 auf der Versorgüngsspannung V_cc beim Adressieren gehalten, während andererseits dann, wenn die Daten "0" gespeichert sind ( 0 V),das Potential (V_ÖL) "0" gleich

{^C0*^VCC~^CS^iVW~^VthM ^⁰O ^wird' ^{wobei v} _w ^die Gatespannung " des MISFET Q_M und V. die Schwellenspannüng des MISFET Q_M bezeichnen. Der Unterschied zwischen dem logischen Wert "1" und dem logischen Wert "0", d.h. die Höhe des wahrzunehmenden Signals 4V_ ist dann gleich:

y\v = fv )" "-iv )" "=iv -v )^mc Ic

^^VS ^lVDL' 1 ^tVDL' 0 ¹W ^Vth' -^S-⁷¹O

Wenn V_W=V_CC ist, ist die Höhe des Signals 4V_g gleich: 25

Da die Speicherzellen immer kleiner ausgebildet werden und eine grosse Anzahl von Speicherzellen mit jeder Datenleitung verbunden wird, um eine Speichermatrix mit einem höheren Integrationsgrad sowie einer grösseren Kapazität zu bilden, ist C_g4;C₀, d.h. hat C_S/C_Q einen extrem kleinen Wert. Folglich ist 4v_g ein extrem kleines Signal.

Bezugssignal beim Lesen

Die Scheinspeicherzellen D-CEL dienen als Bezug beim Aufnehmen derartiger kleiner Signale. Jede Scheinspeicherzelle D-CEL ist unter denselben Herstellungsbedingungen und mit derselben Auslegungskonstanten wie die Speicherzellen M-CEL mit der Ausnahme--hergestellt, dass der Kapazitätswert ihres

Kondensators C, etwa die Hälfte des Wertes des Kondensators as

C-, beträgt. Der Kondensator C, wird mittels eines" MISFET S as

Q_n^ vor dem Adressieren auf das Massepotential aufgeladen (wobei die andere Elektrode fest auf der Versorgungsspannung V.,^ liegt). Der Signaländerungswert ^V₁₃, der durch die Scheinspeicherzelle beim Adressieren an der Datenleitung DL_1-1 liegt _r wird ähnlich wie der Signaländerungswert 4^vs ^an ^^{er Da}tenleitung DL_1-1 durch die Speicherzelle durch die folgende Gleichung wiedergegeben:

wobei V_QW die Gatespannung des MISFET Q₂ und V , , die Schwel 1enspannung des MISFET Q₂ bezeichnen. .· ■

Wenn V_DW=V_CC ist,wird 4V_R durch die folgende Gleichung wiedergegeben:
·

^V ^(vcc-^vi*· J-W⁰O

Da C-, so festgelegt ist, dass ihr Wert nahezu die Hälfte des Wertes von C₀ beträgt, ist der Wert von 4 V_x, nahezu gleich der Hälfte des Wertes von 4^vo· ^Es i^st daher möglich, die Daten "1" und "0" darüber zu unterscheiden, ob der Signaländerungswert 4 V„ der Datenleitung DL_{1 1} kleiner

ö I — I

oder grosser als der Signaländerungswert AV_ der Daten-

leitung DL_1-1 ist.

Aufbau und Anordnung der Schaltungen

Der Leseverstärker SA- dient dazu, den Potentialänderungsunterschied beim Adressieren in einem Leseintervall zu verstärken, das durch ein Zeitsteuersignal (Leseverstärkersteuersignal) 0_ρΆ bestimmt ist (dessen Funktion später beschrieben wird), und weist Eingangs/Ausgangsknotenpunkte auf, die mit einem Paar komplementärer .

Datenleitungen DL₁ - , DL₁ - verbunden sind, die parallel

ι — ι I""*!"

zueinander angeordnet sind» Die Anzahl der Speicherzellen, die mit den Datenleitungen DL_1--, DL.,.. jeweils verbunden sind, ist gleich gross, um das Mass der Wahrnehmungsgenauigkeit zu erhöhen,und eine Scheinspeicherzelle ist mit jeder Datenleitung DL--, ^DLi_-i verbunden. Darüberhinaus ist jede Speicherzelle M-CEL zwischen eine Wortleitung und eine Leitung eines Paares komplementärer Datenleitungen geschaltet. Da jede Wortleitung beide Leitungen kreuzt, die ein Datenleitungspaar bilden, werden dann, wenn der in der Wortleitung erzeugte Störungsanteil auf eine Datenleitung über die elektrostatische Kopplung übertragen wird, Störungsanteile in gleicher Weise auf beiden Datenleitungen auftreten und durch den Differentialleseverstärker SA- unterdrückt werden.

Inbesondere sind Scheindatenleitungen bei dem oben beschriebenen Beispiel vorgesehen. Die parasitäre Kapazität zwischen den Dätenleitungen kann bei jeder Datenleitung daher gleich 2C^.. bezüglich aller Datenleitungen sein. Folglich ist es möglich, die Kopplungsstörung von einer Wortleitung sowie die Kopplungsstörung, die aus einer Schwankung in der Substratvorspannung -V_ßB resultiert, bezüglich aller Datenleitungen gleich zu machen. Somit kann jeder Leseverstärker zuverlässig die Kopplungsstörungen unterdrücken.

·'

- γζ -<· Al^,

Wenn die Speicherzelle gewählt ist,die mit einer Leitung des Paares von komplementären Datenleitungen DL_1-1, verbunden ist, ist eine Leitung des Paares von Scheinwortleitungen DWL_1-1, DWL_1-2 gewählt, äö dass eine Schein-Speicherzelle unvermeidlich mit der anderen Datenlei.tung verbunden ist.

Arbeit des Leseverstärkers

Der Leseverstärker SA₁ weist zwei MISFETs Q_go/ Qgq auf, die kreuzweise geschaltet sind,und verstärkt differentiell ein '. kleines Signal über seine Mitkopplung. Die Mitkopplung beginnt zum selben "Zeitpunkt, an dem ein MISFET Q₃₁₀ auf ein . ■ Zeitsteuersignal (Leseverstärkersteuersignal) 0 ansprechend durchschaltet.und das höhere Datenleitungspotential V„ nimmt mit einer geringen Geschwindigkeit ab, während das niedrigere Datenleitungspotential V₇. mit einer -hohen Ge-

Jj

schwindigkeit abnimmt, während der Unterschied dazwischen nach.Massgabe des Potentialunterschiedes,der beim Adressieren· anliegt, vergröseert wird. Wenn das niedrigere Datenleitungspotential V_T die Schwellenspannung V., der über Kreuz geschalteten MISFETs erreicht, endet die Mitkopplung, so dass das höhere Dätenleitungspotential V„ auf einem Potential

rl

bleibt, das kleiner als die Versorgungsspannung V,,-,jedoch grosser als die Schwellenspannung V₊, ist,und das niedrigere Datenleitungspotential V_ schliesslich 0 V erreicht.

Die in der Speicherzelle gespeicherten Daten, die beim Adressieren zerstört werden, werden über den Empfang des höheren'Datenleitungspotentials V„ oder des niedrigeren Datenleitungspotentials V_T, das beim Lesen erhalten wird,

Jj

unverändert regeneriert, d.h. wieder gespeichert oder neu geschrieben.

.

-is-

Kompensation des logischen Pegels "1"

Wenn das höhere Datenleitungspotential V„ stärker als

ri

in einem gegebenen Mass bezüglich der Versorgungsspannung 5- V_cc abnimmt, tritt jedoch eine Fehlfunktion derart ein, dass dieser Zustand als logischer Wert "0" gelesen wird, während das Lesen und Neuschreiben mehrmals in einer be- . stimmten Anzahl wiederholt werden·. Eine aktive Regenerationsschaltung AR₁ ist dazu vorgesehen, die Fehlfunktion dieser Art zu vermeiden. Die aktive Regenerationsschaltung AR₁ hat die Funktion, dass sie wahlweise nur das höhere Datenleitungspotential V„ auf das Versorgungsspannungspotential V_,_c verstärkt, ohnen einen Einfluss auf das niedrigere Datenleitungspotential V_T auszuüben. Jedes MIS-Element ^Cb11 ^{und C}B12 ^mit variabler Kapazität ändert seine elektrostatische Kapazität mit der Spannung, die an den Anschlüssen auf der linken Seite in Fig.. 2B anliegt. Es ist daher logisch, dass ein Kondensator bei einer Spannung über der Schwellenspannung V , gebildet wird und dass kein Kondensator bei einer Spannung unter dieser Schwellenspannung V., gebildet wird.

Wenn die MISFETs Q₃₄/ Q₃₅ auf ein Zeitsteuersignal (Steuersignal für die aktive Regenerierung) 0 ansprechend durchgeschaltet werden, wird das Element C₁₃ mit variabler Kapazität aufgeladen, das zu der -Datenleitung auf dem Potential V_H gehört. Wenn anschliessend ein Zeitsteuersignal (Steuersignal für die aktive Regenerierung) 0 .auf einen hohen Pegel· kommt, wird das Gatepotential eines MISFET Q _ß oder Qs7' ^{der zu der Datenleitun}9 gehört, ausreichend höher als die Versc-rgungsspannung V_,-,, so dass das Potential V„ wieder auf die Versorgungsspannung V__ zurückgeführt wird. In diesem Fall sind die Schwellenspannungen V.. der MISFETs Qgg, Ο«., so ausgelegt, dass sie kleiner als die der MISFETs ohne * in Fig. 2B sind, um den Energieverlust in den MISFETs Qg₆, Qg- herabzusetzen.

Auslesevorgang .
Vorladeintervall

Wenn ein Zeitsteuersignal 0 _ einen hohen Pegel hat (höher als der der Versorgungsspannung V _,) , werden die MISFETs Q_s2/ Q_s3 durchgeschaltet, so dass die freie Kapazität C_n jedes Paares komplementärer Datenleitung DL_r__.. , DlT~T auf die Versorgungsspannung V-- voraufgeladen wird. Da der MISFET Q_q1 gleichzeitig damit durchschaltet, sind dann, wenn zwischen dem Vorladen durch die MISFETs Q„₂ und Qg- jeweils ein Ungleichgewicht besteht, die beiden komplementären Datenleitungen DL₁ _Λ, DL.. 7 miteinander

I — I I — I

kurzgeschlossen, so dass sie dieselben Potentialverhältnisse haben. Die Schwellenspannung V., jedes MISFET Q₁ bis 0_ς_ ist so festgelegt, dass sie niedriger als die der MISFETs ohne * in der Zeichnung ist, um die Erzeugung eines Spannungsverlustes zwischen Source und Drain dieser Tansistoren zu vermeiden. ■

Zu diesem Zeitpunkt schaltet der MISFET Q,₂ auf ein Zeit-. steuersignal (Entladesteuersignal) 0 ", ansprechend durch

und wird auch die Scheinspeicherzelle D-CEL in einen ^ gegebenen Zustand rückgesetzt.

Zeilenadressierintervall

Zeilenadressensignale A_n bis A., die von einem Adressenpuffer ADB zum Zeitpunkt eines Zeitsteuersignals (Adressenpuff er Steuer signal) 0_Λ kommen, werden durch einen Zeilenspaltendekodierer RC-DCR dekodiert und die Adressierung einer Speicherzelle M-CEL und einer Scheinspeicherzelle D-DEL beginnt gleichzeitig mit dem Anstieg eines Wortleitungssteuersignals 0 .

Das hat zur Folge, dass ein Spannungsunterschied von annähernd 4V-./2 zwischen dem Paar der-komplementären Datenleitungen DL_1-1, DL_1-1 entsprechend dem gespeicherten Inhalt der Speicherzelle erzeugt wird, wie es oben beschrieben 5. wurde.

Lesen

Zur gleichen Zeit, zu der der MISFET Qg-J₀ auf das Zeitsteuersignal (Leseverstärkersteuersignal) 0_ρ- ansprechend zu leiten beginnt, beginnt der Leseverstärker SA₁ mit dem Mitkopplungsbetrieb und verstärkt der Verstärker SA- das beim Adressieren erzeugte Wahrnehmungssignal

4 Vg/2. Nachdem der Verstärkungsvorgang nahezu beendet ist, regeneriert die aktive Regenerations schaltung AR., den Pegel des logischen Wertes "1" wieder.auf die Versorgungsspannung V_nn synchron mit dem Zeitsteuersignal (aktives Regenerationssteuersignal) 0

Datenausgabe

Spaltenadressensignale A. .bis A., die vom Adressenpuffer ADB synchron mit einem Zeitsteuersignal (Adressenpuffersteuersignal) 0 „-kommen, werden durch den Zeilenspaltendekodierer SC-DCR dekodiert,und anschliessend werden die in der Speicherzelle M-CEL an der durch ein Zeitsteuersignal (Spaltenschaltsteuersignal) 0_γ gewählten Spaltenadresse gespeicherten Daten ^auf die gemeinsamen Datenleitungen CDL₁ über einen Spaltenschalter C-SW übertragen.

Als nächstes, wird ein Hauptverstärker und Datenausgangspuffer AO&DOB auf ein Zeitsteuersignal (Datenausgangspuffer- und Hauptverstärkersteuersignal) 0_Q ansprechend in Betrieb gesetzt, so dass die gelesenen gespeicherten Daten einem Ausgang D des Plättchens zugeführt werden.

BAD ORIGINAL

Der Hauptverstärker und Datenausgangspuffer AO&DOB wird auf ein Zeitsteuersignal (Datenausgangspuffersteuersignal) 0_„ beim Einschreiben ausser Betrieb gesetzt.

Einschreiben

Zeilenadressierinterval!

Die Vorauflade-, Adressier- und Lesearbeitsvorgänge sind vollkommen die gleichen wie beim oben" beschriebenen Auslese-Vorgang. Folglich werden die in der Speicherzelle, gespeicherten Daten, die im wesentlichen zu schreiben sind, zu dem Paar der komplementären Datenleitungen DL^₁, DL. ' unabhängig vom logischen Wert der Eingangsschreibdaten D. ausgelesen. Da die ausgelesenen Daten durch den später beschriebenen Einschreibvorgang zu vernachlässigen sind,· kann der Arbeitsvorgang insoweit als im wesentlichen die Wahl einer Zeilenadresse angesehen werden.

Einschreibintervall
20

Das Paar der Datenleitungen DL_1-1, DL_1-1 , das sich auf der. synchron mit dem Zeitsteuersignal (Spaltenschaltsteuersignal) 0y gewählten Spalte befindet, wird ähnlich wie beim Lesevorgang über den Spaltenschalter C-SW .mit den gemeinsamen Datenleitungen CDL₁, CDL₁ jeweils verbunden.

Als nächstes werden die komplementären Schreibeingangssignale d. , d. , die vom Dateneingangspuffer DIB synchron mit dem Zeitsteuersignal (Dateneingangspuffersteüersignal) 0_RW kommen, in die Speicherzelle M-CEL über den Spaltenschalter C-SW eingeschrieben. Obwohl der Leseverstärker SA₁ zu diesem Zeitpunkt gleichfalls arbeitet, sind die Daten,

die an dem Paar der Spaltendatenleitungen DL_1-1, DL_1-1 auftreten, ·

nach Massgabe der Daten des. Eingangssignals D. bestimmt, da die Ausgangsimpedanz des Dateneingangspuffers DIB niedrig ist.

Regeneration

Die Regeneration erfolgt derart/ dass die in der Speicherzelle M-CEL gespeicherten und verlorengegangenen Daten einmal zur gemeinsamen Spaltendatenleitung DL ausgelesen werden und die ausgelesenen Daten auf einen gegebenen Pegel mittels des. Leseverstärkers SA₁ sowie der aktiven Regenerationsschaltung AR₁ zurückgebracht und wieder in die Speicherzelle M-CEL eingeschrieben werden. Dementsprechend ist die Regeneration der gleiche Vorgang wie beim Zeilenadressier- und Leseintervallarbeitsvorgang, der in Verbindung mit dem Auslesen beschrieben wurde. In diesem Fall arbeitet jedoch der Spaltenschalter C-SW nicht und erfolgt die Regeneration für alle Spalten gleichzeitig sowie der Reihe nach Zeile für Zeile.

Fig. 2D zeigt in einem Blockschaltbild ein weiteres Beispiel •der Schaltung, die einen wesentlichen Teil des Ausführungs-.beispiels der Erfindung bildet.

. Im Gegensatz zu dem in Fig. 2A dargestellten Beispiel umfasst bei diesem Beispiel jede Scheindatenleitung, die ausserhalb der äussersten Datenleitungen DL_1-1, DL_1- im Speicheranordnungsteil M-ARY (oder .Scheinspeicheranordnungsteil D-ARY) vorgesehen ist, eine einzelne Scheindatenleitung DDL_1-1, DDL_1-2-DIeSe Scheindatenleitungen DDL_1-1, DDL_1-2 ermöglichen es, dass die zusammengesetzten Kapazitäten zwischen Datenleitungen aller Datenleitungen DL₁ _Λ , DL_{1 o} ... DL₁ im

ι — ι ι — α ι —η

wesentlichen einander gleich sind. Ähnlich wie die Scheindatenleitungen DDL_1-1 und DDL_1-2 in Fig. 2A ist darüberhinaus jede der oben beschriebenen Scheindatenleitungen DDL_1-1, _-2 mit einer Vielzahl von Speicherzellen M-CEL, einer

-Tt-

- 3Θ-

einzelnen Scheinspeicherzelle D-CEL und dem entsprechenden einen MOS-Transistor Q₁, Q₂ verbunden, um einen Spaltenschalter zu bilden, wie es. in der Zeichnung dargestellt ist. Die Scheindatenleitungen DDL_1-1, DDL*,» sind darüberhinaus mit Scheinleseverstärkern DSA' , DSA'₂ verbunden, von denen jeder einen Teil der Schaltungselemente umfasst, die den Leseverstärker bilden, wie es in der Zeichnung dargestellt ist. Die parasitäre Kapazität C_Q jeder Scheindatenleitung DDL_1-1, DDL_1-2 ist daher gleich der der Datenleitungen DL. _Λ, DL_{1 o} ... DL₁ .

ι — ι ι — δ ι —η

Die Scheindatenleitungen DDLr_-1, DDL_1-2 sind dazu vorgesehen, damit die parasitäre Kapazität zwischen Datenleitungen jeder äussersten Datenleitung DL₁ _Λ , DL₁ gleich

ι — ι ι —η der der anderen Datenleitungen, d.h. gleich 2C,, sein kann. Es ist daher nicht notwendig. Signale von den: Scheindatenleitungen DDL_1-1, DDL_1-2 auszulesen. Die Scheindatenleitungen sind folglich nicht mit den gemeinsamen Datenleitungen CDL₁, CDL₁ verbunden.

. ·

Fig. 2E zeigt das Schaltbild eines in die Praxis umgesetzten Beispiels der Schaltung, die den wesentlichen Teil der D-RAM-Schaltungsvorrichtung in Fig. 2D bildet..Bei diesem Beispiel ist eine in die praktische Verwirklichung umgesetzte Schaltung des Scheinleseverstärkers DSA¹., dargestellt, der-mit-der-Scheindatenleitung DDL_1-1 verbunden ist.

D.h. mit anderen Worten, dass der Scheinleseverstärker DSA¹' aus Schaltungsbauelementen aufgebaut ist, die mit einer Datenleitung in den Schaltungsbauelementen verbunden ist, die den Dxfferentialleseverstärker SA₁ bildeten. Der Scheinleseverstärker DSA¹.. besteht folglich aus etwa der Hälfte der Schaltungsbauelemente, die den Differentialleseverstärker SA₁ bilden.

Da die Arbeitsweise der Schaltung dieses Ausführungsbeispiels die gleiche ist/ wie sie anhand der Fig. 2B und 2C beschrieben wurde, wird sie nicht nochmals erläutert.

Fig. 3A zeigt das Schaltbild einer D-RAM-Schaltungsvorrichtung mit etwa 64 Kbit-Speicherzellen, die getrennt in zwei Speicherzellenmatrizen (Speicheranordnung M-ARY₁, M-ARY-) angeordnet sind, von denen jede eine Speicherkapazität von 128 Zeilen χ'256 Spalten = 32 768 Bits (32 Kbits) hat. Die Hauptblöcke in Fig. 3A sind entsprechend der tatsächlichen geometrischen Anordnung gezeichnet.

2' =.128 Arten von Dekodierau sgangs Signalen, die entsprechend der Zeilenadressiersignale A--A,- erhalten werden, liegen an Adressenwählleitungen (Wortleitungen WL) im Zeilensystem jeder Speicheranordnung M-ARY₁, M-ARY- von Zeilendekodierern R-DCR₁, R-DCR- jeweils (die auch als Worttreiber dienen).

Ein Spaltendekodierer C-DCR liefert 128 Arten von Dekodierausgangssignalen entsprechend den Spaltenadressiersignalen Aq-A₁,-. Die Spaltehwähldekodierausgangssignale sind der rechten und linken Speicheranordnung sowie den oberen und unteren benachbarten Spalten in jeder Speicheranordnung, d.h. insgesamt vier Spalten gemeinsam.

Die Adressensignale A₇ und A_R werden der Reihe nach abgerufen, um eine dieser vier Spalten auszuwählen. Beispielsweise wird das Adressensignal A- abgerufen, um eine der rechten und linken Spalten zu wählen, während das Adressensignal Ag abgerufen wird, um eine der oberen und unteren Spalten zu wählen.

- τη -

Eine ein Signal 0 .. erzeugende Schaltung 0 ,.-SG dekodiert die Daten in vier Arten von Kombinationen entsprechend den Adressensignalen A^, A_ß. Spaltenschaltwähler CSW-S₁, CSW-S₂ schalten die Spalten entsprechend· den Aüsgangssignalen

^yOO' ⁰yO1' ⁰γ1Ο' ⁰y11 ^{der das si}9^nal 0_yij erzeugenden Schaltung 0 ..-SG.um.

Der Dekodierer zum Wählen der Spalten der Speicheranordnungen ist somit in zwei Stufen,den Spaltendekodierer C-DCR und die Spaltenschaltwähler CSW-S.., CSW-S₂ unterteilt. Die Teilung des Dekodierers' in zwei Stufen ist zunächst hilfreich, um eine Platzverschwendung im IC-Plättchen zu vermeiden. D.h.mit anderen Worten, dass sie die Übereinstimmung zwischen der Längsanordnungsganghöhe der NOR-Glieder mit einem relativ grossen Flächenbereich zum Tragen eines Paares von rechten und linken Ausgangssignalleitungen des Spaltendekodierers C-DCR und der Speicherzellenspaltenanordnungsganghöhe unterstützt. Die Unterteilung des Dekodierers in zwei Stufen erlaubt nämlich eine Verringerung der Anzahl der Transistoren, die notwendig sind, um die NOR-Glieder zu bilden, so dass der dadurch eingenommene Flächenbereich kleiner wird.

Der zweite Vorteil der Unterteilung des Dekodierers in zwei Stufen, besteht darin, die Last an jeder Adressensignal-• leitung herabzusetzen und die Schaltgeschwindigkeit dadurch zu verbessern, dass die Anzahl der NOR-Glieder herabgesetzt wird, die mit einer Adressensignalleltung verbunden sind.

Der Adressenpuffer ADB verarbeitet die acht externen Multiplexadressensignale A_n-A₇, Ao-A₁J- in acht Arten von Paaren komplementärer Adressensignale a.., a« - ä_, a» , ^a8' ^a8 ~ ^a15' ^a15 jeweils und überträgt diese Signale zu Zeitpunkten 0_AR/ 0_AC auf die Dekodierschaltung, die mit der Arbeit im Inneren des IC-Plättchens synchronisiert sind.

- as- -

Bei dem bevorzugten Ausführungsbeispiel sind Scheindatenleitungen DDL_1-1, DDL_1-2, DDL_2-1, DDL_3-2 an den äussersten Teilen der Speicheranordnungen M-ARY₁ und M-ARY₂, d.h. den obersten und untersten Teilen jeweils vorgesehen. Zusätzlich sind MOS-Transistoren Q₁, Q₂, Q₃, Q₄, die Spaltenschalter bilden, und Scheinleseverstärker DSA¹.., DSA¹ ₂, DSA¹.,, DSA¹- vorgesehen, die diesen jeweils entsprechen.

•10 Die Arbeit der Schaltung bei der Festlegung der Adressen in dem 2-Mat-System 64 K-D-RAM wird im folgenden anhand von Fig. 3A und Fig. 3B beschrieben.

Wenn zunächst das AdressenpufferSteuersignal 0_AR des Zeilensystems auf einen hohen Pegel ansteigt, liegen 7 Arten von Paaren komplementärer Zweiädressensignale ^a0' ^a0 ~ ^a6' ^6 entsprechend den Zeilenadressensignalen A_Q-Ag an den Zeilendekodierern R-DCR₁,·R-DCR₂ von dem Adressenpuffer ADB über die Zeilenadressenleitung R-ADL.

Wenn anschliessend das Wortleitungssteuersignal 0_V auf einen hohen Pegel ansteigt, beginnen die Zeilendekodierer R-DCR₁, R-DCR₂ zu arbeiten und wird eine der Wortleitungen in jeder Speicher anordnung M-ARY₁, M-ARY₃ ausgewählt und auf einen hohen Pegel gebracht.

• Wenn dann das Adressenpuffersteuersxgnal 0_AC des Spaltensystems auf einen hohen Pegel ansteigt, werden 7 Arten von Paaren komplementärer Spaltenadressensignale a_g, a„ ~ ^aiR^{f a}is entsprechend den Spaltenadressensignalen A₉-A₁₅ von dem Adressenpuffer ADB über die Spaltenadressenleitung C-ADL an den Spaltendekodierer C-DCR gelegt.

Das'hat zur Folge,dass eines der 128 Paare von Ausgangssignalleitungen des Spaltendekodiereis C-DCR auf einen hohen Pegel kommt und dass das Hochpegelsignal an,den Spaltenschaltwählern

- 29 -

« 3^

CSW-S₁, CSW-S₂ liegt.

Wenn anschliessend das Spaltenschaltsteuersignal 0 auf einen hohen Pegel ansteigt, kommt die das Signal 0 .. erzeugende Schaltung 0 ..-SG in Betrieb.

Andererseits wurde das Paar der komplementären Signale a.-, a_ , das dem Adressensignal A₇ entspricht, vorher an die das Signal 0 .. erzeugende Schaltung 0 ..-SG gelegt, ^a-Ls das Adressenpuffersteuersignal 0_Λτ) auf einen hohen Pegel kam, während dasjenige Paar der komplementären Signale a.n, a₈ ,das dem Adressensignal A« entspricht, vorher an die das Signal 0 .. erzeugende Schaltung 0 ..-SG gelegt wurde, als das Adressensteuerpuffersignal 0_AC auf einen hohen Pegel kam. Wenn folglich das Spaltenschaltsteuersignal 0 auf einen hohen Pegel kommt, überträgt nahezu gleichzeitig damit die das Signal 0 .. erzeugende Schaltung . 0 . .-SG ein Signal auf jeden Spaltenschaltwähler CSR-S₁, CSW-S₂.

·

Somit wird ein Paar aus ingesamt 512 Paaren von Transistoren in den Spaltenschaltern C-SW₁, C-SW^ ausgewählt und wird ein Paar der Datenleitungen DL in der Speicheranordnung mit der gemeinsamen Datenleitung CDL verbunden.

· Fig. 4A zeigt ein Layout-Muster der Speicheranordnung M-ÄRY und der Scheinspeicheranordnung D-ARY, die bei den Beispielen in Fig. 2A und Fig. 2B dargestellt sind.

Die in Fig. 4A dargestellte Speicheranordnung M-ARY weist eine Vielzahl von Speicherzellen M-CEL auf, die auf einem Halbleitersubstrat 1 angeordnet sind, während die in Fig. 4A dargestellte Scheinspeicheranordnung D-ARY eine Vielzahl von Scheinspeicherzellen D-CEL aufweist, die auf dem HaIbleitersubstrat 1 angeordnet sind.

- 3fr -

Die Speicheranordnung M-ARY, die in Fig. 4A dargestellt ist, wird zunächst in der folgenden Weise ausgebildet.

Auf der Oberfläche des Halbleitersubstrats 1 wird ein Feldisolierfilm 2 mit dem in Fig. 5 dargestellten Grundmuster ausgebildet, um die Speicherzellen M-CEL voneinander zu trennen, wobei jede Speicherzelle einen MISFET Q und einen Kondensator C_ zum Speichern umfasst.

Im Gegensatz zum Feldisolierfilm 2, der einem Grundmustergesetz folgt, ist ausnahmsweise ein Feldisolierfilm 2a unter einem Kontaktloch CH_fl vorgesehen, um die Versorgungsspannung V_cc an eine erste polykristalline Siliciumschicht 6 zu legen-. Es ist daher möglich, den 'Fehler zu vermeiden, dass die Aluminiumsiliciumlegierung, die entsprechend der Wechselwirkung zwischen der Aluminiumschicht und der polykristallinen Siliciumschicht in der Nähe des Kontaktloches CH- gebildet wird, durch den Isolierfilm unter dem Kontaktloch CH_Q hindurchdringt und in uner-

wünschter Weise die Oberfläche des Halbleitersubstrates 1 erreicht.

Die erste polykristalline Siciliumschicht 6, die als eine der Elektroden des Speicherkondensators C_c in jeder Speicherzelle M-CEL dient, wird mit dem in Fig. 6 dargestellten Grundmuster auf dem Feldisolierfilm 2 und einem Gateisolierfilm 3 ausgebildet.

Weiterhin erstrecken sich die Wortleitungen die aus einer zweiten polykristallinen Siliciumschicht 8 gebildet ßind, über der ersten polykristallinen Silicium^ schicht 6 in vertikaler Richtung, gesehen in Fig. 4A.

Darüberhinaus verläuft eine Energieversorgungsleitung V__ _T zum Liefern der Versorgungsspannung V^-, zur polykristallinien Siliciumschicht 6 als einer Elektrode des Speicherkondensators C_c in horizontaler Richtung/ gesehen in Fig. 4A, " · ·

Andererseits verlaufen die Schexndatenlextungen

_1-1 und die Datenleitungen DL_1-1, DL_1-1, die aus einer Aluminiumschicht 10 gebildet sind, im wesentlichen parallel zur Energieversorgungsleitung ^v _cc_t' ^w^^e ^es ^- Fig. 4A dargestellt"ist. Die Scheindatenleitung DDL_1-1 ist mit der Drainzone des MISFET Q in der Speicherzelle M-CEL über ein Kontaktloch CH₁ verbunden, während die Scheindatenleitung DDL_1-1 mit der Drainzone des MISFET Q in ' einer anderen Speicherzelle M-CEL über ein Kontaktloch CH_ verbunden ist. Darüberhinaus verläuft jede Datenleitung DL_1-1, ⁰L_1-1 in Fig. 4A in horizontaler Richtung ähnlich wie die Scheindatenleitungen DDL_1-1, DDL_1-1 und ist jede Datenleitung DL_1-1, DL_1-1 mit der Drainzone des MISFET Q in einer Speicherzelle über ein Kontaktloch an einem gegebenen Teil verbunden.

Die in Fig. 4A dargestellte Scheinspeicherzelle D-CEL wird in der folgenden Weise ausgebildet.

Der Feldisolierfilm· 2 wird an einem Teil der Oberfläche des Halbleitersubstrates 1 ausgebildet, während der Gateisolierfilm 3 am anderen Teil der Oberfläche des Halbleitersubstrates 1 ausgebildet wird.

Auf dem Feldisolierfilm 2 erstrecken sich erste polykristalline Siciliumschichten 15a, 15b voneinander getrennt in vertikaler Richtung, gesehen in Fig. 4A. Die Breite jeder der ersten polykristallinen Siciliumschichten 15a, 15b ist ausserordentlich wichtig zur Bestimmung des Kapazitätswertes des Kondensators C^₃ in jeder Scheinspeicherzelle D-CEL. Ein

N leitender Halbleiterbereich 14 ist zwischen den ersten polykristallinen Siliciumschichten 15a und 15b angeordnet und dient als Masseleitung, die für die Scheinspeicherzellen D-CEL gemeinsam ist.
'■■■■'

Die Scheinwortleitung DWL_1-1, die aus einer zweiten polykristallinen Siliciumschicht gebildet ist, verläuft darüberhinaus über derersten polykristallinen Siliciumschicht 15a. Die Scheinwortleitung DWL..-" bildet die Gateelektrode eines MISFET Q_Q1 jeder Scheinspeicherzelle D-CEL. Andererseits ist eine Steuersignälleitung 0, ,., die aus der zweiten polykristallinen Siliciumschicht gebildet ist, um das Entladesteuersignal 0, anzulegen, wie es in Fig. 2B dargestellt ist, von der Scheinwortleitung DWL_1-1 getrennt und parallel dazu vorgesehen. Die Steuersignalleitung 0j_c_ti bildet die Gateelektrode eines MISFET Q₀₂ in jeder Scheinspeicherzelle D-CEL.

In ähnlicher Weise verlaufen eine Scheinwortleitung ₁ und eine Steuersignalleitung 0_dc__L2 parallel zur Scheinwortleitung DWL₁ _Λ und der Steuersignalleitung 0, _T1.

I — I UC~ Li I

Darüberhinaus gehen Scheiridatenleitungen DDL_1-1, und Datenleitungen DL_1-1, DL_1-1 von der Speicheranordnung M-ARY aus, wie· es in Fig. 4A dargestellt ist. Die Scheindatenleitung DDL_1-1 ist mit der Drainzone des MISFET Q₁ einer Scheinspeicherzelle D-CEL über ein Kontaktloch CEU verbunden und in ähnlicher Weise ist die Datenleitung DL_1-1 mit der Drainzone des MISFET Q_D1 in einer anderen Scheinspeicherzelle D-CEL über ein Kontaktloch CH₄ verbunden.

Fig. "7 zeigt eine Schnittansicht des IC-Aufbaues längs einer Linie X-i~X-i des oben beschriebenen Layout-Musters.

_ 3,3. -

Fig. 4B zeigt ein Layout-Muster eines Teils einer peripheren Schaltung, beispielsweise des Leseverstärkers SA₁ und des Scheinleseverstärkers DSA₁, die in Fig. 2B dargestellt sind.
5

In Fig. 4B sind ein aktiver Regenerierungsteil AR und ein Datenleitungsvorladeschaltungsteil PC dargestellt.

Der aktive Regenerierungsteil AR hat zwei aktive Regenerierungsschaltungen AR₁, die in Fig. 2B dargestellt sind. D.h. mit anderen Worten, dass eine aktive Regenerierungsschaltung auf einer Seite eines Pfeiles A in Fig. 4B ausgebildet ist, während die andere aktive Regenerierungsschaltung auf der Seite eines Pfeiles B gebildet ist. Im aktiven Regenerierungsteil AR .sind aktive Regenerierungssteuersignalleitungen 0^„ _T , 0 _T und eine Energiever-

rg—jj rs—Xj

sorgungsleitung V„„ _T ,die beiden aktiven Regenerierungs-

L.L.—Jj

schaltungen gemeinsam ist, angeordnet, wie es in Fig. 4B dargestellt ist.
20

Der Vorladeschaltungsteil PC hat zwei Datenleitungsvorladeschaltungen, die den zwei aktiven Regenerierungsschal-r tungen entsprechend angeordnet sind. Im Vorladeschaltungsteil PC verlaufen eine Potentialleitung V₇... _T , eine Vor-

IJIr^-" Jj ladesteuerSignalleitung 0^₀ _ und Scheindatenleitungen

JrC-Jj ______

_-1 sowie Datenleitungen DL_1-1, DL-_^ zur -

Speicheranordnung M-ARY in Fig. 4A, wie es in Fig. 4B dargestellt ist.

Die MISFETs Q_g-J-Qg₇ und die Kondensatoren C_ß11, C_ß12 in Fig. 2B sind in der in Fig. 4B dargestellten Weise ausge bildet und angeordnet1

Fig.. 7 zeigt Schnittansichten des IC-Aufbaues längs der Linien X₃-X₃, ^X3~^xo i^m Layout-Muster jeweils .

- 34 -

Fig. 4C zeigt ein Layout-Muster der Speicheranordnung M-ARY und der Scheinspeicheranordnung D-ARY gernäss des in Fig. 2D und Fig. 2E dargestellten Beispiels.

Das Grundlayout bei diesem Beispiel ist dasselbe wie es in Fig. 4A dargestellt ist. Bei dem in Fig. 2D und Fig. 2E dargestellten Beispiel ist jedoch die Datenleitung DL_1-1 in der zweiten Zeile angeordnet, da die Scheindatenleitung DDL_1-1 von einer einzigen Scheindaten-. leitung gebildet wird.

Fig. 4D zeigt ein Layout-Muster eines Teils einer peripheren Schaltung, beispielsweise des Scheinleseverstärkers DSA' und des Leseverstärkers SA₁, die in Fig. 2E dargestellt sind.

Da bei diesem Beispiel die Scheindatenleitung von einer einzigen Leitung ähnlich wie die Scheindatenleitung DDL_1-1 gebildet ist, sind der Vorladeschaltungsteil PC des Scheinleseverstärkers DSA¹.. verkleinert, so dass der dadurch eingenommene Flächenbereich verglichen mit dem in Fig. 4B dargestellten Layout oder dem in derselben Figur dargestellten Leseverstärker SA₁ kleiner ist. Mit dieser Ausnahme ist das Layout grundsätzlich ähnlich dem in Fig. 4B dargestellten Layout.

Bei dem oben beschriebenen bevorzugten Ausführungsbeispiel der Erfindung können die zusammengesetzten parasitären Kapazitäten zwischen den Datenleitungen aller Datenleitungen einander gleich, d.h. gleich 2C,, gemacht werden, da die Scheindatenleitungen ausserhalb der äussersten

. Datenieitungen DL₁ _Λ, DL₁ jeweils vorgesehen sind.

ι — ι ι —η

Die Kopplungsstörungen von einer Wortleitung und einer Scheinwortleitung und die Kopplungsstörungen, die aus 35

der Schwankung in der Substratvorspannung -V__B resultieren, werden daher in gleichem Masse in den Leitungen erzeugt, die ein Datenleitungspaar DL_1-1, DL_1-1 bilden, so dass sie mittels eines Dif
drückt werden können.

sie mittels eines Differentialleseverstärkerö SA₁ unter-

Da somit der kleine Spannungsunterschied, der am Leseverstärker SA₁ liegt, nicht durch die Kopplungsstörungen beeinflusst wird, .ist es möglich, eine Fehlfunktion des . \ Leseverstärkers SA₁ zu verhindern und den Eingangspegel- : störabstand zu erhöhen.

Bei einer Vergrösserung der Speicherkapazität, beispielsweise auf 1 M Bit , verhindert darüberhinaus die Anwendung der erfindungsgemässen Ausbildung das Auftreten der oben beschriebenen nachteiligen Einflüsse, selbst wenn der Abstand zwischen benachbarten Datenleitungen so klein wie möglich gemacht wird und der Kapazitätswert der parasitären Kapazität C,, zwischen Datenleitungen vergrössertiwird. Dementsprechend ist der technische Grundgedanke gemäss der Erfindung für eine Speicheranordnung mit hoher Dichte, d.h. zum Vergrössern der Speicherkapazität unabdingbar.

Die vorliegende Erfindung ist nicht auf das oben beschriebene bevorzugte Ausführungsbeispiel beschränkt.

Die Ausbildung der Speicheranordnung kann neben dem.oben' beschriebenen zweiteiligen 2-Mat-System in einer Vielzahl verschiedener Formen, beispielsweise in Form eines 8-teiligen 8-Mat-Systems abgewandelt werden, bei dem der Speicher mit etwa 64 K Bit in 8 Speicheranordnungen M-ARY_1-8 unterteilt ist, von denen jede eine Speicherkapazität von 128 Zeilen χ 54 Spalten = 8192 Bit (8 K Bit) hat.

Die parasitäre Kapazität C₀ der Scheindatenleitung kann darüberhinaus durch eine Kapazitätseinrichtung ersetzt werden, die den oben beschriebenen Speicherzellen,, der Scheinspeicherzelle und dem Scheinleseverstärker äquivalent ist.

Die erfindungsgemässe.Ausbildung kann bei einem dynamischen RAM-Speicher angewandt werden, der RedundanzSpeicherzellen hat. Die RedundanzSpeicherzellen sind beispielsweise mit

1.0 jeder Leitung eines· zusätzlichen Datenleitungspaares verbunden. Das Leitungsleitungspaar ist weiterhin mit Scheinspeicherzellen und einem Leseverstärker verbunden. Folglich sind die Redundanzspeicherzellen, das zusätzliche Datenleitungspaar, die Scheinspeicherzellen und der Lesever-.stärker ähnlich wie beispielsweise das Datenleitungspaar

_₁ in Fig. 2A und die Speicherzellen, die Schein-

speicherzellen und der Leseverstärker SA₁ angeordnet, die damit verbunden sind. Das zusätzliche Datenleitungspaar und die ähnlichen weiteren Einrichtungen sind an einem Endabschnitt der Speicheranordnung beispielsweise angeordnet. Das zusätzliche DatenIeitungspaar ist mit den gemeinsamen Datenleitungen CDL₁, CDL₁ über Redundanzspaltenschalt-MISFETs verbunden, die ähnlich den Spaltenschalt-MISFETs Q₁₁, Q₁₁ in Fig. 2A ausgebildet und angeordnet sind. Ein Redundanzadressendekodierer ist für die Schaltsteuerung der Redundanzspaltenschalt-MISFETs vorgesehen. Wenn daher ein Datenleitungspaar mit einer fehlerhaften Speicherzelle" verbunden ist oder ein fehlerhaftes Datenleitungspaar vorhanden ist, wird das Datenleitungspaar durch das zusätzliche Datenleitungspaar ersetzt. D.h. mit anderen Worten, dass dann, wenn ein Adressensignal das fehlerhafte Datenleitungspaar wiedergibt, auf das zusätzliche Datenleitungspaar zugegriffen wird.

--37 -

Wenn das zusätzliche Datenleitungspaar an einem Endabschnitt der Speicheranordnung angeordnet ist, besteht die Möglichkeit, dass nicht ausgeglichene Kopplungs-, störungen an den Leitungen liegen, die das zusätzliche Datenleitungspaar jeweils, bilden. Scheindatenleitungen und Scheinleseverstärker, die ähnlich wie bei den oben beschriebenen Ausführungsbeispielen angeordnet sind, können dazu vorgesehen sein, die Kopplungsstörungen miteinander auszugleichen.

Darüberhinaus ist es dann, wenn mehrere zusätzliche Datenleitungspaare, beispielsweise eine Vielzahl von Datenleitungspaaren zum Beheben von Fehlern vorgesehen sind, möglich, eine solche Anordnung zu wählen, dass ein anderes zusätzliches Datenleitungspaar als das zusätzliche Datenleitungspaar, das an den äussersten Enden der Speicheranordnung jeweils vorgesehen ist, vorzugsweise gewählt wird, um ein fehlerhaftes Datenleitungspaar zu ersetzen. In diesem Fall hat jedes Datenleitungspaar, das sich an den äussersten Enden der Speicheranordnung jeweils befindet, eine Funktion, die ähnlich.der der Scheindatenleitungen bei den oben beschriebenen Beispielen ist, wenn es nicht ein fehlerhaftes Datenleitungspaar durch eine Adressenänderung zum Beheben von Fehlern ersetzt.

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Claims

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WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22

HITACHI, LTD. und

HITACHI MICROCOMPUTER ENGINEERING LTD.

DEA-25·872 22. Dezember 1982

PATENTANSPRÜCHE

(J .J Integrierte dynamische Speicherschaltungsvorrichtung mit direktem Zugriff und Doppelbitleitungsanordnung, gekennzeichnet durch eine Speicheranordnung (M-ARY) mit einer Vielzahl von Datenleitungspaaren (DL₁ _..-

DL₁ ), die auf einem Halbleitersubstrat ausgebildet ι —η

sind, einer Vielzahl von Speicherzellen (M-CEL), die mit dem entsprechenden Leitungspaar der Vielzahl der Datenleitungspaare (DL_1-1-DL_1- ) verbunden sind,und einer Vielzahl von Wortleitungen (WL_1-1-WL_1- ) ■, von denen jede mit der entsprechenden Speicherzelle der Vielzahl der Speicherzellen (M-CEL) verbunden ist, und einer zusätzlichen Datenleitung (DDL_1-1, DDL_1-2), die auf dem Halbleitersubstrat so ausgebildet ist, dass sie" nahe an dem und parallel zu dem Datenleitungspaar (DL_1-1 , Dl7~T, DL. , DL~~~) aus der . Vielzahl von Datenleitungspaaren (DL₁ .,-DL.. ) verläuft,

ι — ι ι —η

die sich am Ende der Speicheranordnung (M-ARY) befinden, um dadurch den Unterschied zwischen den Streukapazitäten, die mit den Leitungen verbunden sind, die dieses Datenleitungspaar (DL,., DL_1-1, DL.,, DL. j bilden, das sich am Ende der Speicheranordnung (M-ARY) jeweils befindet, herabzusetzen.
2. Speicherschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet , dass die zusätzliche Dätenleitung (DDL_1-1, DDL_1-2) von derselben Verdrahtungsschicht wie die Vielzahl von Datenleitungspaaren (DL₁--DL_1-n) gebildet ist.
3. Speicherschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet , dass jede der Vielzahl von Wortleitungen (WL_1-1-WL_1- )jedes der Vielzahl von Datenleitungspaaren (DL₁ ^^-DL₁ ) und die zusätzliche'

ι — ι ι —η

Datenleitung:· (DDL₁ _Λ, DDL_{1 o}) kreuzt.
4. Speicherschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet , dass die zusätzliche Datenleitung (DDL_1-1 , DDL_1--) mit einem Anschluss der .entsprechenden Speicherzelle der Vielzahl von Speicherzellen (M-CEL) verbunden ist, deren anderer Anschluss mit der entsprechenden Leitung der Vielzahl von Wortleitungen (WL_1-1-WL_1- ) verbunden ist.
5. Speicherschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet , dass der Abstand zwi- sehen der zusätzlichen Datenleitung (DDL_1-1, DDL_1-2)und der Datenleitung (DL_1-1, DL. ), die sich am Endabschnitt der Speicheranordnung (M-ARY) befindet, im wesentlichen gleich -dem Abstand zwischen den Datenleitungen (DL_1-1-DL_1-) ist, die eines der Vielzahl von Datenleitungspaaren bilden.
6. Speicherschaltungsvorrichtung nach Anspruch 1, dadurch gekennze ichnet , dass die zusätzliche Datenleitung (DDL_1-1, DDL_1-2) mit Schaltungsbauelementen verbunden ist, die im wesentlichen den Bauelementen äguivalent sind, die mit jeder Datenleitung (DL_1-1-DL_1- ) der Vielzahl von Datenleitungspaaren verbunden sind, um es dadurch zu ermöglichen, dass die parasitäre Kapazität, die mit der zusätzlichen Datenleitung (DDL_1-1, DDL_-2) verbunden ist, im wesentlichen gleich der ist, die mit jeder Datenleitung (DL_1-1-DL₁ ) der Vielzahl von Datenleitungspaaren verbunden ist.
7. Speicherschaltungsvorrichtung nach Anspruch 6, dadurch gekennzeichnet , dass die Schaltungsbau- · elemente, die mit der zusätzlichen Datenleitung (DDL_1-1, DDL_1-~) verbunden sind, Schaltungsbaueleraente, die denjenigen Bauelementen äquivalent sind, die einen Leseverstärker (SA₁-SA ) bilden, der mit jedem der Vielzahl von

" Datenleitungspaaren (DL₁^₁-DL_1- ) verbunden ist, und einen Transistor (Q₁ , q7~~, Q₂, Q₂ ) einschliessen, der demjenigen Transistor äquivalent ist, der einen Spaltenschalter bildet, um eine Datenleitung aus der Vielzahl von Datenleitungspaaren (DL_1-1-DL_1- ) auszuwählen.
8. Speicherschaltungsvorrichtung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet , dass die zusätzliche Datenleitung: ein zusätzliches Datenleitungspaar (DDL_1-1, DDL_1-1 , DDL_1-2, DDL_1-2 ) ist, das auf dem Halbleitersubstrat so ausgebildet ist, dass es nebeneinander sowie parallel zueinander verläuft.
9. . Speicherschaltungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet , dass der Abstand zwischen den zusätzlichen Datenleitungen, die das zusätzliche 35

Datenleitungspaar (DDL_1-1/ DDL_1-1, DDL_1-2* DDL_1-2) bilden, im wesentlichen gleich dem Abstand zwischen den Datenleitungen (DL_1-1-DL_1- ) ist, die jedes der Vielzahl von Datenleitungspaaren bilden,und dass der Abstand zwischen der Datenleitung (DL_1-1, DL. ), die sich am Endabschnitt der Speicheranordnung (M-ARY) befindet, und der einen daneben angeordneten Leitung der zusätzlichen Datenleitungen, die das zusätzliche Datenleitungspaar (DDL_1-1, DDL_1-1, DDL_1-2 DDL_1-2) bilden, im wesentlichen gleich dem zwischen benachbarten Leitungspaaren der Vielzahl der Datenleitungspaare (DL_1-1-DL. ) ist.·
10. Speicherschaltungsvorrichtung nach Anspruch 9, dadurch gekennzeichnet , dass jede der zusätzliehen Dätenleitungen, die das zusätzliche Datenleitungspaar (DDL_1-1, DDL.', DDL_1-2, DDL_1-2) bilden, mit Schaltungsbauelementen verbunden ist, die im wesentlichen denjenigen Bauelementen äquivalent sind, die mit jeder Daten-

lei'tung (DL₁ ^^-DL₁ ) der Vielzahl von Dätenleitungspaaren ι — ι ι —η

verbunden sind, um es dadurch zu ermöglichen, dass die parasitäre Kapazität, die mit jeder zusätzlichen Datenleitung (DDL_1-1, DDL_1-1, DDL_1-2, DDL_1-2) verbunden ist, die das zusätzliche Datenleitungspaar bilden,im wesentlichen gleich der parasitären Kapazität ist, die mit jeder Datenleitung (DL_1-1-DL₁__n) der Vielzahl von Datenleitungspaaren verbunden ist. ■ ■■ - - -
11. Integrierte dynamische Speicherschaltungsyorrichtung mit direktem Zugriff, gekennzeichnet 0 durch eine Speicheranordnung (M-ARY) mit einer Vielzahl von Datenleitungen (DL_1-1-DL_1- ), einer Vielzahl von Speicherzellen (M-CEL), die mit der entsprechenden Leitung der , Vielzahl von Datenleitungen (DL_1-1-DL_1- ) verbunden sind, und mit einer Vielzahl von Wortleitungen (WL₁ .,-WL₁ ) , von denen

ι — ι ι —m /

— 5 —

jede mit der entsprechenden einen Speicherzelle der Vielzahl von Speicherzellen (M-CEL) verbunden ist, und eine Wählschaitung (R-DCR, C-DCR) zum Auswählen irgendeiner Datenleitung aus der Vielzahl von Datenleitungen (DL_1-1-DL₁__) mit der Ausnahme der Datenleitungen (DL_1-1.

DL₁ ), die an den Endabschnitten der Speicheranordnung ι —η

(M-ARY) jeweils angeordnet sind, um dadurch im wesentlichen die Auswahl der Datenleitungen (DL_1-1, DL.,) zu verhindern, die an den Endabschnitten der Speicheranordnung (M-ARY) jeweils.angeordnet sind.