DE68917187T2 - Zellenmusteranordnung einer Halbleiterspeichereinrichtung. - Google Patents

Description

• Die Erfindung betrifft eine Halbleiter-Speichereinrichtung, um ein Auslesepotential von einer Speicherzelle mit einem Auslesepotential (Referenzpotential) von einer Blindzelle (im folgenden als Dummy-Zelle bezeichnet) zu vergleichen und um die Differenz dazwischen zu verstärken und insbesondere ein Zellenanordnungs-Musterlayout der Halbleiter- Speichereinrichtung.
• In einem durch ultraviolettes Licht löschbaren und programmierbaren Nur-Lese-Speicher (EPROM), wird ein von einer gewählten Speicherzelle ausgelesenes Potential mit einem von einer Dummy-Zelle ausgelesenen Potential (Referenzpotential) verglichen, um zu bestimmen, ob der gespeicherte Datenwert "1" oder "0" ist. Ein zur Datenbestimmung verwendeter Schaltenabschnitt ist aufgebaut wie schematisch in Figur 1 gezeigt. Datenspeichernde Speicherzellen MC sind in einer Matrixform mit m Zeilen x n Spalten angeordnet (nur eine der Speicherzellen MC ist in Figur 1 als ein Beispiel gezeigt). Eine der in Wortleitungen WL wird mittels eines (nicht dargestellten) Zeilendekoders ausgewählt und eine der n Bitleitungen BL wird mittels eines Sapltenwählers CS ausgewählt. In dieser Weise wird eine der Speicherzellen MC, deren Steuergate mit einer ausgewählten Wortleitung verbunden ist und deren Drain mit einer ausgewählten Bitleitung B11 verbunden ist, ausgewählt. Die in einer Matrixform angeordneten Speicherzellen MC sind über den Spaltenwähler CS mit einer Bias-Schaltung/Last-Schaltung 21 verbunden. Das Potential der Bitleitung BL, welches durch das Auslesen von einer gewählten Speicherzelle MC verändert worden ist, wird mittels der Bias-Schaltung/Last-Schaltung 21 auf einen vorgegebenen Pegel eingestellt. Das somit eingestellte Potential VS wird an einen (Vergleichs- Eingangsanschluß) der Eingangsanschlüsse des Differenzverstärkers 22 geführt, welcher an dem anderen Eingangsanschluß (Referenz-Eingangsanschluß) eine Referenzspannung VR von der Schaltung auf der Seite der Dummy-Zelle empfängt. Die Schaltung auf der Seite der Dummy- Zelle ist im wesentlichen in der symmetrischen Beziehung zu einem Schaltungsabschnitt ausgebildet, welcher sich hinsichtlich des Schaltungsaufbaus von der datenspeichernden Speicherzelle MC bis zum Vergleichs-Eingangsanschluß des Differenzverstärkers 22 erstreckt. Die Schaltung auf der Seite der Dummy-Zelle umfaßt eine Dummy-Zelle DMC, eine Dummy-Bitleitung DBL, einen zum Spaltenwähler äquivalenten Transistor DCS, eine Bias-Schaltung/Last-Schaltung 23 und eine Referenzleitung (Referenzpotentialleitung) RL. Die Schaltung auf der Seite der Dummy-Zelle liefert ein Referenzpotential VR, welches auf einen Zwischenpotentialpegel zwischen den oberen und unteren Pegeln des Potentials einer Leseleitung SL eingestellt ist, welches sich gemäß der in der Speicherzelle MC gespeicherten Daten "0" oder "1" verändert. Der Differenzverstärker 22 bestimmt den Datenwert "1" oder "0", indem er erfaßt, ob ein Potential VS der Leseleitung SL größer ist als ein Potential VR der Referenzleitung RL. Zur Vereinfachung der folgenden Erläuterung wird ein Abschnitt mit dem Differenzverstärker 22, ein Satz einer Leseleitung SL und eine Referenzleitung RL und ein Paar von Bias-Schaltungen/Last-Schaltungen 21 und 23 als Leseverstärker SA bezeichnet.
• Um einen Ausgang zu erhalten, der auch in einer Schaltung mit Transistor-Transistor-Logik (TTL) verwendet werden kann, wird in dem EPROM ein Ausgangspuffer mit einer relativ großen Stromsteuerungsmöglichkeit verwendet. Wenn der Ausgangspuffer mit der relativ großen Stromsteuerungsfähigkeit betrieben wird (in dem Daten-Ausgangsmodus), schwankt das Potential der Energiequellen-Leitung in dem Chip, das heißt Rauschen tritt auf. Im Stand der Technik wurde zur Rauschunterdrückung ein Verfahren vorgeschlagen, bei dem die Energiequellen-Leitungen getrennt von dem Ausgangspuffer und der internen Schaltung angeordnet werden. Jedoch kann das Rauschen nur durch die Trennung der Energiequellen-Leitungen nicht ausreichend unterdrückt werden. Das Auftreten des Rauschens in den Energiequellen-Leitungen bewirkt eine Schwankung des Potentials jedes Knotenpunktes in der internen Schaltung, die über die Energiequellen-Leitung mit der Energiequellen- Spannung versorgt wird. Infolgedessen schwanken auch die Potentiale der Bitleitung BL, der Dummy-Bitleitung DBL, der Leseleitung SL und der Referenzleitung RL.
• Wenn beispielsweise das Potential VS der mit dem Eingangsanschluß des Differenzverstärkers 22 verbundenen Leseleitung SL und das Potential VR der Referenzleitung RL synchron zueinander schwanken, wie in Figuren 2A und 2B dargestellt, dann wird die Potentialpegelbeziehung zwischen den Potentialen VS und VR nicht fehlerhaft umgekehrt. Deshalb kann eine Bestimmung des Datenwerts "1" oder "0" korrekt durchgeführt werden. Falls sich die Perioden von Schwankungen in den Potentialen VS und VR jedoch voneinander unterscheiden, wie beispielsweise in Figur 2C gezeigt, dann wird die Potentialpegelbeziehung zwischen den Potentialen VS und VR in der in Figur 2C gezeigten Periode ΔT fehlerhaft umgekehrt. Infolgedessen wird ein gespeicherter Datenwert von "1" oder "0" fehlerhaft bestimmt und ein invertierter Datenwert des tatsächlichen Datenwerts wird ausgegeben. Um einen derartigen fehlerhaften Betrieb zu verhindern, können die Potentiale VS und VR eingestellt werden, so daß sie mit der gleichen Periode schwanken wie in Figuren 2A und 2B gezeigt. Diesbezüglich ist es erforderlich, die zu der Bitleitung BL und der Dummy-Bitleitung DBL gehörenden Kapazitäten (einschließlich der parasitären Kapazitäten) gleich zueinander einzustellen und die Kapazität auf der Seite des Vergleichs-Eingangsanschlusses (auf der Seite der Leseleitung SL) des Differenzverstärkers 22 gleich zu derjenigen auf der Seite des Referenz-Eingangsanschlusses (auf der Seite der Referenzleitung RL) einzustellen.
• Jedoch steigt mit dem Anstieg der Integrationsdichte der Halbleiter-Speichereinrichtung die parasitäre Kapazität der datenspeichernden Speicherzelle MC an, wodurch die Bitleitungs-Lastkapazität ansteigt. Demzufolge ist es erforderlich, die Dummy-Bitleitungs-Lastkapazität zu erhöhen. Eine Hinzufügung einer derart großen Kapazität an die Dummy- Leitung verursacht einen beträchtlichen Zuwachs in der Musterfläche. Wenn die von der datenspeichernden Zelle verursachte Bitleitungs-Lastkapazität und die von der datenspeichernden Zelle verursachte Dummy-Bitleitungs- Lastkapazität im Ungleichgewicht sind, tritt in der Energiequellenleitung das Rauschen auf, wodurch ein fehlerhafter Betrieb wie voranstehend beschrieben verursacht wird.
• Die FR-A-2 600 808 beschreibt eine Halbleiter- Speichereinrichtung gemäß den Oberbegriffen der Patentansprüche 1 und 2.
• Die Zeitschrift Electronics International, Vol. 56, Nr. 4, Februar 1983 beschreibt auf den Seiten 89-93 einen nicht flüchtigen Halbleiterspeicher mit Speicherzellen, die aus Transistoren mit schwebendem Gate aufgebaut sind. Der Speicher ist mit einer Dummy-Bitleitung versehen, mit der Dummy-Zellen mit dem gleichen Aufbau wie die Speicherzellen verbunden sind. Ein Auslesen wird durchgeführt, indem die aus einer Speicherzelle und einer Dummy-Speicherzelle ausgelesenen Potentiale verglichen werden.
• Die EP-A-0 040 045 offenbart einen Nur-Lese-Speicher mit zwei unterschiedlichen Typen von Speicherzellen, wobei ein Typ einen MOS-Transistor und der andere Typ keinen MOS-Transistor umfaßt. Der letztere Typ von Speicherzelle besitzt einen transistorähnlichen Aufbau, bei dem eine dicke Oxyd- Einzelschicht vorgesehen ist, wobei diese Einzelschicht so dick ist, daß die Schwellspannung des "Transistors" auf einem bemerkenswert hohen Pegel gehalten wird, was zur Folge hat, daß im wesentlichen kein MOS-Transistor gebildet wird. Das Vorliegen eines MOS-Transistors in einer Zelle des ersten Typs stellt den Datenwert "1" dar, wohingegen das Fehlen eines MOS-Transistors in einer Zelle des zweiten Typs den Datenwert "0" darstellt.
• Das von der vorliegenden Erfindung zu lösende Problem besteht darin, eine Halbleiter-Speichereinrichtung gemäß der Oberbegriffe der nebengeordneten Ansprüche 1 und 2 zu entwickeln, derart daß die Bitleitung nicht beeinträchtigt wird, wenn die Wortleitung einer Dummy-Kapazitätszelle aktiviert wird.
• Gemäß der vorliegenden Erfindung wird dieses Problem durch eine Halbleiter-Speichereinrichtung gelöst, welche die Merkmale des nebengeordneten Anspruchs 1 oder des nebengeordneten Anspruchs 2 umfaßt. Kurz zusammengefaßt wird dies dadurch erreicht, daß die Dummy-Kapazitätszellen Schwebungsgate-Transistoren umfassen und, gemäß Anspruch 1, das Schwebungsgate auf einem dicken poly-geschichteten oder mehrschichtigen Oxyd aufweisen, dessen Dicke so groß ist, daß der Transistor niemals leitend wird, oder gemäß Anspruch 2 dadurch, daß ihre Sourcen in einem elektrisch schwebenden Zustand so eingestellt sind, daß die Verbindung zu einer Schwebungszustands-Bedingung vorgesehen wird, wenn der Transistor leitend wird.
• Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen 3 und 4 aufgeführt.
• Die Erfindung kann in vollerem Umfang aus der folgenden eingehenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen verstanden werden. In den Zeichnungen zeigen:
• Fig. 1 ein Blockschaltbild, welches schematisch eine Daten-Ausleseschaltung des herkömmlichen EPROM zeigt;
• Fig. 2A bis 2C Wellenformdiagramme, die die Potentiale der in Figur 1 gezeigten Leseleitung und der Dummy-Leseleitung zeigen, die gemäß einer Schwankung der Energiequellenspannung schwanken;
• Fig. 3 ein Schaltbild, welches den schematischen Aufbau eines EPROMs gemäß einer Ausführungsform dieser Erfindung zeigt;
• Fig. 4 ein Diagramm, welches die Anordnung der Speicherzelle, der Dummy-Zelle und der Dummy-Kapazitätszelle entsprechend der Dummy-Bitleitungs-Lastkapazität in dem EPROM aus Figur 3 zeigt;
• Fig. 5A eine Strukturdraufsicht eines Speicherzellentransistors in Figur 4;
• Fig. 5B eine Querschnittsansicht des Speicherzellentransistors entlang der Schnittlinie X-X' in Figur 5A;
• Fig. 6A eine Strukturdraufsicht der Dummy- Kapazitätszelle und der Dummy-Zelle in Figur 4;
• Fig. 6B eine Querschnittsansicht der Dummy- Kapazitätszelle und der Dummy-Zelle entlang einer Schnittlinie Y-Y' in Figur 6A;
• Fig. 7A eine Strukturdraufsicht der Speicherzelle, der Dummy-Zelle und der Dummy-Kapazitätszelle entsprechend der Dummy-Bitleitungs-Lastkapazität, die in Figur 4 gezeigt ist, um eine Halbleiter- Speichereinrichtung gemäß einer zweiten Ausführungsform dieser Erfindung zu erläutern;
• Fig. 7B eine Querschnittsansicht der Dummy- Kapazitätszelle und der Dummy-Zelle entlang einer Schnittlinie Z-Z' der Figur 7A; und
• Fig. 8 ein Diagramm, welches eine andere Anordnung der Speicherzelle, der Dummy- Zelle und der Dummy-Kapazitätszelle gemäß der Dummy-Bitleitungs-Lastkapazität in dem EPROM aus Figur 3 zeigt.
• Figur 3 zeigt den Signalpfad von Speicherzellen MC zum Leseverstärker SA und den Signalpfad von der Dummy-Zelle DMC zum Leseverstärker SA in einer Halbleiter-Speichereinrichtung (EPROM) gemäß einer Ausführungsform der Erfindung. In der Schaltung aus Figur 3 weist der Spaltenwähler CS eine zweistufige Baumstruktur auf. Der Leseverstärker SA umfaßt Bias-Schaltungen/Last-Schaltungen 21 und 23 und einen Differenzverstärker 22. Der Eingangsknotenpunkt N1 des Leseverstärkers SA ist mit den Drains von x Spaltenwähler- MOS-Transistoren T1 bis Tx der ersten Stufe verbunden, und die Sourcen der Transistoren T1 bis Tx sind jeweils mit den Drains von Spaltenwähl-MOS-Transistoren TA1 bis TAm der zweiten Stufe verbunden. Die mit den Sourcen der Transistoren TA1 bis TAm verbundene Bitleitung BL ist mit den Drains einer Vielzahl von Speicherzellen (MOS-Transistoren mit Schwebungsgate) MC verbunden. Einer der Transistoren T1 bis Tx der ersten Stufe oder der Transistor Ti (i = 1 bis x) wird durch den Ausgang eines (nicht dargestellten) Spaltenwähldekoders ausgewählt und in einen leitenden Zustand gebracht. Wenn zu dieser Zeit einer der Transistoren TA1 bis TAm der zweiten Stufe oder der Transistor TAj (j = 1 bis m), welcher mit der Source (Knotenpunkt N2) des gewählten Transistors Ti verbunden ist, durch den Ausgang des Spaltendekoders gewählt und in den leitenden Zustand gebracht wird, werden die mit der Source (Knotenpunkt N3) des gewählten Transistors TAj über die Bitleitung BL verbunden Speicherzellen MC gewählt. Gleichzeitig wird die Wortleitung WL durch den Ausgang eines (nicht dargestellten) Zeilendekoders selektiv angesteuert, um eine der mit der gewählten Bitleitung BL verbundenen Speicherzellen MC auszuwählen. In diesem Fall gehören die Diffusionskapazität der Drain und Source und die Gatekapazität des Kanalabschnitts des Spaltenwähl-MOS-Transistors Ti der ersten Stufe, welcher in dem leitenden Zustand eingestellt ist, zu dem Eingangsknotenpunkt N1. Ferner gehören auch die Diffusionskapazität der Drain und die Kapazität zwischen der Drain und dem Gate jedes der (x-1) Spaltenwähl-MOS- Transistoren, die in den nicht leitenden Zustand eingestellt ist, zu dem Knotenpunkt N1. Wie in dem Knotenpunkt N1 gehören die Kapazität des Transistors TAj, welcher in den leitenden Zustand eingestellt ist und die Kapazität der (m-1) Transistoren, die in einem nicht leitenden Zustand eingestellt ist, zu dem Knotenpunkt N2. Ferner gehört die Diffusionkapazität der Drain und Source und die Gatekapazität des Kanalabschnitts einer Speicherzelle MC, welche durch Auswahl einer der Wortleitungen WL in den leitenden Zustand gebracht worden ist, zu dem Knotenpunkt N3 (oder Bitleitung BL). Zusätzlich gehöhren auch die Diffusionskapazität der Drain und die Kapazität zwischen der Drain und dem Gate jeder der nicht gewählten Zellen zu dem Knotenpunkt N3. Da in diesem Fall die Anzahl von Speicherzellen MC, die mit einer Bitleitung BL verbunden sind, mit einem Anstieg der Integrationsdichte der Speicherzelle ansteigt, steigt die durch die nicht gewählten Zellen verursachte Lastkapazität an.
• Es ist erforderlich, eine Kapazität, die dem Signalpfad auf der Seite der Dummy-Bitleitung DBL zugeordnet ist, im wesentlichen gleich zu derjenigen einzustellen, die dem Signalpfad auf der Seite der Bitleitung BL zugeordnet ist, so daß den zwei Eingangsknotenpunkten N1 und DN1 des Leseverstärkers SA im wesentlichen die gleichen Kapazitäten zugeordnet sind. Um diese Anforderung zu erfüllen, ist der dem Spaltenwähler äquivalente Transistor DCS aus einer zweistufigen Struktur aufgebaut. Das heißt, die erste Stufe des Transistors DCS umfaßt den MOS-Transistor DTx, welcher normalerweise in dem leitenden Zustand eingestellt ist, und eine Kapazität C1 entsprechend der Drain-Diffusionskapazität und der Kapazität zwischen der Drain und dem Gate der (x-1) Transistoren, die in den nicht leitenden Zustand gebracht sind. Die Source des Transistors DTx ist mit dem MOS- Transistor DTm, der normalerweise in den leitenden Zustand eingestellt ist, und einer Kapazität C2 entsprechend der Drain-Diffusionskapazität und der Kapazität zwischen der Drain und dem Gate der (x-1) Transistoren, die in den nicht leitenden Zustand eingestellt sind, verbunden. Ferner ist eine mit der Source des in den leitenden Zustand eingestellten Transistors DTm verbundene Dummy-Bitleitung DBL mit einem MOS-Transistor DMC und einer Kapazität C3 verbunden, die der Drain-Diffusionskapazität und der Kapazität zwischen der Drain und dem Gate der Transistoren, die mit der Bitleitung BL verbunden und in den nicht leitenden Zustand eingestellt sind, entspricht.
• In Figur 4 ist die Anordnung der Speicherzellen MC, der Dummy-Zelle DMC und der Dummy-Kapazitätszellen DC, die jeweils der Lastkapazität C3 der in Figur 3 gezeigten Dummy- Bitleitung entsprechen, dargestellt. Die Speicherzellenanordnung MCA ist aus Zellen gebildet, die in einer Matrixform mit (m+1) Zeilen x (n+1) Spalten angeordnet sind. Die Zellen der in Zeilen x n Spalten in der Speicherzellenanordnung MCA werden als datenspeichernde Speicherzellen MC verwendet. Eine in einer Überschneidungsposition der (m+1)-ten Zeile und der (n+1)-ten Spalte angeordnete Zelle wird als Dummy-Zelle DMC verwendet. Ferner werden Zellen, die an Überschneidungspositionen der ersten bis m-ten Zeilen und der (n+1)-ten Spalte angeordnet sind, als Dummy-Kapazitätszellen (entsprechend der Kapazität C3 in Figur 3) verwendet und Zellen C, die an Überschneidungspositionen der (m+1)-ten Zeile und der ersten bis n-ten Spalten angeordnet sind, werden für den Schaltungsbetrieb nicht verwendet.
• Die Zellen C werden verwendet, um in der Strukturanordnung der Speicherzellenanordnung MCA die Symmetrie und Regelmäßigkeit zu erzielen.
• Mit dem obigen Schaltungslayout können die Dummy-Zelle DMC und die Dummy-Kapazitätszellen DC zusammen mit einer Gruppe von datenspeichernden Speicherzellen MC in der Speicherzellenanordnung MCA gebildet werden. Deshalb ist es möglich, die Lastkapazität der Dummy-Bitleitung DBL und diejenige der Bit leitungen BL im wesentlichen gleich zueinander einzustellen, ohne die strukturfläche wesentlich zu erhöhen.
• Die Figuren 5A und 5B zeigen den Strukturaufbau der Speicherzelle MC aus Figur 4. Figur 5A ist eine Strukturdraufsicht und Figur 5B ist eine Querschnittsansicht entlang der Schnittlinie X-X' in Figur 5A. Ein n+-Typ Drain- Diffusionsbereich 11 und ein Source-Diffusionsbereich 12 sind in dem Oberflächengebiet eines p-Typ-Halbleitersubstrats 10 gebildet. Der Source-Diffusionsbereich 12 ist mit Masse verbunden. Ein erster Gateisolationsfilm 15 ist auf dem Kanalbereich zwischen einem Drain-Diffusionsbereich 11 und einem Source-Diffusionsbereich 12 gebildet. Ein Schwebungsgate 16 ist auf dem ersten Gateisolationsfilm 15 gebildet und ein Steuergate 18 (Wortleitung WL) ist auf einem zweiten Gateisolationsfilm 17 gebildet, der wiederum auf dem Schwebungsgate 16 gebildet ist. Ein Zwischenschicht- Isolationsfilm 19 ist auf der gesamten Oberfläche der sich ergebenden Struktur gebildet, und ein Kontaktloch 13 ist in demjenigen Abschnitt des Zwischenschicht-Isolationsfilms 19 gebildet, der auf dem Drain-Diffusionsbereichs 11 liegt. Eine Bitleitung BL ist auf dem Zwischenschicht-Isolationsfilm 19 gebildet. Die Bitleitung BL ist über das Kontaktloch 13 mit dem Drain-Diffusionsbereich 11 verbunden.
• Die Figuren 6A und 6B zeigen den Strukturaufbau der Dummy- Kapazitätszelle DC und der Dummy-Zelle DMC in Figur 4. Die Figur 6A ist eine Strukturdraufsicht und Figur 6B ist eine Querschnittsansicht entlang einer Schnittlinie Y-Y' in Figur 6A. Die Dummy-Kapazitätszelle DC ist mit einer Mehrfeld- Transistorstruktur gebildet. Das heißt, ein Feld- Isolationsfilm D14 ist auf demjenigen Abschnitt des Halbleitersubstrats 10 gebildet, der zwischen dem Drain- Diffusionsbereich D11 und dem Source-Diffusionsbereich D12 liegt. Ein erster Gateisolationsfilm D15 ist auf dem Feld- Isolationsfilm D14 gebildet, und ein Schwebungsgate D16 ist auf dem ersten Gateisolationsfilm D15 gebildet. Ein Steuergate D18 (Wortleitung WL) ist auf dem zweiten Gateisolationsfilm D17 gebildet, der wiederum auf dem Schwebungsgate D16 gebildet ist. Ein Zwischenschicht- Isolationsfilm 19 ist auf der gesamten Oberfläche der sich ergebenden Struktur gebildet, und ein Kontaktloch D13 ist in demjenigen Abschnitt des Zwischenschicht-Isolationsfilms 19 gebildet, welcher auf dem Drain-Diffusionsbereich D11 liegt. Eine Dummy-Bitleitung DBL ist auf dem Zwischenschicht- Isolationsfilm 19 gebildet und ist mit dem Drain- Diffusionsbereich D11 über das Kontaktloch D13 verbunden. Die Dummy-Zelle DMC besitzt im wesentlichen den gleichen Aufbau wie die in Figuren 5A und 5B gezeigte Speicherzelle MC.
• Gemäß dem EPROM mit dem in Figur 4, 5A, 5B, 6A und 6B gezeigten Aufbau sind die Speicherzellen MC, die Dummy-Zelle DMC und Dummy-Kapazitätszellen DC in der gleichen Speicherzellenanordnung MCA gebildet, und deshalb kann der Strukturaufbau vereinfacht werden, und die Bitleitungs- Lastkapazität und die Dummy-Bitleitungs-Lastkapazität können leicht gleich zueinander eingestellt werden. Da die Struktur der Speicherzelle MC im wesentlichen gleich wie diejenige der Dummy-Kapazitätszelle DC hergestellt werden kann, können die Bitleitungs-Lastkapazität und die Dummy-Bitleitungs- Lastkapazität im wesentlichen gleich zueinander gemacht werden. Sogar wenn die Energiequellenspannung zum Datenausgangszeitpunkt schwankt, schwanken infolgedessen das Bitleitungspotential und das Dummy-Bitleitungspotential synchron zueinander. Deshalb wird die Pegelbeziehung zwischen den Potentialen nicht umgekehrt, was somit sicherstellt, daß ein ausgelesener Datenwert von "1" oder "0" von der Speicherzelle MC richtig bestimmt werden kann.
• Die Figuren 7A und 7B zeigen eine andere Ausführungsform dieser Erfindung, bei der ein anderes Strukturlayout der Speicherzellenanordnung MCA aus Figur 4 gezeigt ist. Die Figur 7A ist eine Strukturdraufsicht und Figur 7B ist eine Querschnittsansicht entlang der Schnittlinie Z-Z' in Figur 7A. Figur 7A ist ein Querschnitt der Dummy-Kapazitätszelle und der Dummy-Zelle. In den Figuren 6A und 6B ist eine Dummy- Kapazitätszelle DC aus dem Mehrfeld-Transistor gebildet, aber in den Figuren 7A und 7B ist sie aus einem Transistor mit dem gleichen Aufbau wie die speicherzelle MC gebildet. In diesem Fall sind die source-Diffusionsbereiche der als Dummy- Kapazitätszellen DC verwendeten Transistoren in den elektrisch schwebenden Zustand eingestellt. Das heißt, die Drain-Diffusionsbereiche 11 der in einer Matrixform angeordneten Speicherzellen MC sind jeweils mit den (nicht gezeigten) Bitleitungen über Drain-Kontaktabschnitte 13 verbunden. Source-Diffusionsbereiche 12 von denjenigen Speicherzellen MC, welche in der gleichen Zeile liegen, sind untereinander über einen Diffusionsbereich 12A verbunden, der wiederum mit einem Masseanschluß (Vss Energiequellenleitung) über einen Source-Kontaktbereich 20 verbunden ist. Die Dummy- Kapazitätszellen DC und die Dummy-Zelle DMC sind mit dem gleichen Aufbau wie die Speicherzellen MC auf einer Spalte ((n+1)-te Spalte) gebildet, die sich von denjenigen der Speicherzellen MC unterscheidet. Jeder der Drain- Diffusionsbereiche D11 der Dummy-Kapazitätszellen DC und der Dummy-Zelle DMC ist mit der Dummy-Bitleitung DBL über entsprechende Drain-Kontaktabschnitte D13 verbunden. Wie der Source-Diffusionsbereich der Speicherzelle MC ist der Source- Diffusionsbereich D12 der Dummy-Zelle DMC mit dem Masseanschluß über einen Source-Kontaktabschnitt 20 verbunden. Zwei benachbarte Source-Diffusionsbereiche D12 von Dummy-Kapazitätszellen DC sind miteinander verbunden, wobei sie von einem Source-Diffusionsbereich 12 einer benachbarten Speicherzelle MC getrennt und in den elektrisch schwebenden Zustand eingestellt sind.
• Sogar wenn die mit einer gewählten Wortleitung WL verbundene Dummy-Kapazitätszelle DC in einen nicht leitenden Zustand eingestellt wird, werden mit diesem Aufbau Ladungen auf der Dummy-Bitleitung DBL nicht abgegeben, da ein Source- Diffusionsbereich D12 davon in den elektrisch schwebenden Zustand eingestellt ist. Da MOS-Transistoren, die sich von den Mehrfeld-Transistoren unterscheiden, als Dummy- Kapazitätszellen DC gebildet sind, ist es ferner nicht erforderlich die Zellengröße zu vergrößern, um eine Feldinversion des Transistors zu verhindern. Deshalb kann der Dummy-Kapazitätszellen-Transistor so klein ausgeführt werden wie der Speicherzellentransistor. Infolgedessen kann die Chipgröße im Vergleich mit derjenigen des in den Figuren 5A, 5B, 6A und 6B gezeigten Strukturaufbaus verkleinert werden.
• Figur 8 zeigt eine andere Anordnung von Speicherzellen MC, einer Dummy-Zelle DMC und von Dummy-Kapazitätszellen DC, die jeweils einer Lastkapazität C3 der in Figur 3 gezeigten Dummy-Bitleitung DBL entsprechen. Die Dummy-Kapazitätszellen DC sind auf einer "k"-ten Spalte der Speicherzellenanordnung MCA angeordnet, und die Zellen C sind auf einer "l"-ten Zeile der Speicherzellenanordnung MCA angeordnet. Die "k"-te kann irgendeine von den Elementen 1 bis n+1 ausgewählte sein, und die "l"-te kann irgendeine von den Elementen 1 bis m+1 gewählte sein. Die Dummy-Zelle DMC ist an der Überschneidungsposition der "l"-ten Zeile und der "k"-ten Spalte der Speicherzellenanordnung MCA angeordnet. Mit der in Figur 8 gezeigten Konstruktion kann der gleiche Effekt erzielt werden, wie derjenige in dem Schaltungslayout aus Figur 4.
• Da die Bitleitungs-Lastkapazität der datenspeichernden Zellen und die Dummy-Bitleitungs-Lastkapazität der Dummy- Kapazitätszellen in einen ausgeglichenen Zustand eingestellt werden können, kann gemäß der Halbleiter-Speichereinrichtung diese Erfindung wie oben beschrieben ein ausgelesener Datenwert "1" oder "0" von der Speicherzelle richtig bestimmt werden, und zwar sogar dann, wenn eine Schwankung in der Energiequellenspannung aufgetreten ist. Falls eine Zelle mit der in den elektrisch schwebenden Zustand eingestellten source-Diffusionsbereich als eine Dummy-Kapazitätszelle verwendet wird, werden zusätzlich Ladungen auf der Dummy- Bitleitung nicht abgegeben, und zwar sogar dann, wenn die Dummy-Kapazitätszelle in den leitenden Zustand gebracht wird. Da es nicht erforderlich ist die Größe der Dummy- Kapazitätszelle zu erhöhen, kann in dieser Weise ein Zuwachs der Chipgröße auf ein Minimum reduziert werden.

Claims (4)

1. Eine Halbleiter-Speichereinrichtung mit einer Einrichtung, um ein von einer Speicherzelle (MC) ausgelesenes Potential mit einem von einer Dummy-Zelle (DMC) ausgelesenen Potential zu vergleichen, und um eine Differenz zwischen den verglichenen Potentialen zu verstärken, umfassend:

eine Speicherzellenanordnung (MCA) mit einer Vielzahl der speicherzellen (MC), die in einer Form von in Zeilen und n Spalten angeordnet sind; in Wort leitungen (WL), die entlang jeweiliger Zeilen der datenspeichernden Speicherzellen (MC) angeordnet sind, um die Zeile der Speicherzellen (MC) auszuwählen; n Bit leitungen (BL), die entlang jeweiliger Spalten der datenspeichernden Speicherzellen (MC) angeordnet sind, um die Spalte der Speicherzellen (MC) zu wählen, um einen Datentransfer zu ermöglichen; Dummy-Kapazitätszellen (DC), die auf einer als Dummy-Bitleitung (DBL) bezeichneten (n+1)-ten Bitleitung angeordnet und jeweils mit den m Wortleitungen (WL) verbunden sind; Zellen (C), die auf einer als Dummy-Wortleitung (DWL) bezeichneten (m+1)-ten Wortleitung angeordnet und jeweils mit den n Bitleitungen (BL) verbunden sind ohne irgendeinen Einfluß auf den Schaltungsbetrieb auszuüben; eine Dummy- Zelle (DMC), die an einer Überschneidungsposition der Dummy-Bitleitung (DBL) und der Dummy-Wortleitung (DWL) angeordnet ist,

dadurch gekennzeichnet, daß

die Dummy-Bitleitung (DBL) irgendeine der (n+1) Bitleitungen ist, die Dummy-Wortleitung (DWL) irgendeine der (m+1) Wortleitungen ist, die Dummy-Kapazitätszellen (DC) jeweils einen Mehrfeld-Transistor umfassen; und der Mehrfeld-Transistor umfaßt: ein Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps; einen Drain- Diffusionsbereich (D11) eines zweiten Leitfähigkeitstyps, der in dem Oberflächengebiet des Halbleitersubstrats (10) gebildet und mit der Dummy- Bitleitung (DBL) verbunden ist; einen Source- Diffusionsbereich (D12) des zweiten Leitfähigkeitstyps, der getrennt von dem Drain-Diffusionsbereich (D11) in dem Oberflächengebiet des Halbleitersubstrats (10) gebildet und mit einer Potential-Zuführungsquelle verbunden ist; einen Feld-Isolationsfilm (D14), der auf dem Abschnitt des Halbleitersubstrats (10) gebildet ist, welcher zwischen dem Drain-Diffusionsbereich (D11) und dem Source-Diffusionsbereich (D12) liegt; einen ersten Isolationsfilm (D15), der auf dem Feld-Isolationsfilm (D14) gebildet ist; ein Schwebungsgate (D16), welches auf dem ersten Isolationsfilm (D15) gebildet ist; einen zweiten Isolationsfilm (D17), der auf dem Schwebungsgate (D16) gebildet ist; und ein Steuergate (D18), das auf dem zweiten Isolationsfilm (D17) gebildet ist und als eine Wortleitung (WL) dient.

2. Eine Halbleiter-Speichereinrichtung mit einer Einrichtung, um ein von einer Speicherzelle (MC) ausgelesenes Potential mit einem von einer Dummy-Zelle (DMC) ausgelesenen Potential zu vergleichen, und um einer Differenz zwischen den verglichenen Potentialen zu verstärken, umfassend:

eine Speicherzellenanordnung (MCA) mit einer Vielzahl der Speicherzellen (MC), die in einer Form von m Zeilen und n Spalten angeordnet sind; in Wortleitungen (WL), die entlang jeweiliger Zeilen der datenspeichernden Speicherzellen (MC) angeordnet sind, um die Zeile der Speicherzellen (MC) auszuwählen; n Bitleitungen (BL), die entlang jeweiliger Spalten der datenspeichernden Speicherzellen (MC) angeordnet sind, um die Spalte der Speicherzellen (MC) auszuwählen, um einen Datentransfer zu ermöglichen; Dummy-Kapazitätszellen (DC), die auf einer als Dummy-Bitleitung (DBL) bezeichneten (n+1)-ten Bitleitung angeordnet und jeweils mit den m Wortleitungen (WL) verbunden sind; Zellen (C), die auf einer als Dummy-Wortleitung (DWL) bezeichneten (m+1)-ten Wortleitung angeordnet und jeweils mit den n Bitleitungen (BL) verbunden sind ohne irgendeinen Einfluß auf den Schaltungsbetrieb auszuüben; eine Dummy- Zelle (DMC), die an einer Überschneidungsposition der Dummy-Bitleitung (DBL) und der Dummy-Wortleitung (DWL) angeordnet ist;

dadurch gekennzeichnet, daß

die Dummy-Bitleitung (DBL) irgendeine der (n+1) Bitleitungen ist, die Dummy-Wortleitung (DWL) irgendeine der (m+1) Wortleitungen ist, und daß jede der Dummy- Kapazitätszellen (DC) einen MOS-Transistor vom Schwebungsgate-Typ umfaßt, der einen mit der Dummy- Bitleitung (DBL) verbundenen Drain-Diffusionsbereich (D11) und einen in den elektrisch schwebenden Zustand eingestellten Source-Diffusionsbereich (D12) aufweist.

3. Eine Halbleiter-Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einrichtung zum Vergleichen eine Leseverstärker- Einrichtung (SA) umfaßt, um ein von einer ausgewählten der datenspeicherenden Speicherzellen (MC) auf die Bitleitung (BL) ausgelesenes Potential mit einem von der Dummy-Zelle (DMC) auf die Dummy-Bitleitung (DBL) ausgelesenen Potential zu vergleichen und um die Differenz zwischen den verglichenen Potentialen zu verstärken

4. Eine Halbleiter-Speichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Leseverstärker-Einrichtung (SA) umfaßt: einen Differenzverstärker (22); eine erste Bias- Schaltung/Last-Schaltung (21), die mit einem ersten Eingangsanschluß des Differenzverstärkers (22) verbunden ist, und eine zweite Bias-Schaltung/Last-Schaltung (23), die mit einem zweiten Eingangsanschluß des Differenzverstärkers (22) verbunden ist.