JP3910047B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ランダム・アクセス・メモリなどの半導体記憶装置、特に、ダイナミック型メモリセルに接続されたビット線がセンスアンプ列を中心に左右に延びる１交点式（オープンビット線型）のものに関する。
【０００２】
【従来の技術】
従来、半導体記憶装置として、特開昭５９−２３６５号公報及び特開２００１−１１８９９９号公報がある。これら公報の技術は、共に、１トランジスタ１キャパシタからなるダイナミック型メモリセルと、ワード線と、ビット線とにより構成されると共に、相補ビット線対を構成する２本のビット線がセンスアンプ列を中心に各々左右に延びる１交点方式（オープンビット線型）のダイナミック型ＲＡＭを対象としている。
【０００３】
前記第１の公報では、ＭＯＳ容量を利用した情報記憶キャパシタを用いた場合に、周辺回路の動作によって電源電圧が変動した際に、その変動がセンスアンプ列を境に左右に２分割されたプレート電極の全体に伝わらないことを解消するように、プレート電極別に、プレート電極と複数箇所で接続される第１の配線をビット線と直行する方向に配置すると共に、各プレート電極に接続された前記第１の配線同士を第２の配線で接続し、この第２の配線の中央部を第３の配線により周辺回路の電源線に接続する構成を採用して、周辺回路の電位変化時にもこれに対応してプレート電極の電位を全体的に均一化するようにしている。
【０００４】
一方、前記第２の公報では、情報記憶キャパシタがＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ-ｌｉｎｅ）型のものや、情報記憶キャパシタの一方の電極が層間絶縁膜の孔の内壁に形成されたシリンダ形状である場合に、ビット線とプレート電極との間に存在する寄生容量に起因するプレートノイズを軽減するように、センスアンプ列を中心にその左右両側に設けられた複数のダイナミック型メモリセルのキャパシタの共通プレート電極同士を相互に接続している。
【０００５】
【発明が解決しようとする課題】
近年、ロジック回路とダイナミック型ＲＡＭとを１チップ上に混載したＤＲＡＭ混載ＬＳＩの製品化が盛んであるが、前記ＤＲＡＭ混載ＬＳＩに搭載されるダイナミック型ＲＡＭのメモリ容量は、汎用ＤＲＡＭに比べて比較的小容量であり、標準ＣＭＯＳと同等のトランジスタ性能とコスト低減が望まれている。このため、標準ＣＭＯＳプロセスで製造可能なプレーナ型メモリセルを用いたダイナミック型ＲＡＭを混載するのが効果的である。また、ダイナミック型ＲＡＭのサイズを縮小するためには、動作方式を１交点方式（オープンビット線型）とすることが望ましい。
【０００６】
しかし、１交点方式のダイナミック型ＲＡＭについて、本願発明者等がノイズ干渉を詳細に検討したところ、近年の微細化プロセスでは、隣接ビット線間の干渉ノイズが支配的であること、プレート電極にも無視できないノイズが乗ることが判明した。このプレートノイズを低減するために前記第１及び第２の公報に記載の技術を用いてプレート電位を安定化しても、不十分である。しかも、隣接ビット線間の干渉ノイズに対して対策されていない。更に、何れの公報も、プレート電極の形成工程がトランジスタのゲート電極形成工程とは別工程であるため、製造工程が多く、ウエハコストの増大となる欠点を持つ。
【０００７】
以下、図１５及び図１６を用いて、隣接ビット線間の干渉によるメモリアレイの動作マージンの劣化について説明する。
【０００８】
図１５に示すように、センスアンプ列の左右に各々メモリアレイＭＡＴＡ、ＭＡＴＢが配置された１交点方式のメモリアレイでは、隣接するビット線間に寄生容量が存在する。一例として、メモリアレイＭＡＴＡのワード線ＷＬ０Ａを選択して、メモリセルＭＣからのデータの読み出し動作を行って、ビット線ＢＬ１にハイレベルを読み出し、他のビット線ＢＬ０、ＢＬ２〜ＢＬｎからロウレベルを読み出す場合を説明する。
【０００９】
この場合、ビット線ＢＬ１に隣接するビット線ＢＬ０、ＢＬ２のデータが反転データであるため、ビット線ＢＬ１は、隣接するビット線間の寄生容量Ｃｂｓ０１Ａ、Ｃｂｓ１２Ａを介してカップリングノイズを受け、このビット線ＢＬ１に現れる読み出し電位は小さくなる。一方、参照電位となるメモリアレイＭＡＴＢ側のビット線ＮＢＬ０〜ＮＢＬｎの電位変動はない。従って、センスアンプによる増幅動作開始時点での各相補ビット線間の電位差については、相補ビット線対（ＢＬ１、ＮＢＬ１）の読み出し電位差は、他の相補ビット線対よりも小さい。この状態で、センスアンプによる増幅動作が行われると、ビット線ＢＬ１のハイレベル読み出しマージンが小さいため、センスアンプのバランスが崩れている場合には、データが誤って増幅される場合がある。
【００１０】
更に、ビット線ＢＬ１のハイレベル信号が小さく、他のビット線ＢＬ０、ＢＬ２〜ＢＬｎのロウレベル信号が大きい状態で増幅動作を行うと、ビット線ＢＬ０、ＢＬ２〜ＢＬｎの増幅動作はその増幅速度が速く、ビット線ＢＬ１の増幅動作速度は遅い。この時も、ビット線間の寄生容量Ｃｂｓ０１Ａ、Ｃｂｓ１２Ａを介してビット線ＢＬ１には逆相ノイズが生じ、またメモリアレイＭＡＴＢ側にも寄生容量Ｃｂｓ０１Ｂ、Ｃｂｓ１２Ｂを介してビット線ＮＢＬ１に逆相ノイズが生じる。これらのノイズが相補ビット線対（ＢＬ１、ＮＢＬ１）の増幅速度を更に遅延させるので、相補ビット線対（ＢＬ１、ＮＢＬ１）のデータが反転され、誤読み出しとなる場合がある。
【００１１】
このように、１交点方式のメモリアレイでは、隣接ビット線間に寄生容量が存在するために、ビット線に読み出されるデータパターンに依存して、データが誤って読み出される可能性があり、特に、メモリセルに蓄積されている信号電荷量がリーク電流等によって減少した場合には、ビット線に読み出される信号レベルは更に小さくなり、誤読み出しの可能性は更に高くなる。
【００１２】
更に、従来のダイナミック型ＲＡＭにおいて、センスアンプ回路が大きい場合には、高集積化が低下し、またセンスアンプ回路を構成するＮチャネル型及びＰチャネル型のペアトランジスタの動作バラツキが大きい場合には、動作が安定せず、やはりデータの誤読み出しの可能性がある。
【００１３】
本発明は前記従来の課題を解決するものであり、その目的は、ビット線間の干渉ノイズを抑制して動作マージンの向上を図った１交点式の半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するため、本発明では、ビット線間の各々にシールド用の配線を配置する。
【００１５】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のワード線と、前記ワード線と交差する方向に延びる複数のビット線と、前記ワード線とビット線との各交点に配置され、１つのＭＯＳトランジスタより成るトランスファゲート及び１つのキャパシタを有するダイナミック型メモリセルとを備え、前記各ダイナミック型メモリセルのトランスファゲートの一端は前記ビット線に接続され、他端は前記キャパシタの蓄積ノードに接続され、ゲートは前記ワード線に接続された半導体記憶装置であって、前記複数のビット線の隣接するビット線間には、各々、前記隣接するビット線と平行に延び且つ前記隣接するビット線と同一の配線層に形成されたシールド用の第１の配線パターンが配置され、前記第１の配線パターンの各々と交差してワード線の延びる方向に配置された複数の第２の配線パターンを有し、前記第１の配線パターンは、各々、前記第２の配線パターンとの各交点において接続されていて、前記第１及び第２の配線パターンが全体として行及び列に網目状に配置されることを特徴としている。
【００１６】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記ダイナミック型メモリセルは、キャパシタがＭＯＳトランジスタで構成された並行平板型であり、前記キャパシタのプレート電極と前記複数のワード線とは同一工程で形成され、前記キャパシタ及び前記複数のワード線の上方の配線層に、前記複数のビット線と前記第１の配線パターンとが形成されていることを特徴としている。
【００１７】
請求項３記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記第１の配線パターンは、第１層目のメタル配線層に形成されていることを特徴としている。
【００１８】
請求項４記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１の配線パターンは固定電位に設定されることを特徴とする。
【００１９】
請求項５記載の発明は、前記請求項４記載の半導体記憶装置において、前記第１の配線パターンと前記ダイナミック型メモリセルの基板とは、共通の電位に設定されることを特徴とする。
【００２０】
請求項６記載の発明は、前記請求項４又は５記載の半導体記憶装置において、前記第１の配線パターンは、センスアンプ回路の電源線に接続されることを特徴としている。
【００２１】
請求項７記載の発明は、前記請求項４又は５記載の半導体記憶装置において、前記第１の配線パターンは、センスアンプ回路のグランド線に接続されることを特徴とする。
【００２２】
請求項８記載の発明は、前記請求項１記載の半導体記憶装置において、裏打ちワード線構成の半導体記憶装置において、前記第２の配線パターンは、各々、前記ワード線裏打ち配線と平行に延び、且つ前記ワード線裏打ち配線と同一の配線層に形成されることを特徴とする。
【００２３】
請求項９記載の発明は、前記請求項１記載の半導体記憶装置において、サブワード線とメインワード線との階層ワード線構成の半導体記憶装置において、前記第２の配線パターンは、各々、前記メインワード線と平行に延び、且つ前記メインワード線と同一の配線層に形成されることを特徴とする。
【００２４】
請求項１０記載の発明は、前記請求項１、８又は９記載の半導体記憶装置において、前記第１の配線パターンは、各々、ビット線方向において、ビット線と前記ダイナミック型メモリセルのトランスファゲートとの接続部位毎に分断されており、前記第２の配線パターンの上層の配線層には、ビット線の延びる方向に第３の配線パターンが形成され、前記第２の配線パターンは、各々、前記第３の配線パターンとの各交点において第３の配線パターンと接続されることを特徴とする。
【００２５】
請求項１１記載の発明は、前記請求項１、８、９又は１０記載の半導体記憶装置において、前記ダイナミック型メモリセルは、キャパシタがＭＯＳトランジスタで構成され、トランスファゲートはワード線方向に偏った位置に配置され、前記キャパシタの活性領域は、前記トランスファゲートの位置とは反対側の部位がビット線方向に拡大した拡大部を有し、ビット線は前記トランスファゲートに向けて延びる突出部分を有することを特徴とする。
【００２６】
以上により、請求項１〜１１記載の発明では、隣接するビット線間に配置されたシールド用の第１の配線パターンにより、隣接するビット線間の干渉ノイズが大幅に低減されるので、データ読み出し動作の安定化が実現できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２８】
（第１の実施の形態）
図１４は本発明の第１の実施の形態の半導体記憶装置の全体概略レイアウトを示す。
【００２９】
同図において、１０はダイナミック型ＲＡＭを構成するメモリチップであり、このメモリチップ１０において、１は図中左端に配置されたメモリ制御回路ブロック、２は前記メモリ制御回路ブロック１の図中右方に配置されたリード及びライトアンプ並びにカラム選択回路ブロック、３は中央部においてメモリチップ１０の長手方向に配置されたロウデコーダ及びワード線駆動回路ブロック、４は図中右端に配置された内部電源発生回路ブロック、５、５は前記ロウデコーダ及びワード線駆動回路ブロック３の図中上方及び下方に２分割して配置されたメモリブロックである。
【００３０】
前記各メモリブロック５は、メモリチップ１０の長手方向に１６個配置したメモリアレイ６を有する。前記メモリアレイ６は、拡大図に示すように、メモリチップ１０の短尺方向に２列に配置されたメモリセルアレイ（以下サブアレイと称する）８と、同一行の２個のサブアレイ８、８間に配置されたセンスアンプ列７と、上下のサブアレイ８、８間に設けられたワード線裏打ち領域９とから成る。前記センスアンプ列７を構成する各センスアンプ回路は、ＣＭＯＳ型ラッチ回路を含んで構成される。本実施の形態のダイナミック型ＲＡＭは、前記センスアンプ列７を中心に左方に延びるビット線と右方に延びるビット線とにより相補のビット線対を構成する、いわゆる１交点方式（オープンビット線方式）の構成である。
【００３１】
前記各メモリブロック５上には、各メモリアレイ６を貫通して延びる複数のグローバルビット線（図示せず）が形成され、この各グローバルビット線は、各メモリアレイ６においてスイッチ手段（図示せず）により各メモリアレイ６のビット線と選択接続される。前記リード及びライトアンプ並びにカラム選択回路ブロック２には、図示しないが、前記グローバルビット線を選択的するカラム選択回路と、前記カラム選択回路で選択されたグローバルビット線対の増幅動作を行うリードアンプ回路と、前記グローバルビット線対に対してデータの書き込み動作を行うライトアンプ回路とが含まれる。また、前記内部電源発生回路ブロック４には、図示しないが、降圧回路、プレート電位発生回路、ビット線プリチャージ電位発生回路が含まれる。
【００３２】
拡大図に示した１つのサブアレイ８には、例えばワード線が３２本、冗長ワード線が1本、及びそれらと交差する方向に延びるビット線が３２本設けられ、その各ワード線とビット線との交点には、１トランジスタ、１キャパシタ構成のダイナミック型メモリセルが接続される。１つのサブアレイ８内に３２本のワード線と３２本のビット線とが設けられるので、メモリセルの数は３２×３２＝１０２４個となる。各メモリアレイ６には、６４個のサブアレイ８が設けられ、更にメモリアレイ６がビット線方向に１６個設けられるので、記憶容量は１０２４×６４×１６＝１Ｍとなる。メモリブロック５は上下に２個設けられるので、全体では１Ｍ×２＝２Ｍビットの記憶容量を持つことになる。
【００３３】
図１（ａ）は、図１４に拡大図で示した２個のサブアレイ８、８及びその間に配置したセンスアンプ列７の具体的構成を示す。
【００３４】
同図（ａ）において、ＭＡＴＡはセンスアンプ列７の左方に位置するサブアレイ、ＭＡＴＢは右方に位置するサブアレイ、ＷＬ０Ａ〜ＷＬｎＡ及びＷＬ０Ｂ〜ＷＬｎＢは各々ワード線、ＢＬ０〜ＢＬｎ及びＮＢＬ０〜ＮＢＬｎはビット線であって、同一列の１対のビット線（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線を構成する。ＭＣは１つのトランジスタと１つのキャパシタとからなるダイナミック型メモリセル、ＳＡ０〜ＳＡｎはセンスアンプ回路であってＣＭＯＳ型ラッチ回路を含む。また、ＰＬＴは前記メモリセルＭＣのキャパシタの共通プレート電極であって、１本のワード線に接続されたメモリセルＭＣ同士及び隣接するメモリセルＭＣ同士を含む複数のメモリセル間で共通電極となっている。ＷＬＤＡ及びＷＬＤＢはワード線駆動回路である。センスアンプ列７は複数のセンスアンプ回路ＳＡ０〜ＳＡｎを持つ。
【００３５】
そして、図１（ａ）において、ＳＬＤは各サブアレイＭＡＴＡ、ＭＡＴＢ別に、隣接するビット線ＢＬ０〜ＢＬｎ間、及び隣接するビット線ＮＢＬ０〜ＮＢＬｎ間に配置された第１の配線パターンである。この第１の配線パターンＳＬＤには、固定電位として電源電位ＶＤＤが供給される。ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎは第１層目のメタル配線層に形成され、前記第１の配線パターンＳＬＤも前記ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎと同一の配線層に形成される。Ｃｂｓは前記ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎと前記第１の配線パターンＳＬＤ間の寄生容量を示す。
【００３６】
本実施の形態では、前記のようにサブアレイＭＡＴＡ内で隣接するビット線ＢＬ０〜ＢＬｎ間、及びサブアレイＭＡＴＢ内で隣接するビット線ＮＢＬ０〜ＮＢＬｎ間に、これらビット線と同一の配線層に形成された第１の配線パターンＳＬＤを設け、この第１の配線パターンＳＬＤの電位は固定電位ＶＤＤに設定される。従って、メモリセルＭＣから記憶情報を相補ビット線対に読み出す時や、ビット線に読み出された微小電位差を対応するセンスアンプ回路ＳＡ０〜ＳＡｎで増幅する時に、これら第１の配線パターンＳＬＤがシールド線として機能するので、隣接ビット線間の寄生容量を介して生じるデータ読み出しへの干渉ノイズを大幅に低減することができ、データの読み出し動作をより安定させることが可能である。
【００３７】
前記メモリセルＭＣの回路図を図１（ｂ）に示す。同図（ｂ）において、Ｑ１はＭＯＳトランジスタより成るトランスファゲート、Ｑ２はＭＯＳトランジスタにより構成されたキャパシタであって、並行平板型のメモリセルとなっている。ＷＬはワード線、ＢＬはビット線であって、前記ワード線ＷＬがトランスファゲートＱ１のゲートに、ビット線ＢＬがトランスファゲートＱ１のソース及びドレインの一方に、トランスファゲートＱ１のソース及びドレインの他方がＭＯＳキャパシタＱ２の蓄積ノードＮに、ＭＯＳキャパシタＱ２のプレート電極Ｐが前記共通電極とされた共通プレート電極ＰＬＴに接続される。
【００３８】
図２は図１のサブアレイＭＡＴＡの一部の更に詳細な構成を示す。同図のサブアレイＭＡＴＡにおいて、ＢＬ０〜ＢＬ７は１層目のメタル配線層に形成したビット線、ＳＡＳｅｃｔ０及びＳＡｓｅｃｔ１はセンスアンプ列、ＷＬはポリシリコンで形成されたワード線、ＷＬＭＴは２層目のメタル配線層に形成されたワード線裏打ち配線、ＰＬＴは共通プレート電極であって、ポリシリコン配線で形成されると共に、１本のワード線ＷＬに共通接続された複数のメモリセルＭＣとこれらのメモリセルＭＣに隣接する他の複数のメモリセルＭＣとでプレート電極を共用化したものである。
【００３９】
更に、ＰＬＴＭＴは２層目のメタル配線層に形成されたプレート電極裏打ち配線、ＳＬＤＭ１は前記第１の配線パターンであって、１層目のメタル配線層に形成されると共に、隣接するビット線ＢＬ０〜ＢＬ７間に位置する。ＳＬＤＭ２は２層目のメタル配線層に形成された第２の配線パターンであって、前記１の配線パターンＳＬＤＭ１に交差してワード線ＷＬの延びる方向に配置され、その各交差点で、後述するコンタクトＶＩＡ１（図中黒丸印で示す）により第１の配線パターンＳＬＤＭ１に共通に接続されている。固定電位として電源電位ＶＤＤが第２の配線パターンＳＬＤＭ２に供給され、この電源電位ＶＤＤは第２の配線パターンＳＬＤＭ２を経て第１の配線パターンＳＬＤＭ１に供給される。ＪＴはワード線裏打ち領域であって、ワード線ＷＬとワード線裏打ち配線ＷＬＭＴとを接続すると共に共通プレート電極ＰＬＴとプレート電極裏打ち配線ＰＬＴＭＴとを接続するための領域である。更に、図中黒丸で示すＶＩＡ１は１層目のメタル配線と２層目のメタル配線とを接続するコンタクト、図中×印で示すＣＷは１層目の配線とポリシリコン及び活性領域とを接続するコンタクトである。
【００４０】
本実施の形態では、前記第１の配線パターンＳＬＤＭ１は、ビット線ＢＬ０〜ＢＬ７と互いに平行に且つこれらビット線と同一の配線層で形成されており、サブアレイＭＡＴＡの左右端部においてコンタクトＣＷによりサブアレイＭＡＴＡの基板と接続されている。また、前記第２の配線パターンＳＬＤＭ２は、ワード線裏打ち配線ＷＬＭＴと同一の配線層においてこれらワード線裏打ち配線ＷＬＭＴと互いに平行して配置されている。
【００４１】
図３は前記図２のサブアレイＭＡＴＡでのIII-III線断面図、図４はワード線裏打ち領域ＪＴでのIV−IV線断面図である。図３において、共通プレート電極ＰＬＴ及びワード線ＷＬは同一の製造工程において第１層のメタル配線層に形成されている。また、第１の配線パターンＳＬＤＭ１は、第２の配線パターンＳＬＤＭ２との各交点で１層目のメタル配線と２層目のメタル配線とを接続するコンタクトＶＩＡ１により接続されると共に、左右端部においてこの第１の配線パターンＳＬＤＭ１と活性領域ｎ＋とを接続するコンタクトＣＷにより基板ＮＷＥＬＬに固定電位ＶＤＤを供給している。また、第１の配線パターンＳＬＤＭ１の上方には第２層目の配線層が形成され、この配線層には、共通プレート電極ＰＬＴの上方に位置する部位にプレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴが形成されている。このプレート電極裏打ち配線ＰＬＴＭＴを中心として、その左右に隣接してワード線裏打ち配線ＷＬＭＴが形成され、更に、このワード線裏打ち配線ＷＬＭＴの左右に隣接して前記第２の配線パターンＳＬＤＭ２が形成されている。
【００４２】
図４では、ワード線裏打ち領域ＪＴにおいて、プレート電極裏打ち配線ＰＬＴＭＴは、コンタクトＶＩＡ１及びコンタクトＣＷによりその直下方に位置する共通プレート電極ＰＬＴに接続されている。また、ワード線裏打ち配線ＷＬＭＴは、コンタクトＶＩＡ１により第１層の配線層に入った後、共通プレート電極ＰＬＴの両端部を避けるように左又は右に折れ曲がって、コンタクトＣＷによりポリシリコン層のワード線ＷＬに接続されている。
【００４３】
図５は、図２の共通プレート電極ＰＬＴでのＶ−Ｖ線断面図、図６は前記第２の配線パターンＳＬＤＭ２でのVI−VI線断面図である。図５において、サブメモリ領域には１層目のメタル配線層に複数のビット線ＢＬと前記第１の配線パターンＳＬＤＭ１とが交互に形成されている。２層目のメタル配線層にはプレート電極裏打ち配線ＰＬＴＭＴが形成され、この裏打ち配線ＰＬＴＭＴはワード線裏打ち領域ＪＴにおいてコンタクトＶＩＡ１及びコンタクトＣＷによりポリシリコン層の共通プレート電極ＰＬＴに接続されている。
【００４４】
また、図６において、サブメモリ領域には、１層目のメタル配線層に複数のビット線ＢＬと第１の配線パターンＳＬＤＭ１とが交互に構成されている。また、２層目のメタル配線層に形成された第２の配線パターンＳＬＤＭ２は、第１の配線パターンＳＬＤＭ１との交点においてコンタクトＶＩＡ１によりこの第１の配線パターンＳＬＤＭ１と接続されている。尚、図３〜図６において、メモリセルのトランジスタ及びキャパシタの断面構造については、説明を省略している。
【００４５】
以上の説明及び図２、図３及び図６から判るように、第１の配線パターンＳＬＤＭ１と第２の配線パターンＳＬＤＭ２とを網目状に配置して、固定電位ＶＤＤを第２の配線パターンＳＬＤＭ２から第１の配線パターンＳＬＤＭ１に供給したので、固定電位ＶＤＤを低抵抗で第１の配線パターンＳＬＤＭ１に供給することができる。従って、隣接ビット線ＢＬ間に形成されたこの第１の配線パターンＳＬＤＭ１のシールド機能をより安定して発揮させることができる。
【００４６】
しかも、図２及び図３に示したように、前記第１の配線パターンＳＬＤＭ１の固定電位ＶＤＤを基板ＮＷＥＬＬにも与えて、基板電位を第１の配線パターンＳＬＤＭ１の固定電位と同一の電位にしたので、基板電位の安定化をも図ることができる。
【００４７】
更に、本実施の形態のようにワード線ＷＬと共通プレート電極ＰＬＴとを同一の製造工程でポリシリコン層に形成した構造のメモリセルでは、共通プレート電極ＰＬＴがその左右に位置するワード線ＷＬによって同一メモリアレイＭＡＴＡ内で分断、細分化される関係上、この細分化された各共通プレート電極ＰＬＴの抵抗値は高くなる。しかし、本実施の形態では、共通プレート電極ＰＬＴの上層（ワード線裏打ち配線ＷＬＭＴ及び前記第２の配線パターンＳＬＤＭ２と同一の配線層）に、プレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴを形成し、このプレート電極裏打ち配線ＰＬＴＭＴをワード線裏打ち領域ＪＴにおいてコンタクトＶＩＡ１、ＣＷによりポリシリコン層の共通プレート電極ＰＬＴに共通接続したので、共通プレート電極ＰＬＴの低抵抗化が可能となる。従って、共通プレート電極ＰＬＴからのデータ読み出しの干渉ノイズを抑制して、データの読み出し動作の安定化を図ることができる。
【００４８】
加えて、図４から判るように、ワード線裏打ち配線ＷＬＭＴの左右にプレート電極裏打ち配線ＰＬＴＭＴと第２の配線パターンＳＬＤＭ２とが配置される構成であるので、２本のワード線ＷＬ同士の干渉ノイズを低減でき、データ読み出し動作の安定化を図ることができる。
【００４９】
本実施の形態では、図１（ｂ）に示すプレーナ型（並行平板型）のＭＯＳキャパシタを用いたメモリセルを使用している。このプレーナ型メモリセルは、スタック型キャパシタやトレンチ型キャパシタのような立体型キャパシタを使用したメモリセルに対して、メモリセルの面積が大きく、構造が単純である。このため、ビット線ピッチ及びワード線ピッチが緩和され、ＣＭＯＳプロセスに対して特別な製造工程の追加の必要がない。従って、プレーナ型メモリセルを使用する場合には、特に、既述した構成を取り易くなり、動作の安定性と合わせて製造コストの削減が可能となる。
【００５０】
尚、本実施の形態では、ワード線ＷＬ及び共通プレート電極ＰＬＴをポリシリコン層に形成したが、ポリシリコンとタングステンとの積層構造に代表されるような構造であっても良く、要は、ワード線とプレート電極とが同一の製造工程で形成されれば良い。また、本実施の形態では、ビット線ＢＬ及び第１の配線パターンＳＬＤＭ１を第１層のメタル配線層に形成したが、これらを他の配線材料及び他の配線層に形成して良く、要は、ビット線ＢＬと第１の配線パターンＳＬＤＭ１が同一の製造工程で形成されれば良い。
【００５１】
図７は、本実施の形態のダイナミック型ＲＡＭにおける電源供給方法の一例を示し、電源供給用のメタル配線層での構成を示す。
【００５２】
同図において、ＢＬ０〜ＢＬ５及びＮＢＬ０〜ＮＢＬ５はビット線であって、何れも１層目のメタル配線層に形成されると共に、同一行のビット線（ＢＬ０、ＮＢＬ０）〜（ＢＬ５、ＮＢＬ５）同士で相補ビット線対を構成する。ＭＢＬ０〜ＭＢＬ３は前記ビット線ＢＬ０〜ＢＬ５、ＮＢＬ０〜ＮＢＬ５と同一方向に延びて各メモリアレイ６を貫通するグローバルビット線であって、３層目のメタル配線層に形成されていて、各メモリアレイ６内のセンスアンプ領域において所定のスイッチ手段（図示せず）によって何れかのビット線に選択的に接続される。
【００５３】
また、ＳＬＤＭ１は、隣接するビット線ＢＬ０〜ＢＬ５間、及び隣接するビット線ＮＢＬ０〜ＮＢＬ５間に配置された第１の配線パターンであって、１層目のメタル配線層において所定長さに分断されて形成されている。これらの第１の配線パターンＳＬＤＭ１が分断されている理由は後述する（図８において説明する）。ＳＬＤＭ２は前記第１の配線パターンＳＬＤＭ１と交差するように形成された第２の配線パターンであって、２層目のメタル配線層に形成され、等ピッチで複数本形成されていると共に、前記第１の配線パターンＳＬＤＭ１との各交点においてコンタクトＶＩＡ１（図中黒丸印で示す）によって第１の配線パターンＳＬＤＭ１と接続される。また、この第２の配線パターンＳＬＤＭ２には、後述するように固定電位ＶＤＤが供給されると共に、ワード線裏打ち領域ＪＴにおいてコンタクトＶＩＡ１によりメモリアレイ６の基板と接続されて、その基板電位を安定化させる。
【００５４】
更に、ＳＬＤＭ３は第３の配線パターンであって、３層目のメタル配線層に形成され、前記グローバルビット線ＭＢＬ０〜ＭＢＬ３と同一の方向（ビット線方向）に同一の配線層で平行して延長されており、前記第２の配線パターンＳＬＤＭ２との各交点においてコンタクトＶＩＡ２（図中×印で示す）により各第２の配線パターンＳＬＤＭ２と接続される。更に、この第３の配線パターンはＳＬＤＭ３は、所定の２本のグローバルビット線（同図ではＭＢＬ２とＭＢＬ３）に挟まれた形で１本形成され、全体としては等ピッチで複数本形成されると共に、各メモリアレイ６の領域を図７において横方向に各サブアレイ８、８及びセンスアンプ列７を貫通して、内部電源発生回路ブロック４にまで達している。そして、この内部電源発生回路ブロック４及び各センスアンプ列７において、各第３の配線パターンＳＬＤＭ３は、コンタクトＶＩＡ３（図中△印で示す）により電源配線ＶＤＤに共通接続されていて、内部電源発生回路ブロック４の電源配線ＶＤＤから電源供給を受けて、この受けた固定電位をセンスアンプ列７の各センスアンプ回路ＳＡ０〜ＳＡｎに共通に供給すると共に、各第２の配線パターンＳＬＤＭ２を経て各第１の配線パターンＳＬＤＭ１に共通に供給する。尚、第３の配線パターンＳＬＤＭ３を内部電源発生回路ブロック４のグランド配線ＶＳＳ及びセンスアンプ回路ＳＡ０〜ＳＡｎのグランド配線に共通接続してグランド電位（固定電位）を第１の配線パターンＳＬＤＭ１に供給しても良い。
【００５５】
このように、第１の配線パターンＳＬＤＭ１への固定電位（電源電位ＶＤＤ）の供給は第２及び第３配線パターンＳＬＤＭ２、ＳＬＤＭ３を持った３層構造から成っており、第１及び第２の配線層においてこれら第１及び第２の配線パターンＳＬＤＭ１、ＳＬＤＭ２は多数本形成されて、これら配線層間で互いに網目状に交差する多重メッシュ構造となっている。従って、このような配線構造で固定電位ＶＤＤを供給することにより、センスアンプ列７を含むメモリアレイ６の全領域に固定電位ＶＤＤを第１の配線パターンＳＬＤＭ１に均等に且つ低抵抗で供給することが可能となり、その結果、メモリアレイ６内のデータの読み出し及び書き込み動作において隣接ビット線間の干渉ノイズが有効に低減されるので、場所依存が少なく且つ安定した動作が可能となる。
【００５６】
続いて、図７について説明する。同図において、ＰＬＴＭＴはプレート電極裏打ち配線（第４の配線パターン）であって、図１（ｂ）のメモリセルのプレート電極Ｐにプレート電位ＶＣＰを供給するための配線であり、サブアレイ８上において第２層目のメタル配線層に形成されると共にグローバルビット線ＭＢＬ０〜ＭＢＬ３と交差する方向に延長されている。
【００５７】
また、図７において、ＰＬＴＭＴ２はプレート電位ＶＣＰ供給用の第５の配線パターンであって、前記プレート電極裏打ち配線ＰＬＴＭＴと交差する方向、即ちビット線方向に延び、グローバルビット線ＭＢＬ０〜ＭＢＬ０と同一の方向に同一の配線層（第３層のメタル配線層）に形成されている。前記第５の配線パターンＰＬＴＭＴ２は、ワード線裏打ち領域ＪＴにおいて、センスアンプ列７を中心に両側に配置されたサブアレイ（メモリマット）８、８の各プレート電極裏打ち配線ＰＬＴＭＴとその各交点でコンタクトＶＩＡ２（図中×印で示す）により接続されている。
【００５８】
また、前記第５の配線パターンＰＬＴＭＴ２は、２本のグローバルビット線（図７ではＭＢＬ３とこれに隣接する図示しないグローバルビット線）に挟まれる形で配置されるが、全体では等ピッチで複数本形成され、ワード線裏打ち領域ＪＴに挟まれるサブメモリ８の領域内では少なくとも１本配置される。従って、複数本のプレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴに対して複数本の第５の配線パターンＰＬＴＭＴ２が交差状に配置されるので、両メモリマットＭＡＴＡ、ＭＡＴＢの各共通プレート電極ＰＬＴへのプレート電位ＶＣＰの供給の構成は網目状となっている。これらの第５の配線パターンＰＬＴＭＴ２は、各サブアレイ８の領域を貫通して内部電源発生回路ブロック４にまで達していて、この回路ブロック４において生成されたプレート電位ＶＣＰをプレート電極裏打ち配線ＰＬＴＭＴに供給する。このプレート電極裏打ち配線ＰＬＴＭＴは、図２に示したように、各ワード線裏打ち領域ＪＴにおいて共通プレート電極ＰＬＴにプレート電位ＶＣＰを供給する。
【００５９】
このように、本実施の形態では、複数本の第５の配線パターンＰＬＴＭＴ３が、センスアンプ列７を中心にして両側に配置されたメモリマット８、８の複数本のプレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴと接続されていて、各メモリマット８、８の共通プレート電極ＰＬＴ同士が低抵抗で接続されるので、動作時に共通プレート電極ＰＬＴに発生するノイズを均等にすることができる。しかも、このように各メモリマット８、８の共通プレート電極ＰＬＴ同士を低抵抗で共通接続できるので、動作する側のメモリマット８の共通プレート電極ＰＬＴに発生するノイズに対して、他のメモリマット８の共通プレート電極ＰＬＴが平滑容量として作用するので、共通プレート電極ＰＬＴに発生するノイズをより一層に低減することができ、より動作の安定化が図られる。
【００６０】
更に、図７において、ＢＰはビット線プリチャージ電位供給線、ＶＳＳＬはグランド電位供給線であって、これらの供給線ＢＰ、ＶＳＳＬは共にグローバルビット線ＭＢＬ０〜ＭＢＬ３と同一の方向に延長され、且つ同一の配線層（３層目のメタル配線層）に複数本形成される。また、これらの供給線ＢＰ、ＶＳＳＬは、各々、２本のグローバルビット線に挟まれる形で配置されると共に、各サブアレイ８内において所定のピッチで配置され、２つのワード線裏打ち領域ＪＴ、ＪＴ間に少なくとも１本以上含まれるように配置される。前記ビット線プリチャージ電位供給線ＢＰ及びグランド電位供給線ＶＳＳＬは、各サブメモリアレイ８、８及びセンスアンプ列７を貫通して内部電源発生回路ブロック４に達し、この回路ブロック４からビット線プリチャージ電位ＶＣＰ及びグランド電位ＶＳＳを受ける。
【００６１】
尚、本実施の形態では、ワード線裏打ち構造のダイナミック型ＲＡＭについて説明したが、サブワード線とメインワード線とを持つ階層ワード線構造のダイナミック型ＲＡＭにおいても、同様に適用できるのは勿論である。即ち、階層ワード線構造のダイナミック型ＲＡＭでは、図示しないが、本実施の形態で既述したワード線裏打ち領域ＪＴを、階層ワード線構造のサブワード線駆動回路領域に置き換えれば、同様の効果が得られる。
【００６２】
（メモリセルの具体的構成）
図８は、本実施の形態のダイナミック型ＲＡＭに備えるメモリセルＭＣの具体的なレイアウト構成を示す。
【００６３】
同図において、ＷＬはワード線、ＢＬはビット線、ＰＬＴは共通プレート電極、ＳＬＤＭ１は隣接するビット線ＢＬ、ＢＬ間に配置された第１の配線パターンであって、ビット線ＢＬと同一の第１のメタル配線層に形成される。ＳＬＤＭ２は第２の配線パターンであって、第２のメタル配線層に形成される。ＭＣは、図１（ｂ）に示したように、１つのＭＯＳトランジスタで構成されたトランスファゲートＱ１と、１つのＭＯＳトランジスタで構成したＭＯＳキャパシタＱ２とにより構成されたメモリセルである。このメモリセルＭＣをアレイ状に配置する場合に、図８に示したように、ビット線方向に４個、ワード線方向に２個配置した合計８個を１単位としている。
【００６４】
また、図８において、ＯＤは前記メモリセルＭＣの活性領域であって、この活性領域ＯＤとワード線ＷＬとの重なり部分がトランスファゲートＱ１として形成される。また、この活性領域ＯＤと共通プレート電極ＰＬＴとの重なり部分がＭＯＳキャパシタＱ２として形成される。ＶＩＡ１は前記第１の配線パターンＳＬＤＭ１と第２の配線パターンＳＬＤＭ２とを接続するコンタクトである。図８から判るように、前記共通プレート電極ＰＬＴは、共通する１本のワード線ＷＬに接続されたメモリセルＭＣ同士と、隣接するメモリセルＭＣ同士とを含めた複数のメモリセルＭＣ同士間で共通化されている。
【００６５】
本実施の形態では、ＭＯＳキャパシタＱ２の面積を限られた領域でできるだけ広くするために、次の構成を採用している。以下、図中左下に位置する図中太線で囲んだメモリセルＭＣを例に挙げて説明する。このメモリセルＭＣでは、共通プレート電極ＰＬＴの下半分の領域を図中右方向のビット線方向に張り出させた拡大部ｉｎを持つ、いわゆるブーツ型（段差形状）のＭＯＳキャパシタＱ２に構成している。この共通プレート電極ＰＬＴの張り出し形状に合わせて、この近傍を走るワード線ＷＬもこの張り出し部分で図中右方向に屈曲している。このような共通プレート電極ＰＬＴの張り出し形状に合わせて、トランスファゲートＱ１の位置は、ビット線ＢＬの直下ではなく、図中上側のワード線方向に偏った位置に設定されていると共に、このトランスファゲートＱ１に接続されるビット線ＢＬも、トランスファゲートＱ１に向けて図中上側に延びる突出部分ｅｘが形成され、この突出部分ｅｘの先端近傍にコンタクトＣＷを形成して、このコンタクトＣＷにより前記突出部分ｅｘとトランスファゲートＱ１とを接続している。更に、前記ビット線ＢＬの突出部分ｅｘと第１の配線パターンＳＬＤＭ１とがショートしないように、第１の配線パターンＳＬＤＭ１は、ビット線ＢＬの突出部分ｅｘとトランスファゲートＱ１との接続部分、すなわちコンタクトＣＷ付近で分断された構成となっている。
【００６６】
図中左下のメモリセルＭＣ（Ｒ０）の図中右方に位置するメモリセルＭＣ（Ｍ０）は、メモリセルＭＣ（Ｒ０）の左右反転型であり、メモリセルＭＣ（Ｍ０）の図中右方に位置するメモリセルＭＣ（Ｍ１８０）はメモリセルＭＣ（Ｒ０）の上下反転型であり、メモリセルＭＣ（Ｍ１８０）の図中右方に位置するメモリセルＭＣ（Ｒ１８０）は、メモリセルＭＣ（Ｒ０）の上下左右反転型である。このビット線ＢＬ方向の同一列の４個のメモリセルＭＣ（Ｒ０）、ＭＣ（Ｍ０）、ＭＣ（Ｍ１８０）、ＭＣ（Ｒ１８０）をサブ単位として、ワード線ＷＬ方向には、前記サブ単位のメモリセルを上下反転した４個のメモリセルＭＣから成る他のサブ単位が配置されている。
【００６７】
以上のようなメモリセルＭＣの配置により、本実施の形態では、広いＭＯＳキャパシタＱ２を小面積で構成できると共に、ビット線干渉ノイズに対してシールド効果を持つ第１の配線パターンＳＬＤＭ１も効果的に構成することが可能である。従って、チップサイズの縮小と動作の安定性との両立が図られたダイナミック型ＲＡＭを得ることができる。
【００６８】
（第２の実施の形態）
続いて、本発明の第２の実施の形態の半導体記憶装置を説明する。本実施の形態は、ダイナミック型ＲＡＭにおけるセンスアンプ回路及びビット線のレイアウト構成の改良に関するものである。
【００６９】
先ず、本実施の形態を説明する前に、図９のレイアウト構成を説明する。同図において、ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１は各々ビット線であって、ビット線ＢＬ０とビット線ＮＢＬ０とにより相補のビット線対を構成し、ビット線ＢＬ１とビット線ＮＢＬ１とにより相補のビット線対を構成する。この各ビット線ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１は、サブアレイ８の領域とセンスアンプ領域との双方において同一のメタル配線層（１層目のメタル配線層）にて形成されている。
【００７０】
また、ＮＳＡ０、ＮＳＡ１、ＰＳＡ０、ＰＳＡ１は、各々、センスアンプ回路（ＣＭＯＳ型ラッチ回路）内で対を成すペアトランジスタである。各ビット線対（ＢＬ０、ＮＢＬ０）、（ＢＬ１、ＮＢＬ１）において、一方のビット線ＢＬ０、ＢＬ１と他方のビット線ＮＢＬ０、ＮＢＬ１とは、前記ペアトランジスタＮＳＡ０、ＮＳＡ１、ＰＳＡ０、ＰＳＡ１を中心に反対方向に延びて配置されていて、１交点式（オープンビット線型）のメモリアレイを構成している。
【００７１】
図９では、一方のビット線対（ＢＬ０、ＮＢＬ０）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ０及びＰチャネル型ペアトランジスタＰＳＡ１を隣接して配置し、他方のビット線対（ＢＬ１、ＮＢＬ１）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ１及びＰチャネル型ペアトランジスタＰＳＡ１を隣接して配置し、相補ビット線を成す各ビット線ＢＬ０、ＮＢＬ０同士、ＢＬ１、ＮＢＬ１同士の配線長が概ね均一になるように構成したものである。
【００７２】
従って、図９では、２組の相補ビット線対に対して２組のセンスアンプ回路が２列に分割して配置されており、実質的には各ビット線ピッチに１つのセンスアンプ回路を構成することができ、センスアンプ回路のレイアウト面積を縮小できる。また、相補ビット線対を構成する２本のビット線間の容量負荷のバランスを均等に保つことができるので、動作の安定化が可能である。
【００７３】
次に、本実施の形態の半導体記憶装置を図１０に基づいて説明する。
【００７４】
同図に示したセンスアンプ回路のレイアウト構成では、ビット線ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１を、サブアレイ（メモリマット）領域では１層目のメタル配線層に形成し、センスアンプ領域に延びる部分では第１層とは異なる第２層目のメタル配線層に形成する構成とされている。また、サブアレイ領域において、図１０右側のサブアレイ領域での奇数番目（同図では１番目）のビット線ＮＢＬ０と図１０左側のサブアレイ領域での偶数番目（同図では０番目）のビット線ＢＬ０とにより相補ビット線対を構成し、図１０右側のサブアレイ領域での偶数番目（同図では０番目）のビット線ＮＢＬ１と図１０左側のサブアレイ領域での奇数番目（同図では１番目）のビット線ＢＬ１とにより相補ビット線対を構成している。これらの相補ビット線対では、各々、この対を構成する２本のビット線（ＢＬ０、ＮＢＬ０）、（ＢＬ１、ＮＢＬ１）間においてその配線長及び配線幅は同等である。
【００７５】
更に、センスアンプ領域では、１組のビット線対（ＢＬ０、ＮＢＬ０）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ０及びＰチャネル型ペアトランジスタＰＳＡ０と、他の１組のビット線対（ＢＬ１、ＮＢＬ１）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ１及びＰチャネル型ペアトランジスタＰＳＡ１とが、この２組の相補ビット線対の同一ピッチにビット線方向に並んで配置されている。更に、この２組のセンスアンプ回路において、Ｎチャネル型ペアトランジスタＮＳＡ０、ＮＳＡ１同士が隣接して１箇所に集中して配置され、Ｐチャネル型ペアトランジスタＰＳＡ０、ＰＳＡ１同士も隣接して１箇所に集中して配置されている。尚、図１０において、×印は第１層目と第２層目とをつなぐコンタクトを示す。
【００７６】
従って、本実施の形態では、相補ビット線対を構成する２本のビット線（ＢＬ０、ＮＢＬ０）同士、（ＢＬ１、ＮＢＬ１）同士の配線長及び配線間隔を均等に構成することができるので、容量負荷バランスを均等に保つことができると共に、センスアンプ領域でのビット線ＢＬ０、ＮＢＬ０、ＢＬ１、ＮＢＬ１相互が平行で且つその配線間隔も均等であるので、センスアンプ回路のレイアウトが容易になる。
【００７７】
更に、２組のＣＭＯＳ型ラッチを構成する４つのペアトランジスタＮＳＡ０、ＰＳＡ０、ＮＳＡ１、ＰＳＡ１をビット線方向に一直線状に配置することができるので、アレイ状に配置するセンスアンプ回路のピッチを第２層目の配線ピッチの４倍にすることができ、ワード線方向のレイアウト寸法を縮小することが可能である。
【００７８】
加えて、２組のＣＭＯＳラッチ回路のＮチャネル型ペアトランジスタＮＳＡ０、ＮＳＡ１同士と、Ｐチャネル型ペアトランジスタＰＳＡ０、ＰＳＡ１同士を、各々、１つの領域に集中して配置するので、Ｎチャネル型ペアトランジスタとＰチャネル型ペアトランジスタとの分離領域を削減することができ、ビット線方向にもレイアウト寸法を縮小できる。
【００７９】
図１１は、前記図１０に示したセンスアンプ回路のレイアウト構成にグローバルビット線を追加した構成を示す。
【００８０】
同図において、ＭＢＬ０、ＭＢＬ１はグローバルビット線であって、各サブアレイ８を貫通し、第３層目の配線層に形成されている。ビット線ＢＬ０、ＮＢＬ０、ＢＬ１、ＮＢＬ１は、センスアンプ領域では第２層の配線層に、サブアレイ領域では第１層の配線層に各々形成されている。図１１中左側のサブアレイ領域の偶数番目（同図では０番目）のビット線ＢＬ０と図１１中右側のサブアレイ領域の奇数番目（同図では１番目）のビット線ＮＢＬ０とにより相補のビット線対を形成し、図１１中左側のサブアレイ領域の奇数番目（同図では１番目）のビット線ＢＬ１と図１１中右側のサブアレイ領域の偶数番目（同図では０番目）のビット線ＮＢＬ１とにより他の相補のビット線対を形成している。
【００８１】
また、図１１において、ＳＧ０はビット線対（ＢＬ０、ＮＢＬ０）をグローバルビット線ＭＢＬ０、ＭＢＬ１に接続するスイッチ回路、ＳＧ１はビット線対（ＢＬ１、ＮＢＬ１）をグローバルビット線ＭＢＬ０、ＭＢＬ１に接続するスイッチ回路である。前記スイッチ回路ＳＧ０は、センスアンプ領域の図中左方に延びるビット線ＢＬ０、ＢＬ１の右端側方に配置され、スイッチ回路ＳＧ１は、センスアンプ領域の図中右方に延びるビット線ＮＢＬ０、ＮＢＬ１の左端側方に配置される。これら２個のスイッチ回路ＳＧ０、ＳＧ１により、２組の相補ビット線対のうち何れか一方をグローバルビット線ＭＢＬ０、ＭＢＬ１に選択的に接続する。
【００８２】
一般に、スイッチ回路ＳＧ０、ＳＧ１には、ビット線をグローバルビット線ＭＢＬ０、ＭＢＬ１に接続するために、どのグローバルビット線側にビット線と別ノードの第２層目の配線層が必要になるが、センスアンプ領域では第２層目の配線層がビット線ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１の配線層として使用されているために、これらスイッチ回路ＳＧ０、ＳＧ１をセンスアンプ領域に配置できない。このセンスアンプ領域において相補ビット線対が隣接している場合には、この相補ビット線対用のスイッチ回路を配置するには、このスイッチ回路をセンスアンプ領域の両側方に分割して配置する必要があり、レイアウト効率が悪くなる。しかし、本実施の形態では、ビット線ＢＬ０、ＢＬ１の右端部にスイッチ回路ＳＧ０が１箇所にまとめて配置され、他のビット線ＮＢＬ０、ＮＢＬ１の左端部にスイッチ回路ＳＧ１が１箇所にまとめて配置されている。従って、このように各相補ビット線対（ＢＬ０、ＮＢＬ０）、（ＢＬ１、ＮＢＬ１）に対するスイッチ回路ＳＧ０、ＳＧ１を、各々、同一の領域にまとめてレイアウト配置するので、レイアウト面積の縮小が可能になる。
【００８３】
（第３の実施の形態）
次に、本発明の実施の形態を図１３に基づいて説明する。本実施の形態は、センスアンプ回路のラッチ回路の改良に関する。
【００８４】
先ず、従来の構成を説明する。図１２は、センスアンプ回路のラッチ回路を構成するペアトランジスタの従来の一般的概略レイアウト図である。同図において、ＯＤは活性化領域、Ｑ１及びＱ２はラッチ回路において対を成すペアトランジスタ、ＢＬ及びＮＢＬは相補ビット線対、Ｓは前記ペアトランジスタＱ１、Ｑ２の共通ソースである。一方のビット線ＢＬは一方のトランジスタＱ１のゲートと他方のトランジスタＱ２のドレインに接続され、他方のビット線ＮＢＬは他方のトランジスタＱ２のゲートと一方のトランジスタＱ１のドレインに接続されている。ペアトランジスタＱ１、Ｑ２は、その各ゲート電極Ｇ１、Ｇ２が同一の活性領域ＯＤ内において互いに平行に配置されると共に、共通のソース電極Ｓを中心に点対称に配置されている。ここで、活性化領域ＯＤ上では、前記ペアトランジスタＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２のゲート長Ｌ１は相互に同一長Ｌ１である。
【００８５】
近年の微細化プロセスでは、前記従来の構成において、トランジスタＱ１、Ｑ２のゲート長及びゲート幅を小さく設定すると、前記ペアトランジスタＱ１、Ｑ２の閾値電圧の相対バラツキが顕著になってくる。このペアトランジスタＱ１、Ｑ２の閾値電圧の相対バラツキが大きくなると、ビット線の数１０ｍＶ付近の微小電位を増幅するセンスアンプ回路の動作では、その動作マージンが少なくなり、データの誤読み出しが生じる場合も起こり得る。
【００８６】
図１３は、前記課題を解決するためのセンスアンプ回路のレイアウト構成の実施の形態を示す。同図では、各構成要素は従来例を示した図１２と同一であるが、トランジスタＱ１、Ｑ２の活性領域ＯＤで相互に平行に延びるゲート電極Ｇ１、Ｇ２において、ペアトランジスタＱ１、Ｑ２の活性領域ＯＤと分離領域との境界付近（活性領域ＯＤの両端部）でのゲート長Ｌ２は、中央部付近のゲート長Ｌ１よりも長く（Ｌ２＞Ｌ１）設定されている。本実施の形態では、Ｌ２＞２・Ｌ１に設定されている。更に、この構成に伴い、トランジスタＱ１、Ｑ２は、共通ソースＳを中心にしてワード線方向に対称、及びビット線方向にも対称に構成されている。
【００８７】
従って、本実施の形態では、次の作用を奏する。即ち、活性領域ＯＤと分離領域との境界付近では、加工的なバラツキや注入イオンの濃度バラツキ等に起因して、閾値電圧の相対バラツキが生じるが、活性領域ＯＤと分離領域との境界付近でのゲート長Ｌ２が長いので、この付近のチャネル領域は閾値電圧近傍でトランジスタとして働き難くなる。その結果、ペアトランジスタＱ１、Ｑ２の相対バラツキが低減されるので、微小電位差を増幅するセンスアンプ回路の動作の安定性が大幅に向上するになる。
【００８８】
【発明の効果】
以上説明したように、請求項１〜１１記載の発明によれば、隣接するビット線間に第１の配線パターンを配置して、隣接するビット線間の干渉ノイズを低減したので、データ読み出し動作の安定化を実現できる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の第１の実施の形態のダイナミック型ＲＡＭの概略構成を示す図、（ｂ）はメモリセルの構成図である。
【図２】 同ダイナミック型ＲＡＭのサブアレイの詳細な構成を示す図である。
【図３】 図２のIII- III線断面図である。
【図４】 図２のIV- IV線断面図である。
【図５】 図２のV- V線断面図である。
【図６】 図２のVI- VI線断面図である。
【図７】 同ダイナミック型ＲＡＭのセンスアンプ列及びその左右に位置するサブアレイでの電源用配線のレイアウト構成を示す図である。
【図８】 同ダイナミック型ＲＡＭのメモリセルのレイアウト構成を示す図である。
【図９】 ダイナミック型ＲＡＭのセンスアンプ回路のレイアウト構成を示す図である。
【図１０】 本発明の第２の実施の形態のダイナミック型ＲＡＭのセンスアンプ回路のレイアウト構成を示す図である。
【図１１】 同ダイナミック型ＲＡＭのセンスアンプ回路の他のレイアウト構成を示す図である。
【図１２】 ダイナミック型ＲＡＭのセンスアンプ回路を構成するペアトランジスタの従来のレイアウト構成を示す図である。
【図１３】 本発明の第３の実施の形態のダイナミック型ＲＡＭのセンスアンプ回路を構成するペアトランジスタのレイアウト構成を示す図である。
【図１４】 本発明の第１の実施の形態のダイナミック型ＲＡＭのチップ全体構成を示す図である。
【図１５】 従来のダイナミック型ＲＡＭの概略構成を示す図である。
【図１６】 従来のダイナミック型ＲＡＭのノイズ混入に起因するデータの誤った読み出し動作の説明図である。
【符号の説明】
ＭＡＴＡ 第１のメモリマット
ＭＡＴＢ 第２のメモリマット
ＭＣ メモリセル
ＢＬ０〜ＢＬｎ、
ＮＢＬ０〜ＮＢＬｎ ビット線
ｅｘ 突出部分
ＷＬ０Ａ〜ＷＬｎＡ、
ＷＬ０Ｂ〜ＷＬｎＢ ワード線
ＳＡ０〜ＳＡｎ センスアンプ回路
ＳＬＤ、ＳＬＤＭ１ 第１の配線パターン
ＳＬＤＭ２ 第２の配線パターン
Ｐ プレート電極
ＰＬＴ 共通プレート電極
Ｎ 蓄積ノード
Ｑ１ トランスファゲート（ＭＯＳトランジスタ）
Ｑ２ ＭＯＳキャパシタ
ＰＬＴＭＴ２ プレート電極裏打ち配線
ＷＬＭＴ ワード線裏打ち配線
ＭＢＬ０〜ＭＢＬ３ グローバルビット線
ＳＬＤＭ３ 第３の配線パターン
ＶＳＳＬ グランド電位供給線
Ｎｗｅｌｌ 基板
ＢＰ ビット線プリチャージ電位供給線
ＰＬＴＭＴ、ＶＣＰ２ プレート電極裏打ち配線(第４の配線パターン)
ＰＬＴＭＴ２ 第５及び第６の配線パターン
ＪＴ 裏打ち領域
ＯＤ 活性化領域
ｉｎ 拡大部
ＮＳＡ０、ＮＳＡ１ Ｎチャネル型ペアトランジスタ
ＰＳＡ０、ＰＳＡ１ Ｐチャネル型ペアトランジスタ
ＳＧ０、ＳＧ１ スイッチ回路
Ｇ１、Ｇ２ ゲート電極
４ 内部電源発生回路ブロック
５ メモリブロック
６ メモリアレイ
７ センスアンプ列
８ サブアレイ
１０ メモリチップ
【発明の属する技術分野】
本発明は、ランダム・アクセス・メモリなどの半導体記憶装置、特に、ダイナミック型メモリセルに接続されたビット線がセンスアンプ列を中心に左右に延びる１交点式（オープンビット線型）のものに関する。
【０００２】
【従来の技術】
従来、半導体記憶装置として、特開昭５９−２３６５号公報及び特開２００１−１１８９９９号公報がある。これら公報の技術は、共に、１トランジスタ１キャパシタからなるダイナミック型メモリセルと、ワード線と、ビット線とにより構成されると共に、相補ビット線対を構成する２本のビット線がセンスアンプ列を中心に各々左右に延びる１交点方式（オープンビット線型）のダイナミック型ＲＡＭを対象としている。
【０００３】
前記第１の公報では、ＭＯＳ容量を利用した情報記憶キャパシタを用いた場合に、周辺回路の動作によって電源電圧が変動した際に、その変動がセンスアンプ列を境に左右に２分割されたプレート電極の全体に伝わらないことを解消するように、プレート電極別に、プレート電極と複数箇所で接続される第１の配線をビット線と直行する方向に配置すると共に、各プレート電極に接続された前記第１の配線同士を第２の配線で接続し、この第２の配線の中央部を第３の配線により周辺回路の電源線に接続する構成を採用して、周辺回路の電位変化時にもこれに対応してプレート電極の電位を全体的に均一化するようにしている。
【０００４】
一方、前記第２の公報では、情報記憶キャパシタがＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ-ｌｉｎｅ）型のものや、情報記憶キャパシタの一方の電極が層間絶縁膜の孔の内壁に形成されたシリンダ形状である場合に、ビット線とプレート電極との間に存在する寄生容量に起因するプレートノイズを軽減するように、センスアンプ列を中心にその左右両側に設けられた複数のダイナミック型メモリセルのキャパシタの共通プレート電極同士を相互に接続している。
【０００５】
【発明が解決しようとする課題】
近年、ロジック回路とダイナミック型ＲＡＭとを１チップ上に混載したＤＲＡＭ混載ＬＳＩの製品化が盛んであるが、前記ＤＲＡＭ混載ＬＳＩに搭載されるダイナミック型ＲＡＭのメモリ容量は、汎用ＤＲＡＭに比べて比較的小容量であり、標準ＣＭＯＳと同等のトランジスタ性能とコスト低減が望まれている。このため、標準ＣＭＯＳプロセスで製造可能なプレーナ型メモリセルを用いたダイナミック型ＲＡＭを混載するのが効果的である。また、ダイナミック型ＲＡＭのサイズを縮小するためには、動作方式を１交点方式（オープンビット線型）とすることが望ましい。
【０００６】
しかし、１交点方式のダイナミック型ＲＡＭについて、本願発明者等がノイズ干渉を詳細に検討したところ、近年の微細化プロセスでは、隣接ビット線間の干渉ノイズが支配的であること、プレート電極にも無視できないノイズが乗ることが判明した。このプレートノイズを低減するために前記第１及び第２の公報に記載の技術を用いてプレート電位を安定化しても、不十分である。しかも、隣接ビット線間の干渉ノイズに対して対策されていない。更に、何れの公報も、プレート電極の形成工程がトランジスタのゲート電極形成工程とは別工程であるため、製造工程が多く、ウエハコストの増大となる欠点を持つ。
【０００７】
以下、図１５及び図１６を用いて、隣接ビット線間の干渉によるメモリアレイの動作マージンの劣化について説明する。
【０００８】
図１５に示すように、センスアンプ列の左右に各々メモリアレイＭＡＴＡ、ＭＡＴＢが配置された１交点方式のメモリアレイでは、隣接するビット線間に寄生容量が存在する。一例として、メモリアレイＭＡＴＡのワード線ＷＬ０Ａを選択して、メモリセルＭＣからのデータの読み出し動作を行って、ビット線ＢＬ１にハイレベルを読み出し、他のビット線ＢＬ０、ＢＬ２〜ＢＬｎからロウレベルを読み出す場合を説明する。
【０００９】
この場合、ビット線ＢＬ１に隣接するビット線ＢＬ０、ＢＬ２のデータが反転データであるため、ビット線ＢＬ１は、隣接するビット線間の寄生容量Ｃｂｓ０１Ａ、Ｃｂｓ１２Ａを介してカップリングノイズを受け、このビット線ＢＬ１に現れる読み出し電位は小さくなる。一方、参照電位となるメモリアレイＭＡＴＢ側のビット線ＮＢＬ０〜ＮＢＬｎの電位変動はない。従って、センスアンプによる増幅動作開始時点での各相補ビット線間の電位差については、相補ビット線対（ＢＬ１、ＮＢＬ１）の読み出し電位差は、他の相補ビット線対よりも小さい。この状態で、センスアンプによる増幅動作が行われると、ビット線ＢＬ１のハイレベル読み出しマージンが小さいため、センスアンプのバランスが崩れている場合には、データが誤って増幅される場合がある。
【００１０】
更に、ビット線ＢＬ１のハイレベル信号が小さく、他のビット線ＢＬ０、ＢＬ２〜ＢＬｎのロウレベル信号が大きい状態で増幅動作を行うと、ビット線ＢＬ０、ＢＬ２〜ＢＬｎの増幅動作はその増幅速度が速く、ビット線ＢＬ１の増幅動作速度は遅い。この時も、ビット線間の寄生容量Ｃｂｓ０１Ａ、Ｃｂｓ１２Ａを介してビット線ＢＬ１には逆相ノイズが生じ、またメモリアレイＭＡＴＢ側にも寄生容量Ｃｂｓ０１Ｂ、Ｃｂｓ１２Ｂを介してビット線ＮＢＬ１に逆相ノイズが生じる。これらのノイズが相補ビット線対（ＢＬ１、ＮＢＬ１）の増幅速度を更に遅延させるので、相補ビット線対（ＢＬ１、ＮＢＬ１）のデータが反転され、誤読み出しとなる場合がある。
【００１１】
このように、１交点方式のメモリアレイでは、隣接ビット線間に寄生容量が存在するために、ビット線に読み出されるデータパターンに依存して、データが誤って読み出される可能性があり、特に、メモリセルに蓄積されている信号電荷量がリーク電流等によって減少した場合には、ビット線に読み出される信号レベルは更に小さくなり、誤読み出しの可能性は更に高くなる。
【００１２】
更に、従来のダイナミック型ＲＡＭにおいて、センスアンプ回路が大きい場合には、高集積化が低下し、またセンスアンプ回路を構成するＮチャネル型及びＰチャネル型のペアトランジスタの動作バラツキが大きい場合には、動作が安定せず、やはりデータの誤読み出しの可能性がある。
【００１３】
本発明は前記従来の課題を解決するものであり、その目的は、ビット線間の干渉ノイズを抑制して動作マージンの向上を図った１交点式の半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するため、本発明では、ビット線間の各々にシールド用の配線を配置する。
【００１５】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のワード線と、前記ワード線と交差する方向に延びる複数のビット線と、前記ワード線とビット線との各交点に配置され、１つのＭＯＳトランジスタより成るトランスファゲート及び１つのキャパシタを有するダイナミック型メモリセルとを備え、前記各ダイナミック型メモリセルのトランスファゲートの一端は前記ビット線に接続され、他端は前記キャパシタの蓄積ノードに接続され、ゲートは前記ワード線に接続された半導体記憶装置であって、前記複数のビット線の隣接するビット線間には、各々、前記隣接するビット線と平行に延び且つ前記隣接するビット線と同一の配線層に形成されたシールド用の第１の配線パターンが配置され、前記第１の配線パターンの各々と交差してワード線の延びる方向に配置された複数の第２の配線パターンを有し、前記第１の配線パターンは、各々、前記第２の配線パターンとの各交点において接続されていて、前記第１及び第２の配線パターンが全体として行及び列に網目状に配置されることを特徴としている。
【００１６】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記ダイナミック型メモリセルは、キャパシタがＭＯＳトランジスタで構成された並行平板型であり、前記キャパシタのプレート電極と前記複数のワード線とは同一工程で形成され、前記キャパシタ及び前記複数のワード線の上方の配線層に、前記複数のビット線と前記第１の配線パターンとが形成されていることを特徴としている。
【００１７】
請求項３記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記第１の配線パターンは、第１層目のメタル配線層に形成されていることを特徴としている。
【００１８】
請求項４記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１の配線パターンは固定電位に設定されることを特徴とする。
【００１９】
請求項５記載の発明は、前記請求項４記載の半導体記憶装置において、前記第１の配線パターンと前記ダイナミック型メモリセルの基板とは、共通の電位に設定されることを特徴とする。
【００２０】
請求項６記載の発明は、前記請求項４又は５記載の半導体記憶装置において、前記第１の配線パターンは、センスアンプ回路の電源線に接続されることを特徴としている。
【００２１】
請求項７記載の発明は、前記請求項４又は５記載の半導体記憶装置において、前記第１の配線パターンは、センスアンプ回路のグランド線に接続されることを特徴とする。
【００２２】
請求項８記載の発明は、前記請求項１記載の半導体記憶装置において、裏打ちワード線構成の半導体記憶装置において、前記第２の配線パターンは、各々、前記ワード線裏打ち配線と平行に延び、且つ前記ワード線裏打ち配線と同一の配線層に形成されることを特徴とする。
【００２３】
請求項９記載の発明は、前記請求項１記載の半導体記憶装置において、サブワード線とメインワード線との階層ワード線構成の半導体記憶装置において、前記第２の配線パターンは、各々、前記メインワード線と平行に延び、且つ前記メインワード線と同一の配線層に形成されることを特徴とする。
【００２４】
請求項１０記載の発明は、前記請求項１、８又は９記載の半導体記憶装置において、前記第１の配線パターンは、各々、ビット線方向において、ビット線と前記ダイナミック型メモリセルのトランスファゲートとの接続部位毎に分断されており、前記第２の配線パターンの上層の配線層には、ビット線の延びる方向に第３の配線パターンが形成され、前記第２の配線パターンは、各々、前記第３の配線パターンとの各交点において第３の配線パターンと接続されることを特徴とする。
【００２５】
請求項１１記載の発明は、前記請求項１、８、９又は１０記載の半導体記憶装置において、前記ダイナミック型メモリセルは、キャパシタがＭＯＳトランジスタで構成され、トランスファゲートはワード線方向に偏った位置に配置され、前記キャパシタの活性領域は、前記トランスファゲートの位置とは反対側の部位がビット線方向に拡大した拡大部を有し、ビット線は前記トランスファゲートに向けて延びる突出部分を有することを特徴とする。
【００２６】
以上により、請求項１〜１１記載の発明では、隣接するビット線間に配置されたシールド用の第１の配線パターンにより、隣接するビット線間の干渉ノイズが大幅に低減されるので、データ読み出し動作の安定化が実現できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２８】
（第１の実施の形態）
図１４は本発明の第１の実施の形態の半導体記憶装置の全体概略レイアウトを示す。
【００２９】
同図において、１０はダイナミック型ＲＡＭを構成するメモリチップであり、このメモリチップ１０において、１は図中左端に配置されたメモリ制御回路ブロック、２は前記メモリ制御回路ブロック１の図中右方に配置されたリード及びライトアンプ並びにカラム選択回路ブロック、３は中央部においてメモリチップ１０の長手方向に配置されたロウデコーダ及びワード線駆動回路ブロック、４は図中右端に配置された内部電源発生回路ブロック、５、５は前記ロウデコーダ及びワード線駆動回路ブロック３の図中上方及び下方に２分割して配置されたメモリブロックである。
【００３０】
前記各メモリブロック５は、メモリチップ１０の長手方向に１６個配置したメモリアレイ６を有する。前記メモリアレイ６は、拡大図に示すように、メモリチップ１０の短尺方向に２列に配置されたメモリセルアレイ（以下サブアレイと称する）８と、同一行の２個のサブアレイ８、８間に配置されたセンスアンプ列７と、上下のサブアレイ８、８間に設けられたワード線裏打ち領域９とから成る。前記センスアンプ列７を構成する各センスアンプ回路は、ＣＭＯＳ型ラッチ回路を含んで構成される。本実施の形態のダイナミック型ＲＡＭは、前記センスアンプ列７を中心に左方に延びるビット線と右方に延びるビット線とにより相補のビット線対を構成する、いわゆる１交点方式（オープンビット線方式）の構成である。
【００３１】
前記各メモリブロック５上には、各メモリアレイ６を貫通して延びる複数のグローバルビット線（図示せず）が形成され、この各グローバルビット線は、各メモリアレイ６においてスイッチ手段（図示せず）により各メモリアレイ６のビット線と選択接続される。前記リード及びライトアンプ並びにカラム選択回路ブロック２には、図示しないが、前記グローバルビット線を選択的するカラム選択回路と、前記カラム選択回路で選択されたグローバルビット線対の増幅動作を行うリードアンプ回路と、前記グローバルビット線対に対してデータの書き込み動作を行うライトアンプ回路とが含まれる。また、前記内部電源発生回路ブロック４には、図示しないが、降圧回路、プレート電位発生回路、ビット線プリチャージ電位発生回路が含まれる。
【００３２】
拡大図に示した１つのサブアレイ８には、例えばワード線が３２本、冗長ワード線が1本、及びそれらと交差する方向に延びるビット線が３２本設けられ、その各ワード線とビット線との交点には、１トランジスタ、１キャパシタ構成のダイナミック型メモリセルが接続される。１つのサブアレイ８内に３２本のワード線と３２本のビット線とが設けられるので、メモリセルの数は３２×３２＝１０２４個となる。各メモリアレイ６には、６４個のサブアレイ８が設けられ、更にメモリアレイ６がビット線方向に１６個設けられるので、記憶容量は１０２４×６４×１６＝１Ｍとなる。メモリブロック５は上下に２個設けられるので、全体では１Ｍ×２＝２Ｍビットの記憶容量を持つことになる。
【００３３】
図１（ａ）は、図１４に拡大図で示した２個のサブアレイ８、８及びその間に配置したセンスアンプ列７の具体的構成を示す。
【００３４】
同図（ａ）において、ＭＡＴＡはセンスアンプ列７の左方に位置するサブアレイ、ＭＡＴＢは右方に位置するサブアレイ、ＷＬ０Ａ〜ＷＬｎＡ及びＷＬ０Ｂ〜ＷＬｎＢは各々ワード線、ＢＬ０〜ＢＬｎ及びＮＢＬ０〜ＮＢＬｎはビット線であって、同一列の１対のビット線（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線を構成する。ＭＣは１つのトランジスタと１つのキャパシタとからなるダイナミック型メモリセル、ＳＡ０〜ＳＡｎはセンスアンプ回路であってＣＭＯＳ型ラッチ回路を含む。また、ＰＬＴは前記メモリセルＭＣのキャパシタの共通プレート電極であって、１本のワード線に接続されたメモリセルＭＣ同士及び隣接するメモリセルＭＣ同士を含む複数のメモリセル間で共通電極となっている。ＷＬＤＡ及びＷＬＤＢはワード線駆動回路である。センスアンプ列７は複数のセンスアンプ回路ＳＡ０〜ＳＡｎを持つ。
【００３５】
そして、図１（ａ）において、ＳＬＤは各サブアレイＭＡＴＡ、ＭＡＴＢ別に、隣接するビット線ＢＬ０〜ＢＬｎ間、及び隣接するビット線ＮＢＬ０〜ＮＢＬｎ間に配置された第１の配線パターンである。この第１の配線パターンＳＬＤには、固定電位として電源電位ＶＤＤが供給される。ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎは第１層目のメタル配線層に形成され、前記第１の配線パターンＳＬＤも前記ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎと同一の配線層に形成される。Ｃｂｓは前記ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎと前記第１の配線パターンＳＬＤ間の寄生容量を示す。
【００３６】
本実施の形態では、前記のようにサブアレイＭＡＴＡ内で隣接するビット線ＢＬ０〜ＢＬｎ間、及びサブアレイＭＡＴＢ内で隣接するビット線ＮＢＬ０〜ＮＢＬｎ間に、これらビット線と同一の配線層に形成された第１の配線パターンＳＬＤを設け、この第１の配線パターンＳＬＤの電位は固定電位ＶＤＤに設定される。従って、メモリセルＭＣから記憶情報を相補ビット線対に読み出す時や、ビット線に読み出された微小電位差を対応するセンスアンプ回路ＳＡ０〜ＳＡｎで増幅する時に、これら第１の配線パターンＳＬＤがシールド線として機能するので、隣接ビット線間の寄生容量を介して生じるデータ読み出しへの干渉ノイズを大幅に低減することができ、データの読み出し動作をより安定させることが可能である。
【００３７】
前記メモリセルＭＣの回路図を図１（ｂ）に示す。同図（ｂ）において、Ｑ１はＭＯＳトランジスタより成るトランスファゲート、Ｑ２はＭＯＳトランジスタにより構成されたキャパシタであって、並行平板型のメモリセルとなっている。ＷＬはワード線、ＢＬはビット線であって、前記ワード線ＷＬがトランスファゲートＱ１のゲートに、ビット線ＢＬがトランスファゲートＱ１のソース及びドレインの一方に、トランスファゲートＱ１のソース及びドレインの他方がＭＯＳキャパシタＱ２の蓄積ノードＮに、ＭＯＳキャパシタＱ２のプレート電極Ｐが前記共通電極とされた共通プレート電極ＰＬＴに接続される。
【００３８】
図２は図１のサブアレイＭＡＴＡの一部の更に詳細な構成を示す。同図のサブアレイＭＡＴＡにおいて、ＢＬ０〜ＢＬ７は１層目のメタル配線層に形成したビット線、ＳＡＳｅｃｔ０及びＳＡｓｅｃｔ１はセンスアンプ列、ＷＬはポリシリコンで形成されたワード線、ＷＬＭＴは２層目のメタル配線層に形成されたワード線裏打ち配線、ＰＬＴは共通プレート電極であって、ポリシリコン配線で形成されると共に、１本のワード線ＷＬに共通接続された複数のメモリセルＭＣとこれらのメモリセルＭＣに隣接する他の複数のメモリセルＭＣとでプレート電極を共用化したものである。
【００３９】
更に、ＰＬＴＭＴは２層目のメタル配線層に形成されたプレート電極裏打ち配線、ＳＬＤＭ１は前記第１の配線パターンであって、１層目のメタル配線層に形成されると共に、隣接するビット線ＢＬ０〜ＢＬ７間に位置する。ＳＬＤＭ２は２層目のメタル配線層に形成された第２の配線パターンであって、前記１の配線パターンＳＬＤＭ１に交差してワード線ＷＬの延びる方向に配置され、その各交差点で、後述するコンタクトＶＩＡ１（図中黒丸印で示す）により第１の配線パターンＳＬＤＭ１に共通に接続されている。固定電位として電源電位ＶＤＤが第２の配線パターンＳＬＤＭ２に供給され、この電源電位ＶＤＤは第２の配線パターンＳＬＤＭ２を経て第１の配線パターンＳＬＤＭ１に供給される。ＪＴはワード線裏打ち領域であって、ワード線ＷＬとワード線裏打ち配線ＷＬＭＴとを接続すると共に共通プレート電極ＰＬＴとプレート電極裏打ち配線ＰＬＴＭＴとを接続するための領域である。更に、図中黒丸で示すＶＩＡ１は１層目のメタル配線と２層目のメタル配線とを接続するコンタクト、図中×印で示すＣＷは１層目の配線とポリシリコン及び活性領域とを接続するコンタクトである。
【００４０】
本実施の形態では、前記第１の配線パターンＳＬＤＭ１は、ビット線ＢＬ０〜ＢＬ７と互いに平行に且つこれらビット線と同一の配線層で形成されており、サブアレイＭＡＴＡの左右端部においてコンタクトＣＷによりサブアレイＭＡＴＡの基板と接続されている。また、前記第２の配線パターンＳＬＤＭ２は、ワード線裏打ち配線ＷＬＭＴと同一の配線層においてこれらワード線裏打ち配線ＷＬＭＴと互いに平行して配置されている。
【００４１】
図３は前記図２のサブアレイＭＡＴＡでのIII-III線断面図、図４はワード線裏打ち領域ＪＴでのIV−IV線断面図である。図３において、共通プレート電極ＰＬＴ及びワード線ＷＬは同一の製造工程において第１層のメタル配線層に形成されている。また、第１の配線パターンＳＬＤＭ１は、第２の配線パターンＳＬＤＭ２との各交点で１層目のメタル配線と２層目のメタル配線とを接続するコンタクトＶＩＡ１により接続されると共に、左右端部においてこの第１の配線パターンＳＬＤＭ１と活性領域ｎ＋とを接続するコンタクトＣＷにより基板ＮＷＥＬＬに固定電位ＶＤＤを供給している。また、第１の配線パターンＳＬＤＭ１の上方には第２層目の配線層が形成され、この配線層には、共通プレート電極ＰＬＴの上方に位置する部位にプレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴが形成されている。このプレート電極裏打ち配線ＰＬＴＭＴを中心として、その左右に隣接してワード線裏打ち配線ＷＬＭＴが形成され、更に、このワード線裏打ち配線ＷＬＭＴの左右に隣接して前記第２の配線パターンＳＬＤＭ２が形成されている。
【００４２】
図４では、ワード線裏打ち領域ＪＴにおいて、プレート電極裏打ち配線ＰＬＴＭＴは、コンタクトＶＩＡ１及びコンタクトＣＷによりその直下方に位置する共通プレート電極ＰＬＴに接続されている。また、ワード線裏打ち配線ＷＬＭＴは、コンタクトＶＩＡ１により第１層の配線層に入った後、共通プレート電極ＰＬＴの両端部を避けるように左又は右に折れ曲がって、コンタクトＣＷによりポリシリコン層のワード線ＷＬに接続されている。
【００４３】
図５は、図２の共通プレート電極ＰＬＴでのＶ−Ｖ線断面図、図６は前記第２の配線パターンＳＬＤＭ２でのVI−VI線断面図である。図５において、サブメモリ領域には１層目のメタル配線層に複数のビット線ＢＬと前記第１の配線パターンＳＬＤＭ１とが交互に形成されている。２層目のメタル配線層にはプレート電極裏打ち配線ＰＬＴＭＴが形成され、この裏打ち配線ＰＬＴＭＴはワード線裏打ち領域ＪＴにおいてコンタクトＶＩＡ１及びコンタクトＣＷによりポリシリコン層の共通プレート電極ＰＬＴに接続されている。
【００４４】
また、図６において、サブメモリ領域には、１層目のメタル配線層に複数のビット線ＢＬと第１の配線パターンＳＬＤＭ１とが交互に構成されている。また、２層目のメタル配線層に形成された第２の配線パターンＳＬＤＭ２は、第１の配線パターンＳＬＤＭ１との交点においてコンタクトＶＩＡ１によりこの第１の配線パターンＳＬＤＭ１と接続されている。尚、図３〜図６において、メモリセルのトランジスタ及びキャパシタの断面構造については、説明を省略している。
【００４５】
以上の説明及び図２、図３及び図６から判るように、第１の配線パターンＳＬＤＭ１と第２の配線パターンＳＬＤＭ２とを網目状に配置して、固定電位ＶＤＤを第２の配線パターンＳＬＤＭ２から第１の配線パターンＳＬＤＭ１に供給したので、固定電位ＶＤＤを低抵抗で第１の配線パターンＳＬＤＭ１に供給することができる。従って、隣接ビット線ＢＬ間に形成されたこの第１の配線パターンＳＬＤＭ１のシールド機能をより安定して発揮させることができる。
【００４６】
しかも、図２及び図３に示したように、前記第１の配線パターンＳＬＤＭ１の固定電位ＶＤＤを基板ＮＷＥＬＬにも与えて、基板電位を第１の配線パターンＳＬＤＭ１の固定電位と同一の電位にしたので、基板電位の安定化をも図ることができる。
【００４７】
更に、本実施の形態のようにワード線ＷＬと共通プレート電極ＰＬＴとを同一の製造工程でポリシリコン層に形成した構造のメモリセルでは、共通プレート電極ＰＬＴがその左右に位置するワード線ＷＬによって同一メモリアレイＭＡＴＡ内で分断、細分化される関係上、この細分化された各共通プレート電極ＰＬＴの抵抗値は高くなる。しかし、本実施の形態では、共通プレート電極ＰＬＴの上層（ワード線裏打ち配線ＷＬＭＴ及び前記第２の配線パターンＳＬＤＭ２と同一の配線層）に、プレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴを形成し、このプレート電極裏打ち配線ＰＬＴＭＴをワード線裏打ち領域ＪＴにおいてコンタクトＶＩＡ１、ＣＷによりポリシリコン層の共通プレート電極ＰＬＴに共通接続したので、共通プレート電極ＰＬＴの低抵抗化が可能となる。従って、共通プレート電極ＰＬＴからのデータ読み出しの干渉ノイズを抑制して、データの読み出し動作の安定化を図ることができる。
【００４８】
加えて、図４から判るように、ワード線裏打ち配線ＷＬＭＴの左右にプレート電極裏打ち配線ＰＬＴＭＴと第２の配線パターンＳＬＤＭ２とが配置される構成であるので、２本のワード線ＷＬ同士の干渉ノイズを低減でき、データ読み出し動作の安定化を図ることができる。
【００４９】
本実施の形態では、図１（ｂ）に示すプレーナ型（並行平板型）のＭＯＳキャパシタを用いたメモリセルを使用している。このプレーナ型メモリセルは、スタック型キャパシタやトレンチ型キャパシタのような立体型キャパシタを使用したメモリセルに対して、メモリセルの面積が大きく、構造が単純である。このため、ビット線ピッチ及びワード線ピッチが緩和され、ＣＭＯＳプロセスに対して特別な製造工程の追加の必要がない。従って、プレーナ型メモリセルを使用する場合には、特に、既述した構成を取り易くなり、動作の安定性と合わせて製造コストの削減が可能となる。
【００５０】
尚、本実施の形態では、ワード線ＷＬ及び共通プレート電極ＰＬＴをポリシリコン層に形成したが、ポリシリコンとタングステンとの積層構造に代表されるような構造であっても良く、要は、ワード線とプレート電極とが同一の製造工程で形成されれば良い。また、本実施の形態では、ビット線ＢＬ及び第１の配線パターンＳＬＤＭ１を第１層のメタル配線層に形成したが、これらを他の配線材料及び他の配線層に形成して良く、要は、ビット線ＢＬと第１の配線パターンＳＬＤＭ１が同一の製造工程で形成されれば良い。
【００５１】
図７は、本実施の形態のダイナミック型ＲＡＭにおける電源供給方法の一例を示し、電源供給用のメタル配線層での構成を示す。
【００５２】
同図において、ＢＬ０〜ＢＬ５及びＮＢＬ０〜ＮＢＬ５はビット線であって、何れも１層目のメタル配線層に形成されると共に、同一行のビット線（ＢＬ０、ＮＢＬ０）〜（ＢＬ５、ＮＢＬ５）同士で相補ビット線対を構成する。ＭＢＬ０〜ＭＢＬ３は前記ビット線ＢＬ０〜ＢＬ５、ＮＢＬ０〜ＮＢＬ５と同一方向に延びて各メモリアレイ６を貫通するグローバルビット線であって、３層目のメタル配線層に形成されていて、各メモリアレイ６内のセンスアンプ領域において所定のスイッチ手段（図示せず）によって何れかのビット線に選択的に接続される。
【００５３】
また、ＳＬＤＭ１は、隣接するビット線ＢＬ０〜ＢＬ５間、及び隣接するビット線ＮＢＬ０〜ＮＢＬ５間に配置された第１の配線パターンであって、１層目のメタル配線層において所定長さに分断されて形成されている。これらの第１の配線パターンＳＬＤＭ１が分断されている理由は後述する（図８において説明する）。ＳＬＤＭ２は前記第１の配線パターンＳＬＤＭ１と交差するように形成された第２の配線パターンであって、２層目のメタル配線層に形成され、等ピッチで複数本形成されていると共に、前記第１の配線パターンＳＬＤＭ１との各交点においてコンタクトＶＩＡ１（図中黒丸印で示す）によって第１の配線パターンＳＬＤＭ１と接続される。また、この第２の配線パターンＳＬＤＭ２には、後述するように固定電位ＶＤＤが供給されると共に、ワード線裏打ち領域ＪＴにおいてコンタクトＶＩＡ１によりメモリアレイ６の基板と接続されて、その基板電位を安定化させる。
【００５４】
更に、ＳＬＤＭ３は第３の配線パターンであって、３層目のメタル配線層に形成され、前記グローバルビット線ＭＢＬ０〜ＭＢＬ３と同一の方向（ビット線方向）に同一の配線層で平行して延長されており、前記第２の配線パターンＳＬＤＭ２との各交点においてコンタクトＶＩＡ２（図中×印で示す）により各第２の配線パターンＳＬＤＭ２と接続される。更に、この第３の配線パターンはＳＬＤＭ３は、所定の２本のグローバルビット線（同図ではＭＢＬ２とＭＢＬ３）に挟まれた形で１本形成され、全体としては等ピッチで複数本形成されると共に、各メモリアレイ６の領域を図７において横方向に各サブアレイ８、８及びセンスアンプ列７を貫通して、内部電源発生回路ブロック４にまで達している。そして、この内部電源発生回路ブロック４及び各センスアンプ列７において、各第３の配線パターンＳＬＤＭ３は、コンタクトＶＩＡ３（図中△印で示す）により電源配線ＶＤＤに共通接続されていて、内部電源発生回路ブロック４の電源配線ＶＤＤから電源供給を受けて、この受けた固定電位をセンスアンプ列７の各センスアンプ回路ＳＡ０〜ＳＡｎに共通に供給すると共に、各第２の配線パターンＳＬＤＭ２を経て各第１の配線パターンＳＬＤＭ１に共通に供給する。尚、第３の配線パターンＳＬＤＭ３を内部電源発生回路ブロック４のグランド配線ＶＳＳ及びセンスアンプ回路ＳＡ０〜ＳＡｎのグランド配線に共通接続してグランド電位（固定電位）を第１の配線パターンＳＬＤＭ１に供給しても良い。
【００５５】
このように、第１の配線パターンＳＬＤＭ１への固定電位（電源電位ＶＤＤ）の供給は第２及び第３配線パターンＳＬＤＭ２、ＳＬＤＭ３を持った３層構造から成っており、第１及び第２の配線層においてこれら第１及び第２の配線パターンＳＬＤＭ１、ＳＬＤＭ２は多数本形成されて、これら配線層間で互いに網目状に交差する多重メッシュ構造となっている。従って、このような配線構造で固定電位ＶＤＤを供給することにより、センスアンプ列７を含むメモリアレイ６の全領域に固定電位ＶＤＤを第１の配線パターンＳＬＤＭ１に均等に且つ低抵抗で供給することが可能となり、その結果、メモリアレイ６内のデータの読み出し及び書き込み動作において隣接ビット線間の干渉ノイズが有効に低減されるので、場所依存が少なく且つ安定した動作が可能となる。
【００５６】
続いて、図７について説明する。同図において、ＰＬＴＭＴはプレート電極裏打ち配線（第４の配線パターン）であって、図１（ｂ）のメモリセルのプレート電極Ｐにプレート電位ＶＣＰを供給するための配線であり、サブアレイ８上において第２層目のメタル配線層に形成されると共にグローバルビット線ＭＢＬ０〜ＭＢＬ３と交差する方向に延長されている。
【００５７】
また、図７において、ＰＬＴＭＴ２はプレート電位ＶＣＰ供給用の第５の配線パターンであって、前記プレート電極裏打ち配線ＰＬＴＭＴと交差する方向、即ちビット線方向に延び、グローバルビット線ＭＢＬ０〜ＭＢＬ０と同一の方向に同一の配線層（第３層のメタル配線層）に形成されている。前記第５の配線パターンＰＬＴＭＴ２は、ワード線裏打ち領域ＪＴにおいて、センスアンプ列７を中心に両側に配置されたサブアレイ（メモリマット）８、８の各プレート電極裏打ち配線ＰＬＴＭＴとその各交点でコンタクトＶＩＡ２（図中×印で示す）により接続されている。
【００５８】
また、前記第５の配線パターンＰＬＴＭＴ２は、２本のグローバルビット線（図７ではＭＢＬ３とこれに隣接する図示しないグローバルビット線）に挟まれる形で配置されるが、全体では等ピッチで複数本形成され、ワード線裏打ち領域ＪＴに挟まれるサブメモリ８の領域内では少なくとも１本配置される。従って、複数本のプレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴに対して複数本の第５の配線パターンＰＬＴＭＴ２が交差状に配置されるので、両メモリマットＭＡＴＡ、ＭＡＴＢの各共通プレート電極ＰＬＴへのプレート電位ＶＣＰの供給の構成は網目状となっている。これらの第５の配線パターンＰＬＴＭＴ２は、各サブアレイ８の領域を貫通して内部電源発生回路ブロック４にまで達していて、この回路ブロック４において生成されたプレート電位ＶＣＰをプレート電極裏打ち配線ＰＬＴＭＴに供給する。このプレート電極裏打ち配線ＰＬＴＭＴは、図２に示したように、各ワード線裏打ち領域ＪＴにおいて共通プレート電極ＰＬＴにプレート電位ＶＣＰを供給する。
【００５９】
このように、本実施の形態では、複数本の第５の配線パターンＰＬＴＭＴ３が、センスアンプ列７を中心にして両側に配置されたメモリマット８、８の複数本のプレート電極裏打ち配線（第４の配線パターン）ＰＬＴＭＴと接続されていて、各メモリマット８、８の共通プレート電極ＰＬＴ同士が低抵抗で接続されるので、動作時に共通プレート電極ＰＬＴに発生するノイズを均等にすることができる。しかも、このように各メモリマット８、８の共通プレート電極ＰＬＴ同士を低抵抗で共通接続できるので、動作する側のメモリマット８の共通プレート電極ＰＬＴに発生するノイズに対して、他のメモリマット８の共通プレート電極ＰＬＴが平滑容量として作用するので、共通プレート電極ＰＬＴに発生するノイズをより一層に低減することができ、より動作の安定化が図られる。
【００６０】
更に、図７において、ＢＰはビット線プリチャージ電位供給線、ＶＳＳＬはグランド電位供給線であって、これらの供給線ＢＰ、ＶＳＳＬは共にグローバルビット線ＭＢＬ０〜ＭＢＬ３と同一の方向に延長され、且つ同一の配線層（３層目のメタル配線層）に複数本形成される。また、これらの供給線ＢＰ、ＶＳＳＬは、各々、２本のグローバルビット線に挟まれる形で配置されると共に、各サブアレイ８内において所定のピッチで配置され、２つのワード線裏打ち領域ＪＴ、ＪＴ間に少なくとも１本以上含まれるように配置される。前記ビット線プリチャージ電位供給線ＢＰ及びグランド電位供給線ＶＳＳＬは、各サブメモリアレイ８、８及びセンスアンプ列７を貫通して内部電源発生回路ブロック４に達し、この回路ブロック４からビット線プリチャージ電位ＶＣＰ及びグランド電位ＶＳＳを受ける。
【００６１】
尚、本実施の形態では、ワード線裏打ち構造のダイナミック型ＲＡＭについて説明したが、サブワード線とメインワード線とを持つ階層ワード線構造のダイナミック型ＲＡＭにおいても、同様に適用できるのは勿論である。即ち、階層ワード線構造のダイナミック型ＲＡＭでは、図示しないが、本実施の形態で既述したワード線裏打ち領域ＪＴを、階層ワード線構造のサブワード線駆動回路領域に置き換えれば、同様の効果が得られる。
【００６２】
（メモリセルの具体的構成）
図８は、本実施の形態のダイナミック型ＲＡＭに備えるメモリセルＭＣの具体的なレイアウト構成を示す。
【００６３】
同図において、ＷＬはワード線、ＢＬはビット線、ＰＬＴは共通プレート電極、ＳＬＤＭ１は隣接するビット線ＢＬ、ＢＬ間に配置された第１の配線パターンであって、ビット線ＢＬと同一の第１のメタル配線層に形成される。ＳＬＤＭ２は第２の配線パターンであって、第２のメタル配線層に形成される。ＭＣは、図１（ｂ）に示したように、１つのＭＯＳトランジスタで構成されたトランスファゲートＱ１と、１つのＭＯＳトランジスタで構成したＭＯＳキャパシタＱ２とにより構成されたメモリセルである。このメモリセルＭＣをアレイ状に配置する場合に、図８に示したように、ビット線方向に４個、ワード線方向に２個配置した合計８個を１単位としている。
【００６４】
また、図８において、ＯＤは前記メモリセルＭＣの活性領域であって、この活性領域ＯＤとワード線ＷＬとの重なり部分がトランスファゲートＱ１として形成される。また、この活性領域ＯＤと共通プレート電極ＰＬＴとの重なり部分がＭＯＳキャパシタＱ２として形成される。ＶＩＡ１は前記第１の配線パターンＳＬＤＭ１と第２の配線パターンＳＬＤＭ２とを接続するコンタクトである。図８から判るように、前記共通プレート電極ＰＬＴは、共通する１本のワード線ＷＬに接続されたメモリセルＭＣ同士と、隣接するメモリセルＭＣ同士とを含めた複数のメモリセルＭＣ同士間で共通化されている。
【００６５】
本実施の形態では、ＭＯＳキャパシタＱ２の面積を限られた領域でできるだけ広くするために、次の構成を採用している。以下、図中左下に位置する図中太線で囲んだメモリセルＭＣを例に挙げて説明する。このメモリセルＭＣでは、共通プレート電極ＰＬＴの下半分の領域を図中右方向のビット線方向に張り出させた拡大部ｉｎを持つ、いわゆるブーツ型（段差形状）のＭＯＳキャパシタＱ２に構成している。この共通プレート電極ＰＬＴの張り出し形状に合わせて、この近傍を走るワード線ＷＬもこの張り出し部分で図中右方向に屈曲している。このような共通プレート電極ＰＬＴの張り出し形状に合わせて、トランスファゲートＱ１の位置は、ビット線ＢＬの直下ではなく、図中上側のワード線方向に偏った位置に設定されていると共に、このトランスファゲートＱ１に接続されるビット線ＢＬも、トランスファゲートＱ１に向けて図中上側に延びる突出部分ｅｘが形成され、この突出部分ｅｘの先端近傍にコンタクトＣＷを形成して、このコンタクトＣＷにより前記突出部分ｅｘとトランスファゲートＱ１とを接続している。更に、前記ビット線ＢＬの突出部分ｅｘと第１の配線パターンＳＬＤＭ１とがショートしないように、第１の配線パターンＳＬＤＭ１は、ビット線ＢＬの突出部分ｅｘとトランスファゲートＱ１との接続部分、すなわちコンタクトＣＷ付近で分断された構成となっている。
【００６６】
図中左下のメモリセルＭＣ（Ｒ０）の図中右方に位置するメモリセルＭＣ（Ｍ０）は、メモリセルＭＣ（Ｒ０）の左右反転型であり、メモリセルＭＣ（Ｍ０）の図中右方に位置するメモリセルＭＣ（Ｍ１８０）はメモリセルＭＣ（Ｒ０）の上下反転型であり、メモリセルＭＣ（Ｍ１８０）の図中右方に位置するメモリセルＭＣ（Ｒ１８０）は、メモリセルＭＣ（Ｒ０）の上下左右反転型である。このビット線ＢＬ方向の同一列の４個のメモリセルＭＣ（Ｒ０）、ＭＣ（Ｍ０）、ＭＣ（Ｍ１８０）、ＭＣ（Ｒ１８０）をサブ単位として、ワード線ＷＬ方向には、前記サブ単位のメモリセルを上下反転した４個のメモリセルＭＣから成る他のサブ単位が配置されている。
【００６７】
以上のようなメモリセルＭＣの配置により、本実施の形態では、広いＭＯＳキャパシタＱ２を小面積で構成できると共に、ビット線干渉ノイズに対してシールド効果を持つ第１の配線パターンＳＬＤＭ１も効果的に構成することが可能である。従って、チップサイズの縮小と動作の安定性との両立が図られたダイナミック型ＲＡＭを得ることができる。
【００６８】
（第２の実施の形態）
続いて、本発明の第２の実施の形態の半導体記憶装置を説明する。本実施の形態は、ダイナミック型ＲＡＭにおけるセンスアンプ回路及びビット線のレイアウト構成の改良に関するものである。
【００６９】
先ず、本実施の形態を説明する前に、図９のレイアウト構成を説明する。同図において、ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１は各々ビット線であって、ビット線ＢＬ０とビット線ＮＢＬ０とにより相補のビット線対を構成し、ビット線ＢＬ１とビット線ＮＢＬ１とにより相補のビット線対を構成する。この各ビット線ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１は、サブアレイ８の領域とセンスアンプ領域との双方において同一のメタル配線層（１層目のメタル配線層）にて形成されている。
【００７０】
また、ＮＳＡ０、ＮＳＡ１、ＰＳＡ０、ＰＳＡ１は、各々、センスアンプ回路（ＣＭＯＳ型ラッチ回路）内で対を成すペアトランジスタである。各ビット線対（ＢＬ０、ＮＢＬ０）、（ＢＬ１、ＮＢＬ１）において、一方のビット線ＢＬ０、ＢＬ１と他方のビット線ＮＢＬ０、ＮＢＬ１とは、前記ペアトランジスタＮＳＡ０、ＮＳＡ１、ＰＳＡ０、ＰＳＡ１を中心に反対方向に延びて配置されていて、１交点式（オープンビット線型）のメモリアレイを構成している。
【００７１】
図９では、一方のビット線対（ＢＬ０、ＮＢＬ０）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ０及びＰチャネル型ペアトランジスタＰＳＡ１を隣接して配置し、他方のビット線対（ＢＬ１、ＮＢＬ１）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ１及びＰチャネル型ペアトランジスタＰＳＡ１を隣接して配置し、相補ビット線を成す各ビット線ＢＬ０、ＮＢＬ０同士、ＢＬ１、ＮＢＬ１同士の配線長が概ね均一になるように構成したものである。
【００７２】
従って、図９では、２組の相補ビット線対に対して２組のセンスアンプ回路が２列に分割して配置されており、実質的には各ビット線ピッチに１つのセンスアンプ回路を構成することができ、センスアンプ回路のレイアウト面積を縮小できる。また、相補ビット線対を構成する２本のビット線間の容量負荷のバランスを均等に保つことができるので、動作の安定化が可能である。
【００７３】
次に、本実施の形態の半導体記憶装置を図１０に基づいて説明する。
【００７４】
同図に示したセンスアンプ回路のレイアウト構成では、ビット線ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１を、サブアレイ（メモリマット）領域では１層目のメタル配線層に形成し、センスアンプ領域に延びる部分では第１層とは異なる第２層目のメタル配線層に形成する構成とされている。また、サブアレイ領域において、図１０右側のサブアレイ領域での奇数番目（同図では１番目）のビット線ＮＢＬ０と図１０左側のサブアレイ領域での偶数番目（同図では０番目）のビット線ＢＬ０とにより相補ビット線対を構成し、図１０右側のサブアレイ領域での偶数番目（同図では０番目）のビット線ＮＢＬ１と図１０左側のサブアレイ領域での奇数番目（同図では１番目）のビット線ＢＬ１とにより相補ビット線対を構成している。これらの相補ビット線対では、各々、この対を構成する２本のビット線（ＢＬ０、ＮＢＬ０）、（ＢＬ１、ＮＢＬ１）間においてその配線長及び配線幅は同等である。
【００７５】
更に、センスアンプ領域では、１組のビット線対（ＢＬ０、ＮＢＬ０）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ０及びＰチャネル型ペアトランジスタＰＳＡ０と、他の１組のビット線対（ＢＬ１、ＮＢＬ１）用のセンスアンプ回路を構成するＮチャネル型ペアトランジスタＮＳＡ１及びＰチャネル型ペアトランジスタＰＳＡ１とが、この２組の相補ビット線対の同一ピッチにビット線方向に並んで配置されている。更に、この２組のセンスアンプ回路において、Ｎチャネル型ペアトランジスタＮＳＡ０、ＮＳＡ１同士が隣接して１箇所に集中して配置され、Ｐチャネル型ペアトランジスタＰＳＡ０、ＰＳＡ１同士も隣接して１箇所に集中して配置されている。尚、図１０において、×印は第１層目と第２層目とをつなぐコンタクトを示す。
【００７６】
従って、本実施の形態では、相補ビット線対を構成する２本のビット線（ＢＬ０、ＮＢＬ０）同士、（ＢＬ１、ＮＢＬ１）同士の配線長及び配線間隔を均等に構成することができるので、容量負荷バランスを均等に保つことができると共に、センスアンプ領域でのビット線ＢＬ０、ＮＢＬ０、ＢＬ１、ＮＢＬ１相互が平行で且つその配線間隔も均等であるので、センスアンプ回路のレイアウトが容易になる。
【００７７】
更に、２組のＣＭＯＳ型ラッチを構成する４つのペアトランジスタＮＳＡ０、ＰＳＡ０、ＮＳＡ１、ＰＳＡ１をビット線方向に一直線状に配置することができるので、アレイ状に配置するセンスアンプ回路のピッチを第２層目の配線ピッチの４倍にすることができ、ワード線方向のレイアウト寸法を縮小することが可能である。
【００７８】
加えて、２組のＣＭＯＳラッチ回路のＮチャネル型ペアトランジスタＮＳＡ０、ＮＳＡ１同士と、Ｐチャネル型ペアトランジスタＰＳＡ０、ＰＳＡ１同士を、各々、１つの領域に集中して配置するので、Ｎチャネル型ペアトランジスタとＰチャネル型ペアトランジスタとの分離領域を削減することができ、ビット線方向にもレイアウト寸法を縮小できる。
【００７９】
図１１は、前記図１０に示したセンスアンプ回路のレイアウト構成にグローバルビット線を追加した構成を示す。
【００８０】
同図において、ＭＢＬ０、ＭＢＬ１はグローバルビット線であって、各サブアレイ８を貫通し、第３層目の配線層に形成されている。ビット線ＢＬ０、ＮＢＬ０、ＢＬ１、ＮＢＬ１は、センスアンプ領域では第２層の配線層に、サブアレイ領域では第１層の配線層に各々形成されている。図１１中左側のサブアレイ領域の偶数番目（同図では０番目）のビット線ＢＬ０と図１１中右側のサブアレイ領域の奇数番目（同図では１番目）のビット線ＮＢＬ０とにより相補のビット線対を形成し、図１１中左側のサブアレイ領域の奇数番目（同図では１番目）のビット線ＢＬ１と図１１中右側のサブアレイ領域の偶数番目（同図では０番目）のビット線ＮＢＬ１とにより他の相補のビット線対を形成している。
【００８１】
また、図１１において、ＳＧ０はビット線対（ＢＬ０、ＮＢＬ０）をグローバルビット線ＭＢＬ０、ＭＢＬ１に接続するスイッチ回路、ＳＧ１はビット線対（ＢＬ１、ＮＢＬ１）をグローバルビット線ＭＢＬ０、ＭＢＬ１に接続するスイッチ回路である。前記スイッチ回路ＳＧ０は、センスアンプ領域の図中左方に延びるビット線ＢＬ０、ＢＬ１の右端側方に配置され、スイッチ回路ＳＧ１は、センスアンプ領域の図中右方に延びるビット線ＮＢＬ０、ＮＢＬ１の左端側方に配置される。これら２個のスイッチ回路ＳＧ０、ＳＧ１により、２組の相補ビット線対のうち何れか一方をグローバルビット線ＭＢＬ０、ＭＢＬ１に選択的に接続する。
【００８２】
一般に、スイッチ回路ＳＧ０、ＳＧ１には、ビット線をグローバルビット線ＭＢＬ０、ＭＢＬ１に接続するために、どのグローバルビット線側にビット線と別ノードの第２層目の配線層が必要になるが、センスアンプ領域では第２層目の配線層がビット線ＢＬ０、ＢＬ１、ＮＢＬ０、ＮＢＬ１の配線層として使用されているために、これらスイッチ回路ＳＧ０、ＳＧ１をセンスアンプ領域に配置できない。このセンスアンプ領域において相補ビット線対が隣接している場合には、この相補ビット線対用のスイッチ回路を配置するには、このスイッチ回路をセンスアンプ領域の両側方に分割して配置する必要があり、レイアウト効率が悪くなる。しかし、本実施の形態では、ビット線ＢＬ０、ＢＬ１の右端部にスイッチ回路ＳＧ０が１箇所にまとめて配置され、他のビット線ＮＢＬ０、ＮＢＬ１の左端部にスイッチ回路ＳＧ１が１箇所にまとめて配置されている。従って、このように各相補ビット線対（ＢＬ０、ＮＢＬ０）、（ＢＬ１、ＮＢＬ１）に対するスイッチ回路ＳＧ０、ＳＧ１を、各々、同一の領域にまとめてレイアウト配置するので、レイアウト面積の縮小が可能になる。
【００８３】
（第３の実施の形態）
次に、本発明の実施の形態を図１３に基づいて説明する。本実施の形態は、センスアンプ回路のラッチ回路の改良に関する。
【００８４】
先ず、従来の構成を説明する。図１２は、センスアンプ回路のラッチ回路を構成するペアトランジスタの従来の一般的概略レイアウト図である。同図において、ＯＤは活性化領域、Ｑ１及びＱ２はラッチ回路において対を成すペアトランジスタ、ＢＬ及びＮＢＬは相補ビット線対、Ｓは前記ペアトランジスタＱ１、Ｑ２の共通ソースである。一方のビット線ＢＬは一方のトランジスタＱ１のゲートと他方のトランジスタＱ２のドレインに接続され、他方のビット線ＮＢＬは他方のトランジスタＱ２のゲートと一方のトランジスタＱ１のドレインに接続されている。ペアトランジスタＱ１、Ｑ２は、その各ゲート電極Ｇ１、Ｇ２が同一の活性領域ＯＤ内において互いに平行に配置されると共に、共通のソース電極Ｓを中心に点対称に配置されている。ここで、活性化領域ＯＤ上では、前記ペアトランジスタＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２のゲート長Ｌ１は相互に同一長Ｌ１である。
【００８５】
近年の微細化プロセスでは、前記従来の構成において、トランジスタＱ１、Ｑ２のゲート長及びゲート幅を小さく設定すると、前記ペアトランジスタＱ１、Ｑ２の閾値電圧の相対バラツキが顕著になってくる。このペアトランジスタＱ１、Ｑ２の閾値電圧の相対バラツキが大きくなると、ビット線の数１０ｍＶ付近の微小電位を増幅するセンスアンプ回路の動作では、その動作マージンが少なくなり、データの誤読み出しが生じる場合も起こり得る。
【００８６】
図１３は、前記課題を解決するためのセンスアンプ回路のレイアウト構成の実施の形態を示す。同図では、各構成要素は従来例を示した図１２と同一であるが、トランジスタＱ１、Ｑ２の活性領域ＯＤで相互に平行に延びるゲート電極Ｇ１、Ｇ２において、ペアトランジスタＱ１、Ｑ２の活性領域ＯＤと分離領域との境界付近（活性領域ＯＤの両端部）でのゲート長Ｌ２は、中央部付近のゲート長Ｌ１よりも長く（Ｌ２＞Ｌ１）設定されている。本実施の形態では、Ｌ２＞２・Ｌ１に設定されている。更に、この構成に伴い、トランジスタＱ１、Ｑ２は、共通ソースＳを中心にしてワード線方向に対称、及びビット線方向にも対称に構成されている。
【００８７】
従って、本実施の形態では、次の作用を奏する。即ち、活性領域ＯＤと分離領域との境界付近では、加工的なバラツキや注入イオンの濃度バラツキ等に起因して、閾値電圧の相対バラツキが生じるが、活性領域ＯＤと分離領域との境界付近でのゲート長Ｌ２が長いので、この付近のチャネル領域は閾値電圧近傍でトランジスタとして働き難くなる。その結果、ペアトランジスタＱ１、Ｑ２の相対バラツキが低減されるので、微小電位差を増幅するセンスアンプ回路の動作の安定性が大幅に向上するになる。
【００８８】
【発明の効果】
以上説明したように、請求項１〜１１記載の発明によれば、隣接するビット線間に第１の配線パターンを配置して、隣接するビット線間の干渉ノイズを低減したので、データ読み出し動作の安定化を実現できる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の第１の実施の形態のダイナミック型ＲＡＭの概略構成を示す図、（ｂ）はメモリセルの構成図である。
【図２】 同ダイナミック型ＲＡＭのサブアレイの詳細な構成を示す図である。
【図３】 図２のIII- III線断面図である。
【図４】 図２のIV- IV線断面図である。
【図５】 図２のV- V線断面図である。
【図６】 図２のVI- VI線断面図である。
【図７】 同ダイナミック型ＲＡＭのセンスアンプ列及びその左右に位置するサブアレイでの電源用配線のレイアウト構成を示す図である。
【図８】 同ダイナミック型ＲＡＭのメモリセルのレイアウト構成を示す図である。
【図９】 ダイナミック型ＲＡＭのセンスアンプ回路のレイアウト構成を示す図である。
【図１０】 本発明の第２の実施の形態のダイナミック型ＲＡＭのセンスアンプ回路のレイアウト構成を示す図である。
【図１１】 同ダイナミック型ＲＡＭのセンスアンプ回路の他のレイアウト構成を示す図である。
【図１２】 ダイナミック型ＲＡＭのセンスアンプ回路を構成するペアトランジスタの従来のレイアウト構成を示す図である。
【図１３】 本発明の第３の実施の形態のダイナミック型ＲＡＭのセンスアンプ回路を構成するペアトランジスタのレイアウト構成を示す図である。
【図１４】 本発明の第１の実施の形態のダイナミック型ＲＡＭのチップ全体構成を示す図である。
【図１５】 従来のダイナミック型ＲＡＭの概略構成を示す図である。
【図１６】 従来のダイナミック型ＲＡＭのノイズ混入に起因するデータの誤った読み出し動作の説明図である。
【符号の説明】
ＭＡＴＡ 第１のメモリマット
ＭＡＴＢ 第２のメモリマット
ＭＣ メモリセル
ＢＬ０〜ＢＬｎ、
ＮＢＬ０〜ＮＢＬｎ ビット線
ｅｘ 突出部分
ＷＬ０Ａ〜ＷＬｎＡ、
ＷＬ０Ｂ〜ＷＬｎＢ ワード線
ＳＡ０〜ＳＡｎ センスアンプ回路
ＳＬＤ、ＳＬＤＭ１ 第１の配線パターン
ＳＬＤＭ２ 第２の配線パターン
Ｐ プレート電極
ＰＬＴ 共通プレート電極
Ｎ 蓄積ノード
Ｑ１ トランスファゲート（ＭＯＳトランジスタ）
Ｑ２ ＭＯＳキャパシタ
ＰＬＴＭＴ２ プレート電極裏打ち配線
ＷＬＭＴ ワード線裏打ち配線
ＭＢＬ０〜ＭＢＬ３ グローバルビット線
ＳＬＤＭ３ 第３の配線パターン
ＶＳＳＬ グランド電位供給線
Ｎｗｅｌｌ 基板
ＢＰ ビット線プリチャージ電位供給線
ＰＬＴＭＴ、ＶＣＰ２ プレート電極裏打ち配線(第４の配線パターン)
ＰＬＴＭＴ２ 第５及び第６の配線パターン
ＪＴ 裏打ち領域
ＯＤ 活性化領域
ｉｎ 拡大部
ＮＳＡ０、ＮＳＡ１ Ｎチャネル型ペアトランジスタ
ＰＳＡ０、ＰＳＡ１ Ｐチャネル型ペアトランジスタ
ＳＧ０、ＳＧ１ スイッチ回路
Ｇ１、Ｇ２ ゲート電極
４ 内部電源発生回路ブロック
５ メモリブロック
６ メモリアレイ
７ センスアンプ列
８ サブアレイ
１０ メモリチップ
Claims (11)
- 複数のワード線と、
前記ワード線と交差する方向に延びる複数のビット線と、
前記ワード線とビット線との各交点に配置され、１つのＭＯＳトランジスタより成るトランスファゲート及び１つのキャパシタを有するダイナミック型メモリセルとを備え、
前記各ダイナミック型メモリセルのトランスファゲートの一端は前記ビット線に接続され、他端は前記キャパシタの蓄積ノードに接続され、ゲートは前記ワード線に接続された半導体記憶装置であって、
前記複数のビット線の隣接するビット線間には、各々、前記隣接するビット線と平行に延び且つ前記隣接するビット線と同一の配線層に形成されたシールド用の第１の配線パターンが配置され、
前記第１の配線パターンの各々と交差してワード線の延びる方向に配置された複数の第２の配線パターンを有し、
前記第１の配線パターンは、各々、前記第２の配線パターンとの各交点において接続されていて、
前記第１及び第２の配線パターンが全体として行及び列に網目状に配置される
ことを特徴とする半導体記憶装置。 - 前記ダイナミック型メモリセルは、キャパシタがＭＯＳトランジスタで構成された並行平板型であり、
前記キャパシタのプレート電極と前記複数のワード線とは同一工程で形成され、
前記キャパシタ及び前記複数のワード線の上方の配線層に、前記複数のビット線と前記第１の配線パターンとが形成されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記第１の配線パターンは、第１層目のメタル配線層に形成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。 - 前記第１の配線パターンは固定電位に設定される
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記第１の配線パターンと前記ダイナミック型メモリセルの基板とは、共通の電位に設定される
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記第１の配線パターンは、センスアンプ回路の電源線に接続される
ことを特徴とする請求項４又は５記載の半導体記憶装置。 - 前記第１の配線パターンは、センスアンプ回路のグランド線に接続される
ことを特徴とする請求項４又は５記載の半導体記憶装置。 - 裏打ちワード線構成の半導体記憶装置において、
前記第２の配線パターンは、各々、前記ワード線裏打ち配線と平行に延び、且つ前記ワード線裏打ち配線と同一の配線層に形成される
ことを特徴とする請求項１記載の半導体記憶装置。 - サブワード線とメインワード線との階層ワード線構成の半導体記憶装置において、
前記第２の配線パターンは、各々、前記メインワード線と平行に延び、且つ前記メインワード線と同一の配線層に形成される
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記第１の配線パターンは、各々、ビット線方向において、ビット線と前記ダイナミック型メモリセルのトランスファゲートとの接続部位毎に分断されており、
前記第２の配線パターンの上層の配線層には、ビット線の延びる方向に第３の配線パターンが形成され、
前記第２の配線パターンは、各々、前記第３の配線パターンとの各交点において第３の配線パターンと接続される
ことを特徴とする請求項１、８又は９記載の半導体記憶装置。 - 前記ダイナミック型メモリセルは、
キャパシタがＭＯＳトランジスタで構成され、
トランスファゲートはワード線方向に偏った位置に配置され、
前記キャパシタの活性領域は、前記トランスファゲートの位置とは反対側の部位がビット線方向に拡大した拡大部を有し、
ビット線は前記トランスファゲートに向けて延びる突出部分を有する
ことを特徴とする請求項１、８、９又は１０記載の半導体記憶装置。
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