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KR100665837B1 - 반도체 메모리 장치에서의 라인 배치 구조 - Google Patents

반도체 메모리 장치에서의 라인 배치 구조 Download PDF

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KR100665837B1
KR100665837B1 KR1020040094435A KR20040094435A KR100665837B1 KR 100665837 B1 KR100665837 B1 KR 100665837B1 KR 1020040094435 A KR1020040094435 A KR 1020040094435A KR 20040094435 A KR20040094435 A KR 20040094435A KR 100665837 B1 KR100665837 B1 KR 100665837B1
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wiring lines
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power line
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김강영
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삼성전자주식회사
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Abstract

스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조가 개시되어진다. 그러한 라인 배치 구조는, 상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인을 형성하기 위해 셀 어레이 영역의 제1 방향으로 배치된 제1 금속 배선라인들, 상기 제1 파워라인으로 파워를 공급하기 위한 제2 파워라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 제1금속 배선라인들과는 대체로 직교하는 제2방향으로 배치된 제2 금속 배선라인들, 상기 제2 파워라인으로 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치된 제3 금속 배선라인들 및 상기 제3 파워라인으로 파워를 공급하기 위한 제4 파워라인을 형성하기 위해 상기 제3 금속 배선라인들의 상부에 배치된 제4 금속 배선라인들을 구비한다. 그리하여, 본 발명은 다층 구조의 금속 배선라인들을 배치함에 있어서 보다 개선된 파워의 배치 구조를 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함으로써, 종래의 다층의 금속층을 갖는 라인 배치 구조에 있어서 발생하는 파워 노이즈 또는 드랍 문제를 감소시키는 효과가 있다.
스태틱 메모리(SRAM), 워드라인, 비트라인, 파워라인, 시그널라인

Description

반도체 메모리 장치에서의 라인 배치 구조{Line layout structure of semiconductor memory device}
도 1은 일반적인 SRAM의 단위 메모리 셀을 보인 등가회로도.
도 2a는 도 1에서의 SRAM 셀이 복수로 구비된 메모리 셀 어레이에 배치된 제1 금속 배선라인들 및 제2 금속 배선라인들을 보인 개략도.
도 2b는 도 2a의 파워라인들을 좀 더 상세히 보인 개략도.
도 2c는 도 2a의 제1 금속 배선라인들 및 제2 금속 배선라인들의 컨택 부분의 구조를 간략히 도시한 수직단면도.
도 3a는 제3 금속 배선라인들이 도2a의 상부에 제2 금속 배선라인들과는 대체로 직교하는 방향으로 배치된 상태를 보이는 개략도.
도 3b는 도 3a의 파워라인들을 좀 더 상세히 보인 개략도.
도 3c는 도 3a의 제2 금속 배선라인들 및 제3 금속 배선라인들의 컨택 부분의 구조를 간략히 도시한 수직단면도.
도 4a는 제4 금속 배선라인들이 도3a의 상부에 제3 금속 배선라인들과는 대체로 직교하는 방향으로 배치된 상태를 보이는 개략도.
도 4b는 도 4a의 파워라인들을 좀 더 상세히 보인 개략도.
도 4c는 도 4a의 제3 금속 배선라인들 및 제4 금속 배선라인들의 컨택 부분의 구조를 간략히 도시한 수직단면도.
도 5a는 도2a 내지 도4a의 모든 금속 배선라인들이 배치된 상태를 보인 반도체 메모리 장치의 셀 어레이 상부의 라인 배치 구조의 개략도.
도5b는 도 5a의 수직 구조를 도시한 수직단면도.
<도면의 주요부분에 대한 부호의 설명>
WL : 셀 워드라인 BL, BLB : 비트라인
PW1 : 제1 파워라인 PW2 : 제2 파워라인
WLR : 리드용 주 워드라인 WLW : 라이트용 주 워드라인
VDD : 전원 전압 VSS : 접지 전압
MET1 : 제1 금속 배선라인 MET2 : 제2 금속 배선라인
MET3 : 제3 금속 배선라인 MET4 : 제4 금속 배선라인
VIA1, VIA2, VIA3 : 비아층 PW3 : 제3 파워라인
PW4 : 제4 파워라인 SL1 : 제1 시그널라인
SL2 : 제2 시그널라인
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치에서의 라인 배치 구조에 관한 것이다.
반도체 메모리 장치의 고집적화, 고성능화, 저비용화는 눈부신 발전을 거듭하고 있으며, 그에 따라 공정기술도 비약적으로 진보되어, 이미 다층 메탈(metal)구조가 보편화되었다. 다층 메탈구조는 칩(chip)의 집적도를 높일 수 있는 데 반하여 공정 비용이 상승하는 특징이 있다. 따라서, 각 메모리 제조업체들은 가장 적은 메탈 구조로 가장 성능이 좋은 제품을 설계하여 저비용화를 실현하는데 주력하고 있다.
통상적으로 SRAM(static random access memory)에서의 워드라인(word line)은 대개 폴리실리콘으로 이루어져 있으므로 그 저항값이 매우 크다. 따라서, 시트 저항값이 낮은 금속층으로 형성되며 비트라인층의 상부에 배치되는 주 워드라인이 상기 셀 워드라인으로 탭핑(tapping)되는 구조가 일반적이다.
그리고, 종래의 2층의 메탈 층을 갖는 라인 배치 구조 또는 3층의 메탈 층을 갖는 라인 배치 구조에서는 일반적으로 제1 금속 배선라인들에 의해 형성되는 비트 라인들의 수직방향으로 워드라인이 배치되므로 그 워드라인 방향으로 제2 금속 배선라인들에 의해 형성되는 주 워드라인과 파워라인(power line) 또는 시그널라인(signal line)이 배치된다. 또한, 3층의 메탈 층을 갖는 라인 배치 구조에서는 제3 금속 배선라인들에 의해 파워라인 및 시그널 라인이 배치되기도 한다.
그러나, 상기한 종래의 다층 구조를 갖는 금속 배선 라인들로 이루어진 반도체 메모리 장치는 워드라인, 파워라인 및 시그널라인이 동일 층의 금속 배선라인들 로 형성되어지므로 반도체 메모리 장치의 고집적화를 위해서는 적절하지 않은 문제점이 있다.
또한, 반도체 메모리 장치의 고성능화 및 고집적화를 위하여 금속 배선 라인들을 다층 구조로 배치할 경우 파워의 배치가 가장 큰 이슈(issue)로 대두되었다. 즉, 파워에 노이즈(noise) 또는 저하(drop)현상이 발생하면 반도체 메모리 장치의 고성능화를 이룰 수 없는 문제점이 있다.
또한, 2층 또는 3층의 메탈 층으로 이루어지는 라인 배치 구조는 상·하부 금속층들 사이의 기생 캡(capacitance), 저항 등으로 인한 지연시간의 증가 등의 문제를 해결하여 반도체 메모리 장치의 성능 향상을 도모함에 있어서 최적화된 구조가 아니다. 결국, 그러한 문제점들은 고성능화·고집적화된 반도체 메모리 장치를 제작하는데 있어서 제한 요인들 중의 하나가 되므로, 보다 개선된 라인 배치 구조의 실현이 본 분야에서 절실하게 요망된다.
따라서, 본 발명의 목적은 반도체 메모리 장치의 고집적화를 달성하기 위한 반도체 메모리 장치에서의 라인 배치 구조를 제공함에 있다.
본 발명의 다른 목적은 종래의 다층의 금속층을 갖는 라인 배치 구조에 있어서 발생하는 파워 노이즈 또는 드랍 문제를 감소 또는 최소화하기 위하여, 다층 구조의 금속 배선 라인들을 배치함에 있어서 보다 개선된 파워의 배치 구조를 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함에 있다.
본 발명의 또 다른 목적은 종래의 다층 구조를 갖는 라인 배치 구조가 갖는 상·하부 금속층들 사이의 기생 캡(capacitance), 저항 등으로 인한 지연시간의 증가 등의 문제를 감소 또는 최소화하기 위한 반도체 메모리 장치에서의 라인 배치 구조를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 고성능화·고집적화를 실현하기 위한 다층의 금속 층을 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따른 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조는, 상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인을 형성하기 위해 셀 어레이 영역의 제1 방향으로 배치된 제1 금속 배선라인들; 상기 제1 파워라인으로 파워를 공급하기 위한 제2 파워라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 제1금속 배선라인들과는 대체로 직교하는 제2방향으로 배치된 제2 금속 배선라인들; 상기 제2 파워라인으로 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치된 제3 금속 배선라인들; 및 상기 제3 파워라인으로 파워를 공급하기 위한 제4 파워라인을 형성하기 위해, 상기 제3 금속 배선라인들의 상부에 배치된 제4 금속 배선라인들을 구비하는 것을 특징으로 한다.
또한, 상기의 목적들을 달성하기 위하여 본 발명의 다른 실시예적 구체화에 따른 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조는, 상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인을 형성하기 위해 셀 어 레이 영역의 제1 방향으로 배치된 제1 금속 배선라인들; 상기 제1 파워라인으로 파워를 공급하기 위한 제2 파워라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 제1금속 배선라인들과는 대체로 직교하는 제2방향으로 배치된 제2 금속 배선라인들; 상기 제2 파워라인으로 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치되고, 상기 제1 방향으로 배치된 제3 금속 배선라인들; 및 상기 제3 파워라인으로 파워를 공급하기 위한 제4 파워라인을 형성하기 위해, 상기 제3 금속 배선라인들의 상부에 배치되고, 상기 제2 방향으로 배치된 제4 금속 배선라인들을 구비하는 것을 특징으로 한다.
여기서, 상기 제1 금속 배선라인들에 의하여 상기 메모리 셀의 비트라인이 더 형성되며 상기 비트라인 및 상기 제1 파워라인은 평행하게 배치될 수 있다.
또한, 상기 제2 금속 배선라인들에 의하여 상기 메모리 셀의 워드라인에 연결된 주 워드라인이 더 형성되며, 상기 주 워드라인 및 상기 제2 파워라인은 평행하게 배치될 수 있다.
또한, 상기 주 워드라인은 리드용 주 워드라인, 라이트용 주 워드라인으로 구성될 수 있으며, 이 때, 상기 제2 금속 배선라인들은 리드용 주 워드라인, 라이트용 주 워드라인, 제1 파워라인 순으로 반복 배치되어질 수 있다. 또한, 상기 제2 금속 배선라인들은 라이트용 주 워드라인, 리드용 주 워드라인, 제1 파워라인 순으로 반복 배치되어질 수도 있다.
또한, 상기 제3 금속 배선라인들에 의하여 상기 메모리 셀에 억세스하기 위한 시그널을 전송하는 제1 시그널라인이 더 형성되며, 상기 제1 시그널라인 및 상 기 제3 파워라인은 평행하게 배치될 수 있다.
또한, 상기 제4 금속 배선라인들에 의하여 상기 메모리 셀에 억세스하기 위한 시그널을 전송하는 제2 시그널라인이 더 형성되며, 상기 제2 시그널라인 및 상기 제4 파워라인은 평행하게 배치될 수 있다.
또한, 상기 제2 파워라인은 상기 제1 파워라인과 교차하는 부분에서 컨택되는 것이 바람직하고, 상기 제3 파워라인은 상기 제2 파워라인과 교차하는 부분에서 컨택되는 것이 바람직며, 상기 제4 파워라인은 상기 제3 파워라인과 교차하는 부분에서 컨택될 수 있다.
또한, 상기의 목적들을 달성하기 위하여 본 발명의 다른 실시예적 구체화에 따른 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조는, 상기 메모리 셀의 비트라인 및 상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인을 형성하기 위해 셀 어레이 영역에서 상기 비트라인에 평행하게 배치된 제1 금속 배선라인들; 상기 메모리 셀의 워드라인에 연결된 주 워드라인, 및 상기 메모리 셀에 파워를 공급하기 위한 제2 파워라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 주 워드라인에 평행하게 배치되며, 상기 제2 파워라인은 상기 제1 파워라인과 교차하는 부분에서 컨택되는 제2 금속 배선라인들; 상기 메모리 셀에 억세스하기 위한 시그널을 전송하기 위한 제1 시그널라인 및 상기 메모리 셀에 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치되고, 상기 제2 금속 배선라인들과 대체로 직교하게 배치되며, 상기 제3 파워라인은 상기 제2 파워라인과 교차하는 부분에서 컨택되는 제3 금속 배선라인들; 및 상기 메모리 셀에 억세스하기 위한 시그널을 전송하기 위한 제2 시그널라인 및 상기 메모리 셀에 파워를 공급하기 위한 제4 파워라인을 형성하기 위해, 상기 제3 금속 배선라인들의 상부에 배치되고, 상기 제3 금속 배선라인들과 대체로 직교하게 배치되며, 상기 제4 파워라인은 상기 제3 파워라인과 교차하는 부분에서 컨택되는 제4 금속 배선라인들을 구비하는 것을 특징으로 한다.
여기서, 상기 제1 내지 제4 파워라인은 교차되는 부분에서의 각각의 상기 파워라인들 사이의 비아층을 통하여 컨택될 수 있다.
또한, 상기 비아층들은 수직 구조로 볼 경우 일직선상으로 배치될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에 대하여 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 1은 일반적인 SRAM의 단위 메모리 셀을 보인 등가회로도이다.
도 1을 참조하면, 두 개의 억세스(access) 트랜지스터(Q1, Q2)와 CMOS 인버터 쌍(Q3 및 Q5로 된 인버터와 Q4 및 Q6로 된 인버터)으로 이루어진 한 개의 플립 플롭(flip flop) 회로(Q3, Q4, Q5 및 Q6으로 구성)로 구성되어 있다. SRAM 소자의 메모리 셀은 플립 플롭을 구성하는 부하(즉, Q5 및 Q6)의 종류에 따라 저항형 (resistor type) SRAM, 박막 트랜지스터(thin film transistor)형 SRAM 및 풀(full) CMOS형 SRAM과 같이 크게 세 종류로 나누어지는데, 최근에는 전원 전압이 낮아지는 추세 및 초고속 제품의 요구 등에 따라 풀 CMOS형 SRAM이 주로 사용되어진다.
통상적으로 상기한 단위 메모리 셀을 갖는 SRAM은 도 1에서 보여지는 바와 같이 비트라인(BL, BLB)은 수직방향으로 배치되고, 셀 워드라인은 수평방향으로 배치되며, 이러한 배열은 다른 반도체 메모리 장치에 있어서도 유사하다.
도 2a는 도 1에서의 SRAM 셀이 복수로 구비된 메모리 셀 어레이에 배치된 제1금속 배선라인들 및 제2 금속 배선라인들을 보여주는 개략도이고, 도 2b는 도 2a의 파워라인들을 좀 더 상세히 보인 개략도이며, 도 2c는 도 2a의 제1 금속 배선라인들 및 제2 금속 배선라인들의 컨택 부분의 구조를 간략히 도시한 수직단면도이다.
도 2a를 참조하면, 비트라인(BL), 제1 파워라인(PW1), 리드용 주 워드라인(WLR), 라이트용 주 워드라인(WLW) 및 제2 파워라인(PW2)이 도시되어 있다.
상기 제1 파워라인(PW1)은 제1 금속 배선라인들에 의하여 제1 방향, 예를 들면 Y축 방향으로 형성된다. 그리고, 상기 비트라인(BL)도 상기 제1 금속 배선라인들에 의 상기 제1 방향으로 형성된다. 따라서, 수개의 비트라인(BL)과 비트라인(BL) 사이에 상기 제1 파워라인(PW1)이 배치된 형태가 된다.
상기 리드용 주 워드라인(WLR), 라이트용 주 워드라인(WLW) 및 제2 파워라인(PW2)은 제2 금속 배선라인들에 의하여, 상기 제1 방향과 대체로(substantially) 직교하는 방향인 제2 방향, 예를 들면 X축 방향으로 형성된다.
상기 리드용 주 워드라인(WLR)은 도 1에서 보여지는 메모리 셀 워드라인(WL)과 연결되어져 리드 동작(read operation)시 인에이블 되어, 억세스 트랜지스터(Q1, Q2)를 턴온시켜 억세스 하고자 하는 메모리 셀들이 선택되게 한다.
상기 라이트용 주 워드라인(WLW)은 상기 리드용 주 워드라인(WLR)과 마찬가지로 메모리 셀 워드라인(WL)과 연결되어져 있으며, 이는 라이트 동작(write operation)시 인에이블 되어, 억세스 트랜지스터(Q1, Q2)를 턴온시켜 억세스 하고자 하는 메모리 셀들이 선택되게 한다.
상기 제2 파워라인(PW2)은 제2 금속 배선라인들에 의하여, 상기 제1 방향과 대체로 직교하는 방향인 제2 방향, 즉 주 워드라인(WLR, WLW)과 평행하게 배치되어진다. 그리고, 상기 제1 파워라인(PW1)은 상기 제2 파워라인(PW2)은 교차하는 부분(CONT1)에서 이하의 도2c에서와 같이 컨택되어진다.
상기 제2 금속 배선라인들에 의하여 형성되는 상기 제2 파워라인(PW2) 및 상기 주 워드라인(WLR, WLW)은, 리드용 주 워드라인(WLR), 라이트용 주 워드라인(WLW) 및 제2 파워라인(PW2)의 순서로 배치될 수도 있고, 라이트용 주 워드라인(WLW), 리드용 주 워드라인(WLR) 및 제2 파워라인(PW2)의 순서로 배치될 수도 있다.
도 2b는 제2 파워라인(PW1) 및 제2 파워라인(PW2)에서 전원 전압(VDD)과 접지 전압(VSS)이 각각 어떻게 연결되어져 있는가를 나타내었다. 즉, 전원 전압(VDD)은 전원 전압(VDD)의 경로(path)를 갖도록 연결되어지며(21), 접지 전압(VSS)은 접 지 전압(VSS)의 경로를 갖도록 연결되어진다(22).
도 2c는 제1 금속 배선라인들(MET1) 및 제2 금속 배선라인들(MET2)이 컨택되는 부분에서의 수직 단면, 즉 제1 금속 배선라인들(MET1)에 의하여 형성되어지는 제1 파워라인과, 제2 금속 배선라인들(MET2)에 의하여 형성되어지는 제2 파워라인이 교차하는 부분에서의 수직 단면을 나타낸다. 상기 제1 파워라인 및 제2 파워라인은 비아층(VIA1)에 의하여 연결되어진다. 상기 비아층(VIA1)은 전도도가 양호한 금속(예를 들면, 알루미늄)이 사용될 수 있다.
도 3a는 제3 금속 배선라인들이 도2a의 상부에 제2 금속 배선라인들과는 대체로 직교하는 방향으로 배치된 상태를 보이는 개략도이고, 도 3b는 도 3a의 파워라인들을 좀 더 상세히 보인 개략도이며, 도 3c는 도 3a의 제2 금속 배선라인들 및 제3 금속 배선라인들의 컨택 부분의 구조를 간략히 도시한 수직단면도다.
도 3a를 참조하면, 제2 금속 배선라인들에 의하여 형성된 제2 파워라인(PW2), 리드용 주 워드라인(WLR) 및 라이트용 주 워드라인(WLW)과, 제3 금속 배선라인들에 의하여 형성된 제3 파워라인(PW3) 및 제1 시그널라인(SL1)이 도시되어져 있다. 상기 제1 시그널라인(SL1)은 예를 들면, 칩 선택신호(CS signal), 라이트 인에이블신호(WE), 비트 선택신호(UB, LB) 등의 신호들이 전송되기 위한 라인이다. 그리고, 상기 제3 파워라인(PW3)는 상기 제2 파워라인(PW2)과 교차하는 부분(CONT2)에서 컨택된다.
도 3b에서는 컨택 부분을 보다 상세히 나타내었다. 즉, 전원 전압(VDD)은 전원 전압(VDD)의 경로를 갖도록 연결되어지며(31), 접지 전압(VSS)는 접지 전압 (VSS)의 경로를 갖도록 연결되어진다(32).
도 3c는 제2 금속 배선라인들(MET2) 및 제3 금속 배선라인들(MET3)이 컨택되는 부분에서의 수직 단면, 즉 제2 금속 배선라인들(MET2)에 의하여 형성되어지는 제2 파워라인과, 제3 금속 배선라인들에 의하여 형성되어지는 제3 파워라인이 교차하는 부분에서의 수직 단면을 나타낸다. 상기 제2 파워라인 및 제3 파워라인은 비아층(VIA2)에 의하여 연결되어진다. 상기 비아층(VIA2)은 전도도가 양호한 금속(예를 들면, 알루미늄)이 사용될 수 있다.
도 4a는 제4 금속 배선라인들이 도3a의 상부에 제3 금속 배선라인들과는 대체로 직교하는 방향으로 배치된 상태를 보이는 개략도이고, 도 4b는 도 4a의 파워라인들을 좀 더 상세히 보인 개략도이며, 도 4c는 도 4a의 제3 금속 배선라인들 및 제4 금속 배선라인들의 컨택 부분의 구조를 간략히 도시한 수직단면도다.
도 4a를 참조하면, 제3 금속 배선라인들에 의하여 형성된 제3 파워라인(PW3) 및 제1 시그널라인(SL1)과, 제4 금속 배선라인들에 의하여 형성된 제4 파워라인(PW4) 및 제2 시그널라인(SL2)이 도시되어져 있다. 상기 제2 시그널라인(SL2)은 예를 들면, 칩 선택신호(CS), 라이트 인에이블신호(WE), 비트 선택신호(UB, LB) 등의 신호들이 전송되기 위한 라인이다. 그리고, 상기 제4 파워라인(PW4)는 상기 제3 파워라인(PW3)과 교차하는 부분(CONT3)에서 컨택된다.
도 4b에서는 컨택 부분을 보다 상세히 나타내었다. 즉, 전원 전압(VDD)은 전원 전압(VDD)의 경로를 갖도록 연결되어지며(41), 접지 전압(VSS)는 접지 전압(VSS)의 경로를 갖도록 연결되어진다(42).
도 4c는 제3 금속 배선라인들(MET3) 및 제4 금속 배선라인들(MET4)이 컨택되는 부분에서의 수직 단면, 즉 제3 금속 배선라인들(MET3)에 의하여 형성되어지는 제3 파워라인과, 제4 금속 배선라인들에 의하여 형성되어지는 제4 파워라인이 교차하는 부분에서의 수직 단면을 나타낸다. 상기 제3 파워라인 및 제4 파워라인은 비아층(VIA3)에 의하여 연결되어진다. 상기 비아층(VIA3)은 전도도가 양호한 금속(예를 들면, 알루미늄)이 사용될 수 있다.
도 5a는 도2a 내지 도4a의 모든 금속 배선라인들이 배치된 상태를 보인 반도체 메모리 장치의 셀 어레이 상부의 라인 배치 구조의 개략도이며, 도5b는 도 5a의 수직 구조를 도시한 수직단면도이다.
도 5a 내지 도 5b를 참조하면, 51로 도시된 부분은 상술한 바와 같이 제1 파워라인과 제2 파워라인, 또는 제2 파워라인과 제3 파워라인, 또는 제3 파워라인과 제4 파워라인이 컨택되어지는 부분이다. 그리고, 상기 컨택은 비아층(VIA1, VIA2, VIA3)에 의한 연결을 통하여 이루어진다.
또한, 도 5b에 도시된 바와는 다르게 파워라인 간의 컨택 부분, 즉 비아층(VIA1, VIA2, VIA3)은 수직 구조로 볼 경우, 일직 선상에 있을 수도 있다.
상기에서는 제4 금속 배선라인들을 형성하는 부분까지를 예로 들어 설명하였지만, 더 많은 금속층을 사용할 경우에도 본 발명에서의 금속 배선 라인 구조가 다양하게 변형되어 응용되어질 수도 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치에서의 라인 배치 구조는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다 양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은, 다층 구조를 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함으로써, 반도체 메모리 장치의 고집적화를 달성할 수 있는 효과가 있다.
또한, 본 발명은 다층 구조의 금속 배선라인들을 배치함에 있어서 보다 개선된 파워의 배치 구조를 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함으로써, 종래의 다층의 금속층을 갖는 라인 배치 구조에 있어서 발생하는 파워 노이즈 또는 드랍 문제를 감소 또는 최소화하는 효과가 있다. 그리하여 반도체 메모리 장치가 동작 할 경우, 보다 안정된 파워를 제공할 수 있게 된다.
또한, 본 발명은 다층 구조를 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함으로써, 다층 구조를 갖는 라인 배치 구조가 갖는 상·하부 금속층들 사이의 기생 캡(capacitance), 저항 등으로 인한 지연시간의 증가 등의 문제를 감소 또는 최소화하는 효과가 있다. 그리하여, 본 발명은 반도체 메모리 장치의 고성능화 및 고집적화를 달성할 수 있게 된다.


Claims (19)

  1. 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조에 있어서:
    상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인과 상기 제1 파워라인에 평행하고 상기 메모리 셀에 연결된 비트라인을 형성하기 위해 셀 어레이 영역의 제1 방향으로 배치된 제1 금속 배선라인들;
    상기 제1 파워라인으로 파워를 공급하기 위한 제2 파워라인과 상기 제2 파워라인에 평행하고 상기 메모리 셀에 연결된 워드라인과 연결되는 주 워드라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 제1금속 배선라인들과는 대체로 직교하는 제2방향으로 배치된 제2 금속 배선라인들;
    상기 제2 파워라인으로 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치된 제3 금속 배선라인들; 및
    상기 제3 파워라인으로 파워를 공급하기 위한 제4 파워라인을 형성하기 위해, 상기 제3 금속 배선라인들의 상부에 배치된 제4 금속 배선라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제3 금속 배선라인들에 의하여 상기 메모리 셀에 억세스하기 위한 시그널을 전송하는 제1 시그널라인이 더 형성되며, 상기 제1 시그널라인 및 상기 제3 파워라인은 평행한 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  5. 제1항에 있어서,
    상기 제4 금속 배선라인들에 의하여 상기 메모리 셀에 억세스하기 위한 시그널을 전송하는 제2 시그널라인이 더 형성되며, 상기 제2 시그널라인 및 상기 제4 파워라인은 평행한 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  6. 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조에 있어서:
    상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인과 상기 제1 파워라인에 평행하고 상기 메모리 셀에 연결된 비트라인을 형성하기 위해 셀 어레이 영역의 제1 방향으로 배치된 제1 금속 배선라인들;
    상기 제1 파워라인으로 파워를 공급하기 위한 제2 파워라인과 상기 제2 파워라인에 평행하고 상기 메모리 셀에 연결된 워드라인과 연결되는 주 워드라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 제1금속 배선라인들과는 대체로 직교하는 제2방향으로 배치된 제2 금속 배선라인들;
    상기 제2 파워라인으로 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치되고, 상기 제1 방향으로 배치된 제3 금속 배선라인들; 및
    상기 제3 파워라인으로 파워를 공급하기 위한 제4 파워라인을 형성하기 위해, 상기 제3 금속 배선라인들의 상부에 배치되고, 상기 제2 방향으로 배치된 제4 금속 배선라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서,
    상기 주 워드라인은 리드용 주 워드라인, 라이트용 주 워드라인으로 구성되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  10. 제9항에 있어서,
    상기 제2 금속 배선라인들은 리드용 주 워드라인, 라이트용 주 워드라인, 제1 파워라인 순으로 반복 배치되게 형성되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  11. 제9항에 있어서,
    상기 제2 금속 배선라인들은 라이트용 주 워드라인, 리드용 주 워드라인, 제 1 파워라인 순으로 반복 배치게 형성되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  12. 제6항에 있어서,
    상기 제3 금속 배선라인들에 의하여 상기 메모리 셀에 억세스하기 위한 시그널을 전송하는 제1 시그널라인이 더 형성되며, 상기 제1 시그널라인 및 상기 제3 파워라인은 평행한 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  13. 제6항에 있어서,
    상기 제4 금속 배선라인들에 의하여 상기 메모리 셀에 억세스하기 위한 시그널을 전송하는 제2 시그널라인이 더 형성되며, 상기 제2 시그널라인 및 상기 제4 파워라인은 평행한 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  14. 제6항에 있어서,
    상기 제2 파워라인은 상기 제1 파워라인과 교차하는 부분에서 컨택되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  15. 제6항에 있어서,
    상기 제3 파워라인은 상기 제2 파워라인과 교차하는 부분에서 컨택되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  16. 제6항에 있어서,
    상기 제4 파워라인은 상기 제3 파워라인과 교차하는 부분에서 컨택되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  17. 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조에 있어서:
    상기 메모리 셀의 비트라인, 및 상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인을 형성하기 위해 셀 어레이 영역에서 상기 비트라인과 평행하게 배치된 제1 금속 배선라인들;
    상기 메모리 셀의 워드라인에 연결된 주 워드라인, 및 상기 메모리 셀에 파워를 공급하기 위한 제2 파워라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 주 워드라인에 평행하게 배치되며, 상기 제2 파워라인은 상기 제1 파워라인과 교차하는 부분에서 컨택되는 제2 금속 배선라인들;
    상기 메모리 셀에 억세스하기 위한 시그널을 전송하기 위한 제1 시그널라인 및 상기 메모리 셀에 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치되고, 상기 제2 금속 배선라인들과 대체로 직교하게 배치되며, 상기 제3 파워라인은 상기 제2 파워라인과 교차하는 부분에서 컨택되는 제3 금속 배선라인들; 및
    상기 메모리 셀에 억세스하기 위한 시그널을 전송하기 위한 제2 시그널라인 및 상기 메모리 셀에 파워를 공급하기 위한 제4 파워라인을 형성하기 위해, 상기 제3 금속 배선라인들의 상부에 배치되고, 상기 제3 금속 배선라인들과 대체로 직교하게 배치되며, 상기 제4 파워라인은 상기 제3 파워라인과 교차하는 부분에서 컨택되는 제4 금속 배선라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  18. 제17항에 있어서,
    상기 제1 내지 제4 파워라인은 교차되는 부분에서의 각각의 상기 파워라인들 사이의 비아층을 통하여 컨택되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
  19. 제18항에 있어서,
    상기 비아층들은 수직 구조로 볼 경우 일직선상으로 배치되는 것을 특징으로 하는 반도체 메모리 장치에서의 라인 배치 구조.
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