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JPH0661452A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0661452A
JPH0661452A JP4214306A JP21430692A JPH0661452A JP H0661452 A JPH0661452 A JP H0661452A JP 4214306 A JP4214306 A JP 4214306A JP 21430692 A JP21430692 A JP 21430692A JP H0661452 A JPH0661452 A JP H0661452A
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JP
Japan
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transistor
memory cell
layer
transistors
load
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JP4214306A
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Inventor
Shigenobu Maeda
茂伸 前田
Sachitada Kuriyama
祐忠 栗山
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to DE4326822A priority patent/DE4326822C2/de
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  • Engineering & Computer Science (AREA)
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Abstract

(57)【要約】 【目的】 集積度が向上し、効率的な配置を可能とする
半導体装置を提供することである。 【構成】 隣接したメモリセル２４とメモリセル４２と
が第１層１と第２層２とで２層構造で形成される。第１
層１には、メモリセル２４のドライバトランジスタ４ａ
および４ｂと、アクセストランジスタ６ａおよび６ｂ
と、メモリセル４２のドライバトランジスタ４ｃおよび
４ｄとが形成される。第２層２には、メモリセル２４の
負荷トランジスタ５ａおよび５ｂと、メモリセル４２の
負荷トランジスタ５ｃおよび５ｄと、アクセストランジ
スタ６ｃおよび６ｄとが形成される。第１層１に形成さ
れるトランジスタはＮＭＯＳ型のトランジスタであり、
第２層２に形成されるトランジスタはＰＭＯＳ型トラン
ジスタである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にスタティック型半導体記憶装置のような論理素子単位
を多層構造に形成する半導体装置に関するものである。
【０００２】
【従来の技術】図３１はスタティック・ランダム・アク
セス・メモリ（以下、「スタティックＲＡＭ」という）
の構成の一例を示すブロック図である。
【０００３】図において、メモリセルアレイ５０は、複
数のワード線および複数のビット線対が互いに交差する
ように配置されており、それらのワード線とビット線対
との各交点にメモリセルが設けられている。このメモリ
セルアレイ５０のワード線はＸデコーダ５１に接続され
ており、Ｘデコーダ５１にはＸアドレスバッファ５２を
介してＸアドレス信号が与えられる。また、メモリセル
アレイ５０のビット線対はトランスファーゲート５３を
介してＹデコーダ５４に接続されており、Ｙデコーダ５
４にはＹアドレスバッファ５５を介してＹアドレス信号
が与えられる。
【０００４】Ｘアドレス信号に応答してＸアドレスデコ
ーダ５１によりメモリセルアレイ５０の１つのワード線
が選択され、Ｙアドレス信号に応答してＹアドレスデコ
ーダ５４によりメモリセルアレイ５０の１組のビット線
対が選択され、選択されたワード線と選択されたビット
線対との交点に設けられたメモリセルが選択される。こ
の選択されたメモリセルにデータが書込まれ、あるいは
そのメモリセルに蓄えられているデータが読出される。
データの書込か読出かは読出／書込制御回路５６に与え
られる読出／書込制御信号Ｒ／Ｗによって選択される。
データの書込時には、入力データＤｉｎがデータ入力バ
ッファ５７を介して、選択されたメモリセルに入力され
る。また、データの読出時には、選択されたメモリセル
に蓄えられたデータがセンスアンプ５８およびデータ出
力バッファ５９を介して出力データＤｏｕｔとして外部
に取出される。
【０００５】図３２はたとえば特公昭６２−１８９９７
号公報に示された従来の１Ｍ（メガ）の記憶容量を有す
るスタティックＲＡＭのメモリセル部分の回路図であ
る。
【０００６】図において、ビット線対８ａおよび８ｂの
間には複数のメモリセル１０１ａ〜１０１ｎが接続され
ている。各メモリセル１０１ａ〜１０１ｎは、２つのエ
ンハンスメント型のインバータ用ＭＯＳ電界効果トラン
ジスタ（以下、「ＭＯＳＦＥＴ」という）４ａおよび４
ｂ、２つの高負荷抵抗１０４および１０５、ならびに２
つのアクセス用ＭＯＳＦＥＴ６ａおよび６ｂからなる。
【０００７】ＭＯＳＦＥＴ４ａおよび４ｂのドレインＤ
はそれぞれノード１４ａおよび１４ｂでポリシリコン等
で形成された高抵抗値を持つ負荷抵抗１０４および１０
５の一端に接続され、抵抗１０４および１０５の他端
は、電源端子１１０および１１１に接続されている。ま
た、これらのＭＯＳＦＥＴ４ａおよび４ｂのソースＳ
は、各々接地電位ＧＮＤに接続されている。
【０００８】さらに、ＭＯＳＦＥＴ４ａのゲートＧはノ
ード１４ｂに接続され、ＭＯＳＦＥＴ４ｂのゲートＧは
ノード１４ａに接続されている。記憶情報はノード１４
ａと接地電位ＧＮＤとの間に存在する寄生容量１１２お
よびノード１４ｂと接地電位ＧＮＤとの間に存在する寄
生容量１１３に電位として蓄積される。ノード１４ａは
アクセス用ＭＯＳＦＥＴ６ａを介してビット線８ａに接
続され、ＭＯＳＦＥＴ６ａのゲートは対応するワード線
７ａ〜７ｎに接続されている。ノード１４ｂはアクセス
用ＭＯＳＦＥＴ６ｂを介してビット線８ｂに接続され、
ＭＯＳＦＥＴ６ｂのゲートは対応するワード線７ａ〜７
ｎに接続されている。
【０００９】ビット線８ａおよび８ｂはそれぞれＭＯＳ
ＦＥＴ１１７および１１８を介して入出力線Ｉ／Ｏ１１
９および１２０に接続され、ＭＯＳＦＥＴ１１７および
１１８のゲートはＹデコーダによりコラム選択信号が与
えられる入力端子１２１に接続されている。また、ビッ
ト線８ａおよび８ｂはダイオード接続されたビット線負
荷用ＭＯＳＦＥＴ１２２および１２３を介して電源電位
Ｖｃｃが付与される接続端子１２４および１２５にそれ
ぞれ接続されている。ＭＯＳＦＥＴ１２２および１２３
はビット線８ａおよび８ｂをプリチャージするためのも
のである。なお、電源端子１１０、および１１１には電
源電位Ｖｃｃが与えられる。
【００１０】次に、このメモリセルの動作について説明
する。メモリセル１０１ａのノード１４ａが“Ｌ”レベ
ル、ノード１４ｂが“Ｈ”レベルの状態であるときに、
このメモリセル１０１ａに蓄えられているデータを読出
す場合を想定する。このときワード線７ａの電位が被選
択時の０Ｖあるいは０Ｖに近い電位から選択時の電源電
位ＶｃｃあるいはＶｃｃに近い電位に変化する。その結
果、電源端子１２４からビット線負荷用ＭＯＳＦＥＴ１
２２、アクセス用ＭＯＳＦＥＴ６ａ、インバータ用ＭＯ
ＳＦＥＴ４ａを介して接地端子に向かって電流が流れ
る。しかし、インバータ用ＭＯＳＦＥＴ４ｂがオフして
いるので、接続線１２５からビット線負荷用ＭＯＳＦＥ
Ｔ１２３、アクセス用ＭＯＳＦＥＴ６ｂ、インバータ用
ＭＯＳＦＥＴ４ｂ、接地端子の経路には電流が流れな
い。したがって、ビット線８ａの電位はＭＯＳＦＥＴ１
２２、ＭＯＳＦＥＴ６ａおよびＭＯＳＦＥＴ４ａのオン
抵抗比で決まる電位に設定され、ビット線８ｂの電位は
電源電位Ｖｃｃよりもビット線負荷用ＭＯＳＦＥＴ１２
３のしきい値電圧だけ低い電位に設定される。このよう
にビット線対の各々のビット線８ａ、８ｂに表れた電位
の差を基に、センスアンプ５８が記憶情報を読出すので
ある。
【００１１】しかしながら、１Ｍ（メガ）のＳＲＡＭで
は上記のように端子１１０または１１１とノード１４ａ
または１４ｂとの間に形成されたポリシリコン等で形成
された高負荷抵抗１０４または１０５によってメモリセ
ル１０１ａが構成されていたため、読出動作の高速性お
よび安定性の点で不十分であった。たとえば、保持され
たノード１４ｂが“Ｈ”レベルの状態だとして、ワード
線７ａが選択されたとする。そのとき、トランジスタ６
ｂがオンして電源端子１１１から抵抗１０５を介してビ
ット線８ｂに電流が流れる。しかし高負荷抵抗１０５の
ため電圧降下が生じノード１４ｂがすぐには思ったほど
電位が上昇しない。したがって、ビット線８ｂの電位の
上昇が顕著に表れないため読出動作が速くならず、また
“Ｌ”レベルが保持されているノード１４ａの電位とノ
ード１４ｂの電位とに余り差がなく読出動作の信頼性に
も欠けることになる。
【００１２】このような背景から４Ｍ（メガ）のＳＲＡ
Ｍにおいては上記の高負荷抵抗１０４および１０５がｐ
チャンネル型トランジスタに置換えられ、その読出動作
の信頼性および安定性が図られている。
【００１３】図３３はそのようなメモリセルの等価回路
図である。図において１つの論理素子単位としてのメモ
リセルは６素子すなわちドライバトランジスタ４ａおよ
び４ｂ、負荷トランジスタ５ａおよび５ｂ、ならびにア
クセストランジスタ６ａおよび６ｂから構成されてい
る。アクセストランジスタ６ａおよび６ｂはドライバト
ランジスタ４ａおよび４ｂとビット線８ａおよび８ｂと
に各々接続され、そのゲートはワード線７に接続されて
いる。アクセストランジスタ６ａおよび６ｂはビット線
とフリップフロップのデータ伝達の役割をする。すなわ
ち、ドライバトランジスタ４ａおよび負荷トランジスタ
５ａとドライバトランジスタ４ｂおよび負荷トランジス
タ５ｂとからなる２つのインバータをクロスカップルさ
せてフリップフロップを形成してデータを記憶してい
る。４ＭのＳＲＡＭでは１層目として基板上に４個のト
ランジスタ４ａ、４ｂ、６ａおよび６ｂを形成し、その
上の第２層目にポリシリコン薄膜トランジスタ（ＴＦ
Ｔ）を用いて２個のトランジスタ５ａおよび５ｂを形成
することによってセル面積を小さくしている。すなわ
ち、第１層１にＮＭＯＳトランジスタとしてドライバト
ランジスタとアクセストランジスタとを形成し、第２層
２にＰＭＯＳトランジスタとして負荷トランジスタが形
成されている。
【００１４】図３４は図３３で示した従来のＳＲＡＭの
メモリセルのトランジスタ配置を立体的に描いた斜視図
である。
【００１５】第１層１にドライバトランジスタ４ａおよ
び４ｂとアクセストランジスタ６ａおよび６ｂとが形成
され、第２層２に負荷トランジスタ５ａおよび５ｂをポ
リシリコンＴＦＴで形成している。すなわち第１層１の
基板上に４個のトランジスタがあるのに対し、２層目の
ポリシリコンＴＦＴの層には２個しかトランジスタが形
成されていない。したがって、ポリシリコンＴＦＴが形
成される２層目でトランジスタ２個分の領域が余ってし
まうという計算になる。
【００１６】しかし、実際には、基板上のバルクのトラ
ンジスタ（半導体基板にソースおよびドレインが形成さ
れたトランジスタ）とポリシリコントランジスタ（ＴＦ
Ｔトランジスタ）ではトランジスタとしての性能が異な
るので、メモリセルを構成する論理素子として十分機能
させるためにそれらのトランジスタのゲート長とゲート
幅とを変えてある。その結果、バルクのトランジスタ４
個が占める面積とポリシリコンＴＦＴ２個が占める面積
の大きさのバランスが取れている。
【００１７】
【発明が解決しようとする課題】しかし、固相成長法で
ポリシリコンの粒径を拡大したり、レーザ再結晶化など
の方法を用いて単結晶化するかあるいは貼合わせ技術を
利用すれば、バルクのトランジスタに匹敵するようなＳ
ＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）の
トランジスタを２層目に作ることができる。この技術を
用いてＣＭＯＳ型のＳＲＡＭメモリセルを形成する場
合、１層目のバルクトランジスタと２層目のＳＯＩトラ
ンジスタとの性能がほとんど変わらないため、ＮＭＯＳ
型の１層目のアクセストランジスタとＰＭＯＳ型の２層
目の負荷トランジスタの各々が占める面積をほとんど同
じにすることができる。
【００１８】図３５は図３３に示された等価回路に対応
する素子配置を示す斜視図であり、図３６は図３５の構
成を横から見た断面図である。
【００１９】図３５を参照して、第１層目にはドライバ
トランジスタ４ａおよび４ｂと、アクセストランジスタ
６ａおよび６ｂが形成され、第２層目には、負荷トラン
ジスタ５ａおよび５ｂが形成されている。上記に述べた
ように、２層目のトランジスタが、バルクのトランジス
タに匹敵するようなものとして形成されると、各トラン
ジスタ各々が占める面積は等しくなる。したがって、図
３５に示すように、第１層１のトランジスタの占める面
積と、第２層２のトランジスタの占める面積とは大きく
異なることになる。図３６では、図３５のメモリセルを
２つ並列に並べた状態を示しており、この図からも明ら
かなように、第２層目の領域にスペースの無駄が生じて
いるのが判明する。
【００２０】結局２層目のトランジスタの形成技術がよ
り発展することによって、現状のメモリセルの構造で
は、その集積度の点で効率の悪いレイアウトとなってい
た。
【００２１】この発明は上記のような課題を解決するた
めになされたもので、総面積が小さく、集積度の高い半
導体装置を得ることを目的とする。
【００２２】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、主面を有する半導体基板と、半導体基板の
主面上に所定数形成された第１導電形式の第１の論理素
子と、第１の論理素子上に形成された絶縁層と、絶縁層
上に形成された、所定数と同数である第１導電型式と反
対導電型式である第２導電型式の第２の論理素子とを備
え、第１および第２の論理素子は少なくとも１つの論理
素子単位を構成するものである。
【００２３】請求項２の発明に係る半導体記憶装置は、
第１層にドライバトランジスタまたは負荷トランジスタ
が形成され、第２層に負荷トランジスタまたはドライバ
トランジスタが形成されてメモリセルを構成する２層構
造の半導体記憶装置において、ドライバトランジスタの
ゲート電極と、負荷トランジスタのゲート電極とを共通
にしたことを特徴とするものである。
【００２４】請求項４の発明に係るメモリセル構造は、
フリップフロップを構成するトランジスタを用いて情報
を記憶する半導体記憶装置のメモリセル構造であって、
フリップフロップの一部を構成する一対のドライバトラ
ンジスタと、フリップフロップの他の一部を構成し、そ
の各々はドライバトランジスタの各々に接続する一対の
負荷トランジスタと、負荷トランジスタの各々に接続さ
れ、電源電位を付与する電源電位付与手段と、各々はド
ライバトランジスタの各々と負荷トランジスタの各々と
の接続部に接続する一対のアクセストランジスタと、接
続部の各々と電源電位付与手段との間に容量を形成する
容量手段とを備えたものである。
【００２５】請求項５の発明に係るメモリセル構造は、
フリップフロップを構成するトランジスタを用いて情報
を記憶する半導体記憶装置のメモリセル構造であって、
フリップフロップの一部を構成する一対のドライバトラ
ンジスタと、フリップフロップの他の一部を構成し、そ
の各々はドライバトランジスタの各々に接続する一対の
負荷トランジスタと、第１導電型式のトランジスタと第
２導電型式のトランジスタとから構成され、ドライバト
ランジスタの各々と負荷トランジスタの各々との接続部
に接続し、接続部の電位をビット線に伝達するトランス
ファーゲートとを備えたものである。
【００２６】
【作用】請求項１の発明においては、第１の論理素子と
第２の論理素子とが絶縁層を介して同数分形成される。
【００２７】請求項２の発明においては、ドライバトラ
ンジスタのゲート電極と負荷トランジスタのゲート電極
とが共通にされる。
【００２８】請求項４の発明においては、接続部の各々
と電源電位付与手段との間に容量が形成される。
【００２９】請求項５の発明においては、第１導電型式
のトランジスタと第２導電型式のトランジスタとから構
成されるトランスファーゲートが接続部とビット線との
間に設けられる。
【００３０】
【実施例】「第１の実施例」図１はこの発明の一実施例
によるメモリセルの構造を示す等価回路図である。
【００３１】図では、一対のビット線８ａおよび８ｂの
間に形成されたメモリセル２４と、それらのビット線対
に隣接するビット線対８ｃおよび８ｄの間に形成される
メモリセル４２の等価回路が示されている。メモリセル
２４の構造は、従来例で示した図３３のメモリセル構造
の等価回路と同等であるので、ここでの説明は繰返さな
い。メモリセル４２の構造は、メモリセル２４の構造と
基本的には同一であるが、アクセストランジスタの形式
がｐチャンネル型のトランジスタとなっている点で異な
っている。すなわち、メモリセル２４の、アクセストラ
ンジスタ６ａおよび６ｂはｎチャンネル型トランジスタ
であるのに対し、メモリセル４２のアクセストランジス
タ６ｃおよび６ｄはｐチャンネル型トランジスタであ
る。そして、この実施例では、隣接するメモリセル２４
および４２を１組として考え、半導体基板に形成する第
１層１には、ｎチャンネル型ＭＯＳトランジスタが形成
されており、半導体基板上方の第２層２には、ｐチャン
ネル型ＳＯＩトランジスタが形成されている。図５は図
１の等価回路に対応する素子配置を示す斜視図であり、
図６は図５の素子の構成を横から見た断面図である。
【００３２】図６において、破線で囲まれた１つの論理
素子単位としてのメモリセル２４は、第２層２に２個お
よび第１層１に４個のトランジスタを有するメモリセル
（図では左側のメモリセルで以下「２／４型メモリセ
ル」という）であり、１つの論理素子単位としてのメモ
リセル４２は、第２層に４個のトランジスタおよび第１
層に２個のトランジスタを有するメモリセル（図では右
側のメモリセルで、以下「４／２型メモリセル」とい
う）である。
【００３３】第１層１は、単結晶基板またはＳＯＩもし
くはポリシリコンを用いて形成するものであり、第２層
２は、ＳＯＩまたはポリシリコンを用いて形成する。
【００３４】２／４型メモリセル２４は、第１層１にド
ライバトランジスタ４ａおよび４ｂとアクセストランジ
スタ６ａおよび６ｂとが形成され、第２層２に負荷トラ
ンジスタ５ａおよび５ｂが形成される。４／２型メモリ
セル４２は、第１層１にドライバトランジスタ４ｃおよ
び４ｄが形成され、第２層２にアクセストランジスタ６
ｃおよび６ｄと負荷トランジスタ５ｃおよび５ｄとが形
成される。
【００３５】図５に示されるように、２／４型メモリセ
ル２４のアクセストランジスタ６ａおよび６ｂの上に４
／２型のメモリセル４２のアクセストランジスタ６ｃお
よび６ｄが対応して載置されるように２つのメモリセル
が配置される。結局２つの隣接するメモリセルにおい
て、第１層のトランジスタ数は６個であり、第２層のト
ランジスタ数も６個となり、無駄な領域がなく効率のよ
い配置となる。結果として、半導体装置の総面積を小さ
くすることができる。
【００３６】また、上記のようなＳＲＡＭのメモリセル
に限らず、１列あるいはアレイ状に並んだ複数個の１回
路単位に含まれるトランジスタ数が少なくても２層にわ
たってアンバランスになる場合にもこの発明が適用でき
る。たとえば、１回路単位のトランジスタ数が１層目に
ａ個、２層目にｂ個であり、ａとｂとが等しくないと
き、１層目にａ個、２層目にｂ個のｂ／ａ型回路単位
と、１層目にｂ個、２層目にａ個のａ／ｂ型回路単位を
交互に組合せることによって上記のように回路の総面積
を減らすことができる。
【００３７】図３および図４は図１のメモリセル構造に
おけるワード線駆動用の回路図である。
【００３８】メモリセルが二次元的に配列されていると
き、その１つ１つのメモリセルを選択するのにＸアドレ
スと、Ｙアドレスとを用いて行なっている。Ｘアドレス
は１本１本のワード線に対応している。図１の回路図に
示されるＳＲＡＭのメモリセルは、アクセストランジス
タ６ａおよび６ｂがｎチャンネル型ＭＯＳトランジスタ
からなるメモリセル２４と、アクセストランジスタ６ｃ
および６ｄがｐチャンネル型ＳＯＩトランジスタからな
るメモリセル４２とが交互に配置されているため、その
ワード線を駆動するのに互いに異なった電位を与えてや
らなければならない。そこで、Ｘ方向に２５６行並んだ
ＳＲＡＭメモリセルアレイの場合のＸデコーダの簡単な
例を図３および図４に示す。
【００３９】ＮＭＯＳ型アクセストランジスタを有する
メモリセル行のアドレスを（Ｘ０，Ｘ１，Ｘ２，Ｘ３，
Ｘ４，Ｘ５，Ｘ６，Ｘ７）：２進数Ｘ０〜Ｘ６＝０また
は１，Ｘ７＝０、ＰＭＯＳ型アクセストランジスタを有
するメモリセルの行のアドレスを（Ｘ０，Ｘ１，Ｘ２，
Ｘ３，Ｘ４，Ｘ５，Ｘ６，Ｘ７）：２進数Ｘ０〜Ｘ６＝
１または０，Ｘ７＝１とすると、それぞれの行のワード
線を選択するためのデコーダは図３と図４に示すように
構成すればよい。図３の回路はＸ０（／Ｘ０）〜Ｘ７
（／Ｘ７）のＮＡＮＤ回路とインバータとからなり、図
４の回路はＸ０（／Ｘ０）〜Ｘ７（／Ｘ７）のＮＡＮＤ
回路のみからなっている。
【００４０】たとえば、Ｘアドレス（１１００１０１
０）であり、アクセストランジスタがｎチャンネル型の
行を考える。図３のＸデコーダの入力に、Ｘ０，Ｘ１，
／Ｘ２，／Ｘ３，Ｘ４，／Ｘ５，Ｘ６，／Ｘ７を接続す
ると、（Ｘ０〜Ｘ７）＝（１１００１０１０）となった
場合だけ、そのワード線の電位を“Ｈ”レベルとするこ
とができ、アクセストランジスタ６ａおよび６ｂをＯＮ
することができる。
【００４１】次に、Ｘアドレス（１００１００１１）で
あり、アクセストランジスタがｐチャンネル型の行を考
える。図４のＸデコーダの入力にＸ０，／Ｘ１，／Ｘ
２，Ｘ３，／Ｘ４，／Ｘ５，Ｘ６，Ｘ７を接続すると、
（Ｘ０〜Ｘ７）＝（１００１００１１）のときにだけそ
のワード線の電位が“Ｌ”レベルになり、アクセストラ
ンジスタ６ｃおよび６ｄをＯＮすることができる。
【００４２】図７は図１の等価回路の具体的な配線パタ
ーンを示す図である。ここでは、図１のようなメモリセ
ルの配線パターンを示しているが、２／４型メモリセル
と、４／２型メモリセルとを組合せて半導体記憶装置の
総占有面積を小さくすることができるようなメモリセル
ならばどのようなメモリセルでも良い。
【００４３】図において、左側は第１層１の配線パター
ンを示し、右側は第２層２の配線パターンを示してい
る。符号は図１の番号に対応している。記憶ノード１４
ａ〜１４ｄは第１層１と第２層２のコンタクトに対応し
ており、コンタクト１５ａおよび１５ｂは第１層１と第
２層２のコンタクトでかつビット線に繋がるコンタクト
である。
【００４４】斜線で示した領域はトランジスタのゲート
とワード線７ａおよび７ｂとを構成している。またドラ
イバトランジスタ４ａ〜４ｄの各々のゲートとＧＮＤラ
イン１３との間に容量１７ａおよび１７ｂと負荷トラン
ジスタ５ａ〜５ｄの各々のゲートと電源電位（Ｖｃｃ）
ライン１２との間に容量１７ｃおよび１７ｄが形成され
ている。
【００４５】図７のメモリセルは、２層目にバルクに匹
敵する性能を有するトランジスタを形成し、ドライバト
ランジスタと負荷トランジスタの形をまったく同じと
し、そのレイアウトも１層目と２層目でまったく同様に
した例である。なお、図１から明らかなように、ドライ
バトランジスタ４ｂのゲート９ａと負荷トランジスタ５
ｂのゲート９ｃとを、ドライバトランジスタ４ａのゲー
ト９ｂと負荷トランジスタ５ａのゲート９ｄとを各々共
有させることが可能である。
【００４６】図８はゲートを共有させた構造の断面図で
ある。図において、第２層２のトランジスタのチャンネ
ル２１ｃは、共通ゲート９の上にあり、その共通ゲート
９は第１層１のトランジスタのゲートでもある。ゲート
９を共有させることによって、その分製造プロセスを簡
略化することができる。この場合は、１層目と２層目と
でまったく同じレイアウトを用いているが、ゲートの一
部分のみを共有させるレイアウトを用いても製造プロセ
スの簡略化を図ることができる。
【００４７】図７のメモリセルでは、第１層１におい
て、記憶ノード１４ａおよび１４ｂとＧＮＤライン１３
との間に容量１７ａおよび１７ｂ、第２層２において記
憶ノード１４ａおよび１４ｂとＧＮＤライン１３との間
に容量１７ｃおよび１７ｄが形成されるために、メモリ
セルのデータ保持能力が増加し、ソフトエラーに強くな
るという効果がある。この効果を示した等価回路図が図
９である。
【００４８】図１０は図７の容量１７ａ付近の具体的構
造を示す斜視図であり、図１１はそのＸＩ−ＸＩ断面図
である。
【００４９】図において、ＧＮＤライン１３上を横切る
ように、Ｌ型の配線層９ａが形成されている。配線層９
ａは、その一方端がドライバトランジスタ４ａのゲート
電極として機能し、その他方端は、ノード１４ａとして
コンタクトが取られている。そして、配線層９ａは、Ｇ
ＮＤライン１３を横切るに際し、容量１７ａを形成して
いるのが判明する。このように、記憶ノード１４ａと、
ＧＮＤライン１３との間に絶縁膜１８を介して容量が存
在する。この容量に記憶ノードの電荷が蓄えられるので
メモリセルのデータの保持能力が向上する。
【００５０】図１０において、トランジスタ４ａのソー
ス１０ａおよびドレイン１１ａを形成する際のように、
ゲートをマスクとして不純物を注入すると、容量１７ａ
の下の部分１３ａには、不純物が注入されないことにな
る。このメモリセルでは、部分１３ａはＧＮＤライン１
３の一部として使用されるので、この部分の抵抗が高く
ならないように予め不純物を注入しておくか、ドライバ
トランジスタ４ａのゲート９ａのみ先にパターニング
し、ソース／ドレインを形成するための不純物注入の際
にＧＮＤラインにも不純物を同時に注入した後、ゲート
９ａと記憶ノード１４ａとを接続するなどして部分１３
ａの抵抗を減ずる必要がある。これは負荷トランジスタ
のゲートと、電源電位ラインとの間の容量の形成につい
ても同じことが言える。
【００５１】図１２〜図１７は図７のメモリセル構造に
対応する製造方法の断面構造図であり、Ａ：トランジス
タ部、Ｂ：第１層および第２層の間のコンタクト部、
Ｃ：アルミ配線とのコンタクト部に分けて工程順に断面
構造が示されている。
【００５２】まず、半導体基板２０の主面上に活性領域
を形成すべく、ＬＯＣＯＳ法等によってフィールド酸化
膜７１が形成される。次に半導体基板２０の主面上を熱
酸化等して、ゲート酸化膜７３を全面に形成し、レジス
ト等を用いて所定の部分に開口を形成してコンタクト７
５を形成する（図１２参照）。
【００５３】次に、ゲート酸化膜７３上に全面にポリシ
リコンを形成し、これを所定形状にパターニングして、
ゲート電極７７およびゲート電極に繋がる配線層７９を
形成する。なおアルミニウム配線とのコンタクト部Ｃで
は、ポリシリコンが全面的にエッチングによって取除か
れている。（図１３参照）。
【００５４】次に、ゲート電極層７９および露出してい
るゲート酸化膜７３上全面に、層間絶縁膜８１が形成さ
れる。この層間絶縁膜８１は、第１層目と、第２層目と
を区分けするためのものである。この層間絶縁膜を平坦
化した後、第１層目と第２層目とを接続するためのコン
タクトホール８３を形成し、一方、アルミコンタクト部
Ｃにおいては、半導体基板２０の主面を露出させるコン
タクトホール８５が形成される（図１４参照）。
【００５５】次に、層間絶縁膜８１、コンタクトホール
８３および８５上に、ポリシリコンが全面に形成され、
所定の形状にパターニングされて活性領域層８７ａ、８
７ｂおよび８７ｃが形成される。なおこの活性領域層
は、固相成長法またはレーザ再結晶法によって単結晶化
されている。なお、コンタクト部Ｂおよびアルミコンタ
クト部Ｃから、基板結晶面の結晶配向性の情報を引出す
ことができる（図１５参照）。
【００５６】次に、活性領域８７ａ〜８７ｃ上に、全面
的にゲート絶縁膜８９が形成され、活性領域８７ｂ上の
み、開口８８が形成される。さらに、ゲート絶縁膜８９
上に、ゲート電極を形成するポリシリコンが全面に形成
され、所定形状にパターニングされる。図から明らかな
ように、トランジスタ部Ａと、コンタクト部Ｂの領域に
おいては、その１層目と２層目のレイアウトがまったく
同様であり、活性領域とゲートポリシリコン層のパター
ンが一致している（図１６参照）。
【００５７】次にゲート電極層９１を覆うように、全面
に層間絶縁膜９３が形成され、アルミコンタクト部Ｃの
部分において、コンタクトを取るべく開口９４が形成さ
れる。次に、この開口９４を含み層間絶縁膜９３上にア
ルミニウム層が形成され、所定形状にパターニングされ
て、アルミ配線９５が形成される。すなわちこの層間絶
縁膜９３は、２層目の配線構造とアルミ配線層等とを絶
縁する層間絶縁膜として機能するものである（図１７参
照）。
【００５８】なお、ポリシリコンゲート電極層は、タン
グステンシリサイドやチタンシリサイド等の、金属加工
物とポリシリコンとの２層構造を用いて配線抵抗を減ら
すことができる。
【００５９】図２は隣接するメモリセル自体の構造は図
１と同様であるが、図１において、ビット線８ｂおよび
８ｃを共有した場合の等価回路図である。この場合のワ
ード線７ａおよび７ｂの駆動回路は図３および図４に示
した構造のものでよいが、この場合ビット線８ｂが共有
されているため、ワード線は各々別個に駆動させる必要
がある。このような隣接するメモリセルの構造として
も、占有面積の観点で図１に示したメモリセルと同様の
効果を生ずるものである。
【００６０】「第２の実施例」図１８はこの発明の第２
の実施例によるメモリセル構造の等価回路図である。
【００６１】この例では、１つのメモリセルに含まれる
１つのアクセストランジスタ６ａを第１層１に形成し、
他の１つのアクセストランジスタ６ｂを第２層２に形成
している。すなわち１つのメモリセルとしては、１層目
に３個、２層目に３個の各々のトランジスタを有する３
／３型メモリセル構造となっている。
【００６２】図１９は図１８の等価回路に対応する素子
配置を示す図であるが、図から明白なように、一方のメ
モリセルに含まれるアクセストランジスタ６ｂの部分
と、隣接するメモリセルのアクセストランジスタ６ｃの
部分とを上下に重ねるように配置することによって、全
体として占有面積を有効に活用することができる。なお
ビット線７ａおよび７ｂを駆動する駆動回路は第１の実
施例で示した図３および図４の構造でよいが、この例で
は、１つのメモリセルに含まれるアクセストランジスタ
の導電形式が互いに異なるため、ワード線７ａおよび７
ｂを同時に選択するようにワード線の駆動回路を制御す
る必要がある。
【００６３】図２０は図１８の等価回路の具体的な配線
パターンを示す図である。このように配置することによ
って、１つのメモリセルのアクセストランジスタ６ｃの
上方に、隣接する他方のメモリセルのアクセストランジ
スタ６ｂを重ねるように配置することができる。他の部
分の構成は図７と基本的に同一である。
【００６４】「第３の実施例」図２１はこの発明の第３
の実施例によるメモリセルの構造を示す等価回路図であ
る。
【００６５】この例では、隣接するメモリセルの一方の
メモリセル２３が２／３型メモリセルであり、他方のメ
モリセル３２が３／２型メモリセルである。そして、こ
の実施例では、１つのメモリセルに対してビット線８に
接続するアクセストランジスタが１つである。その理由
は以下のとおりである。
【００６６】２層目にバルクに匹敵する性能のトランジ
スタを形成した場合従来のポリシリコンＴＦＴを用いた
ＳＲＡＭに比べて記憶ノードの電位が安定している。し
たがって、従来のように両側の記憶ノードの電位差をビ
ット線対に取出してその電位差を読むことなく、直接片
側の記憶ノードの電位をビット線に取出してその電位変
化を読出すことが可能となり、これによってもメモリセ
ルに記憶されている情報を知ることができるからであ
る。
【００６７】図２３は図２１の等価回路に対応する素子
配置を示す斜視図である。図から明らかなように、隣接
する一方のメモリセルのアクセストランジスタ６ａを隣
接する他方のメモリセルのアクセストランジスタ６ｃの
上方に重ねるように配置するように、隣接するメモリセ
ルを交互に配置することによって、メモリセルの占有面
積を小さくすることができる。
【００６８】図２２は図２１のビット線８に接続するセ
ンスアンプ回路の具体的構成を示す図である。
【００６９】この回路はＮＭＯＳクロスカップル型と呼
ばれている回路であり、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）のセンスアンプ等によく用い
られる構造である。ＤＲＡＭでは１つのメモリセルに対
してビット線が１本接続されているので、図２２の端子
Ｖｉｎにそのビット線を接続し、端子／Ｖｉｎは他のメ
モリセルのビット線に接続している。これは同時にアク
セスされないメモリセルである。
【００７０】図２１のＳＲＡＭのメモリセルの場合にも
同様に端子Ｖｉｎにビット線８を接続し、端子／Ｖｉｎ
を同時にアクセスされないメモリセルのビット線または
電源電位Ｖｃｃに直結すればよい。それによって、図２
１に示されるメモリセルの各々の情報を読取ることがで
きる。
【００７１】「第４の実施例」図２４はこの発明の第４
の実施例によるメモリセル構造を示す等価回路図であ
る。
【００７２】先の第３の実施例では、１つのメモリセル
が１つのアクセストランジスタを有するものであった
が、この実施例では、１つのメモリセルに対して、１つ
のトランスファーゲートを有するものである。すなわ
ち、トランスファーゲート１６はＮＭＯＳ型のアクセス
トランジスタ１６ａと、ＰＭＯＳ型のアクセストランジ
スタ１６ｂとを組合せた形となっている。そしてこのト
ランスファーゲート１６によって、ドライバトランジス
タ４ａおよび４ｂと負荷トランジスタ５ａおよび５ｂと
から形成されるフリップフロップと、ビット線８との接
続をなしている。この実施例では、第１層１には、ドラ
イバトランジスタ４ａおよび４ｂと、トランスファーゲ
ート１６のアクセストランジスタ１６ａとが形成され、
第２層２には、負荷トランジスタ５ａおよび５ｂと、ト
ランスファーゲート１６のアクセストランジスタ１６ｂ
とが形成されている。
【００７３】図２５は図２４の等価回路に対応する素子
配置を示す斜視図である。図から明らかなように、この
実施例のメモリセルにおいては、１層目に３個、２層目
に３個のトランジスタが形成されるので、メモリセルの
形成に無駄な領域がなく、メモリセルの占有面積を減ず
ることができる。
【００７４】なおこのメモリセル構造には、第３の実施
例のメモリセルにはない特徴および利点がある。図２１
のメモリセルにおいては、アクセストランジスタがＮＭ
ＯＳ型またはＰＭＯＳ型のみで形成されているので、デ
ータ書込時に、ビット線から記憶ノードにアクセスしデ
ータを反転させようとするとき、アクセストランジスタ
のしきい値の分だけビット線電位と記憶ノードの電位と
に差が生じる。したがって、その電位差の分だけメモリ
セルの書込動作が不安定になるという問題がある。
【００７５】この問題を説明するために、図２１におい
て、たとえば記憶ノード１４ｂがすでに“Ｈ”レベルの
情報を保持しているとき、ワード線７ａとビット線８と
を“Ｌ”レベルにし、記憶ノード１４ｂに“Ｌ”レベル
の情報を書込もうとする場合を想定する。始めにアクセ
ストランジスタ６ａがＯＮするので、“Ｈ”レベルの記
憶ノード１４ｂからビット線８に向って電流が流れ、記
憶ノード１４ｂの電位が下がるが、アクセストランジス
タ６ａのしきい値まで記憶ノード１４ｂの電位が下がる
とアクセストランジスタがＯＦＦしてしまう。その結
果、記憶ノード１４ｂの電位が十分低くならないためメ
モリセルの情報保持動作が不安定になる。
【００７６】これに対して図２４のメモリセルの構造で
は、アクセストランジスタの代わりにトランスファーゲ
ート１６を用いているので、読出／書込時にはＮＭＯＳ
型のトランジスタ１６ａまたはＰＭＯＳ型のトランジス
タ１６ｂのいずれかがＯＮしていることになるため、第
３の実施例のようにトランジスタのしきい値のためにメ
モリセルの読出動作等が不安定になることはない。ま
た、アクセストランジスタのしきい値電圧に影響される
ことがないので、ビット線の電位に応じて“Ｈ”レベル
の情報または“Ｌ”レベルの情報等を電位降下させるこ
となく書込むことができ、書込動作の信頼性が向上す
る。
【００７７】「第５の実施例」図２６はこの発明の第５
の実施例によるメモリセル構造を示す等価回路図であ
る。
【００７８】メモリセルを構成する各々の論理素子は、
その数とその種類は従来例で示した図３３のメモリセル
の論理素子と同一である。しかし、この実施例では、メ
モリセル構造を３層構造として形成している。すなわ
ち、第１層１には、ドライバトランジスタ４ａおよび４
ｂが形成され、第２層２には、負荷トランジスタ５ａお
よび５ｂが形成され、第３層３には、アクセストランジ
スタ６ａおよび６ｂが形成されている。
【００７９】図２８は図２６の等価回路に対応する素子
の配置を示す斜視図であり、図２９は図２８の構成を、
横から見た断面図である。
【００８０】これらの図から明らかなように、この実施
例のメモリセルは、各層ごとにトランジスタを２個ずつ
有する３層構造のＳＲＡＭメモリセル（以下２／２／２
型メモリセルという）となっている。
【００８１】図２７は、この３層構造のＳＲＡＭの配線
パターンの具体例を示す図である。この例では、アクセ
ストランジスタ６ａおよび６ｂが３層目に形成されてい
るのは、ビット線８ａおよび８ｂとワード線７とをこれ
らのトランジスタに接続する必要があるためアクセスト
ランジスタが３層目にあるほうが、上方からのコンタク
トが浅くなり、製造工程上のマージンが大きくなるから
である。しかし、アクセストランジスタ６ａおよび６ｂ
を１層目や２層目に置くレイアウトを採用したとして
も、各層ごとに２個のトランジスタの形成数は変わらな
いので、全体として、メモリセルの占有面積を減らす効
果を得ることができる。
【００８２】上記の各実施例では、ドライバトランジス
タを１層目、負荷トランジスタを２層目にしている例を
示したが、ドライバトランジスタと負荷トランジスタの
機能は互いに補って初めて機能するものであるので、ど
ちらをドライバトランジスタまたは負荷トランジスタと
呼んでもよい。したがって、１層目に負荷トランジスタ
を形成し２層目にドライバトランジスタを形成するメモ
リセルでも上記の実施例と同様の効果を得ることができ
る。
【００８３】以上の例では、ＳＲＡＭのメモリセルを例
に示したが、他の記憶装置のメモリセルや、論理素子を
構成する半導体装置でもこの発明の思想を適用すること
ができる。
【００８４】「第６の実施例」図３０は光センサにこの
発明の思想を適用した例を示すこの発明の第６の実施例
による斜視図である。
【００８５】図において、１層目（下層）にＣＣＤ１５
１とアクセストランジスタ１６１とを形成し、２層目
（上層）にコンタクト１５９を介してアクセストランジ
スタ１６１に接続する光デテクタ１５７が形成される素
子単位と、１層目にＣＣＤ１５３のみが形成され、２層
目に光デテクタ１６３およびアクセストランジスタ１６
５が形成され、１層目と２層目とがコンタクト１６７で
接続される素子単位が形成されている。このような素子
単位の各々を交互に並べることによって、デテクタの占
める面積をより大きくすることができる。
【００８６】
【発明の効果】請求項１の発明には以上説明したとお
り、第１の論理素子と第２の論理素子とが絶縁層を介し
て同数分形成されるので、集積度が向上し、効率的な配
置となる。
【００８７】請求項２の発明は以上説明したとおり、ド
ライバトランジスタのゲート電極と負荷トランジスタの
ゲート電極とが共通にされるので、製造工程の簡略化が
可能となる。
【００８８】請求項４の発明は以上説明したとおり、接
続部の各々と電源電位付与手段との間に容量が形成され
るので、ソフトエラーに強いメモリセルとなる。
【００８９】請求項５の発明は以上説明したとおり、第
１導電型式のトランジスタと第２導電型式のトランジス
タとから構成されるトランスファーゲートが、接続部と
ビット線との間に設けられるので、トランスファーゲー
トでの電位の降下はなく、記憶情報の読出／書込動作の
信頼性が向上する。
【図面の簡単な説明】
【図１】この発明の第１の実施例によるメモリセルの構
造を示す等価回路図である。
【図２】図１のメモリセル構造の変形例を示す等価回路
図である。
【図３】図１のメモリセル構造に対するワード線の駆動
回路の一例を示す回路図である。
【図４】図１のメモリセル構造に対するワード線の駆動
回路の他の例を示す回路図である。
【図５】図１のメモリセルの等価回路図に対応する素子
配置を示す斜視図である。
【図６】図５のメモリセルの構成を横から見た断面図で
ある。
【図７】図１のメモリセル構造の具体的な配線パターン
を示す図である。
【図８】図１のメモリセル構造のドライバトランジスタ
と負荷トランジスタのゲート電極の構成を示す断面図で
ある。
【図９】図１のメモリセル構造において、形成される容
量を等価的に示した回路図である。
【図１０】図９の容量の形成状態を示す具体的な配線構
造の斜視図である。
【図１１】図１０のＸＩ−ＸＩラインの断面構造を示す
図である。
【図１２】図１のメモリセル構造の製造工程の中の第１
工程を示す断面図である。
【図１３】図１のメモリセル構造の製造工程の中の第２
工程を示す断面図である。
【図１４】図１のメモリセル構造の製造工程の中の第３
工程を示す断面図である。
【図１５】図１のメモリセル構造の製造工程の中の第４
工程を示す断面図である。
【図１６】図１のメモリセル構造の製造工程の中の第５
工程を示す断面図である。
【図１７】図１のメモリセル構造の製造工程の中の第６
工程を示す断面図である。
【図１８】この発明の第２の実施例によるメモリセルの
構造を示す等価回路図である。
【図１９】図１８の等価回路に対応する素子配置を示す
斜視図である。
【図２０】図１８のメモリセル構造の具体的な配線パタ
ーンを示す図である。
【図２１】この発明の第３の実施例によるメモリセルの
構造を示す等価回路図である。
【図２２】図２１のメモリセル構造におけるビット線に
接続されるセンスアンプの具体的構造を示す回路図であ
る。
【図２３】図１８の等価回路に対応する素子配置を示す
斜視図である。
【図２４】この発明の第４の実施例によるメモリセルの
構造を示す等価回路図である。
【図２５】図２４の等価回路に対応する素子配置を示す
斜視図である。
【図２６】この発明の第５の実施例によるメモリセルの
構造を示す等価回路図である。
【図２７】図２６のメモリセル構造の具体的な配線パタ
ーンを示す図である。
【図２８】図２６の等価回路に対応する素子配置を示す
斜視図である。
【図２９】図２８のメモリセルの構成を横から見た断面
図である。
【図３０】この発明の第６の実施例による光デテクタの
構造を示す斜視図である。
【図３１】従来のＳＲＡＭのシステム構成を示すブロッ
ク図である。
【図３２】図３１のメモリセルアレイの具体的構成を示
す回路図である。
【図３３】図３２のメモリセルを改良した具体的なメモ
リセル構造を示す等価回路図である。
【図３４】図３３のメモリセル構造を半導体基板上に具
体的に示した構造を示す斜視図である。
【図３５】図３３の等価回路に対応する素子配置を示す
斜視図である。
【図３６】図３５のメモリセルの構成を横から見た断面
図である。
【符号の説明】 １ １層目 ２ ２層目 ４ａ〜４ｄ ドライバトランジスタ ５ａ〜５ｄ 負荷トランジスタ ６ａ〜６ｄ アクセストランジスタ ７ａ、７ｂ ワード線 ８ａ〜８ｄ ビット線 １２ 電源電位ライン １３ 接地電位ライン １４ａ〜１４ｄ 記憶ノード ２４ ２／４型メモリセル ４２ ４／２型メモリセル ９ ゲート電極 １６ トランスファーゲート なお、各図中同一符号は同一または相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板と、 前記半導体基板の主面上に所定数形成された第１導電型
    式の第１の論理素子と、 前記第１の論理素子上に形成された絶縁層と、 前記絶縁層上に形成された、前記所定数と同数である前
    記第１導電型式と反対導電型式である第２導電型式の第
    ２の論理素子とを備え、前記第１および第２の論理素子
    は少なくとも１つの論理素子単位を構成する、半導体装
    置。
  2. 【請求項２】 第１層にドライバトランジスタまたは負
    荷トランジスタが形成され、第２層に負荷トランジスタ
    またはドライバトランジスタが形成されてメモリセルを
    構成する２層構造の半導体記憶装置において、 前記ドライバトランジスタのゲート電極と、前記負荷ト
    ランジスタのゲート電極とを共通にしたことを特徴とす
    る、半導体記憶装置。
  3. 【請求項３】 前記第１層のドライバトランジスタまた
    は負荷トランジスタと、前記第２層の負荷トランジスタ
    またはドライバトランジスタとの平面パターンは同一で
    ある、請求項２項記載の半導体記憶装置。
  4. 【請求項４】 フリップフロップを構成するトランジス
    タを用いて情報を記憶する半導体記憶装置のメモリセル
    構造であって、 前記フリップフロップの一部を構成する一対のドライバ
    トランジスタと、 前記フリップフロップの他の一部を構成し、その各々は
    前記ドライバトランジスタの各々に接続する一対の負荷
    トランジスタと、 前記負荷トランジスタの各々に接続され、電源電位を付
    与する電源電位付与手段と、 各々が前記ドライバトランジスタの各々と前記負荷トラ
    ンジスタの各々との接続部に接続する一対のアクセスト
    ランジスタと、 前記接続部の各々と前記電源電位付与手段との間に容量
    を形成する容量手段とを備えた、メモリセル構造。
  5. 【請求項５】 フリップフロップを構成するトランジス
    タを用いて情報を記憶する半導体記憶装置のメモリセル
    構造であって、 前記フリップフロップの一部を構成する一対のドライバ
    トランジスタと、 前記フリップフロップの他の一部を構成し、その各々は
    前記ドライバトランジスタの各々に接続する一対の負荷
    トランジスタと、 第１導電型式のトランジスタと第２導電型式のトランジ
    スタとから構成され、前記ドライバトランジスタの各々
    と前記負荷トランジスタの各々との接続部に接続し、前
    記接続部の電位をビット線に伝達するトランスファーゲ
    ートとを備えた、メモリセル構造。
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