JP4885365B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にＣＭＯＳ構成のマルチポートＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルのレイアウトに関するものである。
【０００２】
【従来の技術】
近年、電子機器の軽薄短小化とともに、それら機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実装は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵが、制御プログラム等の実行時において使用するＲＡＭについて、高速化と大容量化が求められている。
【０００３】
このＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とＳＲＡＭが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭは、そのメモリセルの構造として、４個のトランジスタと２個の高抵抗素子で構成される高抵抗負荷型と、６個のトランジスタで構成されるＣＭＯＳ型が知られている。特に、ＣＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非常に小さいために信頼性が高く、現在の主流となっている。
【０００４】
一般に、メモリセルにおいて、その素子面積を縮小することは、メモリセルアレイの小型化だけでなく、高速化をも実現することを意味する。そこで、従来より、ＳＲＡＭのより高速な動作を実現するために、メモリセル構造について様々なレイアウトが提案されている。
【０００５】
例えば、特開平１０−１７８１１０号公報に開示の「半導体記憶装置」によれば、メモリセルを構成するインバータが形成されたＰウエル領域とＮウエル領域の境界線をビット線に平行に配置することで、Ｐウエル領域またはＮウエル領域内の拡散領域の形状および二つのインバータの交差接続部の形状を折れ曲り部のない簡易なものとし、結果的にセル面積を縮小することを可能としている。
【０００６】
図２１および図２２は、上記した特開平１０−１７８１１０号の「半導体記憶装置」のレイアウト図である。特に、図２１は、半導体基板表面に形成された拡散領域、その上面に形成された多結晶シリコン膜および第１の金属配線層を含む下地を示しており、図２２は、その上面に形成された第２および第３の金属配線層を含む上地を示している。
【０００７】
図２１に示すように、このメモリセルには、中央にＰチャネル形ＭＯＳトランジスタＰ１０１およびＰ１０２が形成されたＮウエル領域が配置され、その両側にＮチャネル形ＭＯＳトランジスタＮ１０１およびＮ１０３が形成されたＰウエル領域と、Ｎチャネル形ＭＯＳトランジスタＮ１０２およびＮ１０４が形成されたＰウエル領域とが配置されている。
【０００８】
ここで、Ｐチャネル形ＭＯＳトランジスタＰ１０１およびＰ１０２とＮチャネル形ＭＯＳトランジスタＮ１０１およびＮ１０２とが、相互に交差接続されたＣＭＯＳインバータ、すなわちフリップフロップ回路を構成し、Ｎチャネル形ＭＯＳトランジスタＮ１０３およびＮ１０４が、アクセスゲート（トランスファゲート）に相当する。
【０００９】
また、図２２に示すように、ビット線ＢＬおよび／ＢＬは第２の金属配線層としてそれぞれ別々に形成され、それぞれ下層のアクセスゲートＭＯＳトランジスタＮ１０３およびＮ１０４の半導体端子の一方に接続される。また、電源線Ｖｄｄは、ビット線ＢＬおよび／ＢＬの間の中央部に第２の金属配線層としてビット線に平行に形成され、下層のＰチャネル形ＭＯＳトランジスタＰ１０１およびＰ１０２の半導体端子の一方に接続される。さらに、ワード線ＷＬは、ビット線ＢＬおよび／ＢＬに直交する方向に第３の金属配線層として形成され、下層のＮチャネル形ＭＯＳトランジスタＮ１０３およびＮ１０４のゲートに接続される。また、接地線ＧＮＤはワード線ＷＬの両側に平行に二本の第３の金属配線層として形成されている。
【００１０】
メモリセルをこのようなレイアウトで形成する結果、ＭＯＳトランジスタＮ１０１およびＮ１０３が形成されたＰウエル領域内のＮ型拡散領域と、ＭＯＳトランジスタＮ１０２およびＮ１０４が形成されたＮ型拡散領域とを、ビット線ＢＬおよび／ＢＬに平行に直線状に形成することができ、無駄な領域の発生を防止することができる。
【００１１】
また、セルの横方向の長さ、すなわちワード線ＷＬ方向の長さが、縦方向の長さ、すなわちビット線ＢＬおよび／ＢＬの長さに対して相対的に長いため、ビット線ＢＬ及び／ＢＬに接続されるセンスアンプのレイアウトが容易になるとともに、１本のワード線に接続されるセルの数が減少し、読み出し時に流れるセル電流、すなわち消費電力を低減することができる。
【００１２】
上記したＳＲＡＭのメモリセルは、いわゆる１ポートＳＲＡＭの例であるが、他方、近年ではコンピュータの高速化を実現する手段の一つとしてマルチプロセッサ技術が導入されており、複数のＣＰＵが一つのメモリ領域を共有することが求められている。すなわち、一つのメモリセルに対して二つのポートからのアクセスを可能とした２ポートＳＲＡＭについても、種々のレイアウトが提案されている。
【００１３】
例えば、特開平０７−７０８９号公報に開示の「記憶セル」によれば、第２のポートを、第１のポートと対称に配置し、かつ同じ層に、第１ポートと同時に形成することで、２ポートＳＲＡＭの構成を実現している。図２３は、この特開平０７−７０８９号公報に開示の「記憶セル」のレイアウト図である。
【００１４】
図２３において、Ｐチャネル形ＭＯＳトランジスタＰ２０１およびＰ２０２とＮチャネル形ＭＯＳトランジスタＮ２０１’、Ｎ２０２’、Ｎ２０１”およびＮ２０２”とが、相互に交差接続されたＣＭＯＳインバータ、すなわちフリップフロップ回路を構成し、Ｎチャネル形ＭＯＳトランジスタＮＡ、ＮＢ、ＮＡ２およびＮＢ２が、アクセスゲート（トランスファゲート）に相当する。
【００１５】
すなわち、図２３において、Ｎチャネル形ＭＯＳトランジスタＮＡおよびＮＢがワード線ＷＬ１を介した一方のポートからのアクセスを可能とし、Ｎチャネル形ＭＯＳトランジスタＮＡ２およびＮＢ２が、ワード線ＷＬ２を介した他方のポートからのアクセスを可能としている。
【００１６】
【発明が解決しようとする課題】
従来のメモリセルは、そのレイアウト構造がビット線方向に長いために、ビット線の配線容量が大きくて遅延が増大するという問題があり、上記した特開平１０−１７８１１０号公報に開示の「半導体記憶装置」は、１ポートＳＲＡＭに対して、この問題を解決している。
【００１７】
しかしながら、この「半導体記憶装置」では、一般に二組のアクセスゲートと駆動型ＭＯＳトランジスタを備えた２ポートＳＲＡＭについては、上記した問題を解決するに至っていない。また、上記した特開平０７−７０８９号公報に開示の「記憶セル」は、２ポートＳＲＡＭセルのレイアウトを示すものであるが、第２のポートを、１ポートＳＲＡＭセルのレイアウトに大きな変更を生じさせずに容易に追加することのできるレイアウトを提供するものであり、２ポートＳＲＡＭセルをビット線方向に縮小することを目的とするものではない。
【００１８】
この発明は上記問題点を解決するためになされたもので、マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を２つに分割してＮウエル領域の両側に配置し、その境界がビット線と平行に位置し、かつ、一対のアクセスゲートを分割された２つのＰウエル領域にそれぞれ形成することによって、ビット線方向の長さの短いメモリセルを有する半導体装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置にあっては、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第３のビット線と、第４のビット線と、第１及び第２のワード線並びに第１乃至第４のビット線に接続されたメモリセルを備える。このメモリセルは、Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が第１の記憶ノードに接続され、出力が第２の記憶ノードに接続された第２のＣＭＯＳインバータと、ゲートが第１のワード線に接続され、第１のビット線と第１の記憶ノードとの間を電気的に接続する第３のＮチャネル形の第５のトランジスタと、ゲートが第１のワード線に接続され、第２のビット線と第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、ゲートが第２のワード線に接続され、第３のビット線と第１の記憶ノードとの間を電気的に接続するＮチャネル形の第７のトランジスタと、ゲートが第２のワード線に接続され、第４のビット線と第２の記憶ノードとの間を電気的に接続したＮチャネル形の第８のＭＯＳトランジスタとを有する。第１のインバータは、第１のトランジスタと並列に接続され、そのゲートが第２の記憶ノードに接続されたＮチャネル型の第９のトランジスタをさらに含み、第２のインバータは、第３のトランジスタと並列に接続され、そのゲートが第１の記憶ノードに接続されたＮチャネル型の第１０のトランジスタをさらに含む。第３および第４のトランジスタは、Ｎウエル領域に形成され、第１、第５、第７および第９のトランジスタは、第１のＰウエル領域に形成され、第３、第６、第８および第１０のトランジスタは、第２のＰウエル領域に形成される。
【００２０】
また別の発明にかかる半導体装置にあっては、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第３のビット線と、第１及び第２のワード線並びに第１乃至第３のビット線に接続されたメモリセルとを備える。このメモリセルは、Ｎチャネル形の第１のＭＯＳトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のＣＭＯＳインバータと、Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が第１の記憶ノードに接続され、出力が第２の記憶ノードに接続された第２のＣＭＯＳインバータと、ゲートが第１のワード線に接続され、第１のビット線と第１の記憶ノードとの間を電気的に接続するＮチャネル形の第５のトランジスタと、ゲートが第１のワード線に接続され、第２のビット線と第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、ゲートが第１の記憶ノードに接続されたＮチャネル形の第７のトランジスタと、ゲートが第２のワード線に接続され、ドレインが第３のビット線に接続され、ソースが第７のトランジスタのドレインに接続されたＮチャネル形の第８のトランジスタと、を有する。第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１および第５のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第７および第８のトランジスタは、第２のＰウエル領域に形成される。
【００２１】
【発明の実施の形態】
以下に、この発明にかかる実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２２】
実施の形態１．
まず、実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の等価回路を示す図である。図１において、Ｐチャネル形ＭＯＳトランジスタＰ１とＮチャネル形ＭＯＳトランジスタＮ１（Ｎ１’）は、第１のＣＭＯＳインバータを構成し、また、Ｐチャネル形ＭＯＳトランジスタＰ２とＮチャネル形ＭＯＳトランジスタＮ２（Ｎ２’）は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【００２３】
すなわち、これらＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ１’、Ｎ２およびＮ２’によってフリップフロップ回路が構成され、図１中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＭＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＭＢと、において、論理状態の書き込みおよび読み出しが可能となる。
【００２４】
また、Ｎチャネル形ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６は、それぞれアクセスゲートとして機能し、Ｎチャネル形ＭＯＳトランジスタＮ３は、ゲートを第１のワード線ＷＬ０に接続し、ソースを上記した記憶ノードＭＡに接続するとともにドレインを第１の正相ビット線ＢＬ００に接続している。また、Ｎチャネル形ＭＯＳトランジスタＮ５は、ゲートを第２のワード線ＷＬ１に接続し、ソースを記憶ノードＭＡに接続するとともにドレインを第２の正相ビット線ＢＬ１０に接続している。
【００２５】
また、Ｎチャネル形ＭＯＳトランジスタＮ４は、ゲートを第１のワード線ＷＬ０に接続し、ソースを上記した記憶ノードＭＢに接続するとともにドレインを第１の逆相ビット線ＢＬ０１に接続している。また、Ｎチャネル形ＭＯＳトランジスタＮ６は、ゲートを第２のワード線ＷＬ１に接続し、ソースを記憶ノードＭＢに接続するとともにドレインを第２の逆相ビット線ＢＬ１１に接続している。
【００２６】
すなわち、第１のワード線ＷＬ０、第１の正相ビット線ＢＬ００および第１の逆相ビット線ＢＬ０１の選択により、第１のポートによる記憶値の読み出しを可能とし、第２のワード線ＷＬ１、第２の正相ビット線ＢＬ１０および第２の逆相ビット線ＢＬ１１の選択により、第２のポートによる記憶値の読み出しを可能としている。
【００２７】
ここで、図１に示した等価回路自体は、従来の２ポートＳＲＡＭセルの回路と何ら異なることはないが、実施の形態１にかかる半導体装置では、その構造に特徴がある。図２〜５は、実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。また、図６は、図２〜５に示したコンタクトホールやビアホール等の各種記号を説明するための説明図である。まず、図２は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【００２８】
実施の形態１にかかる半導体装置のメモリセルでは、図２に示すように、半導体基板上の平面方向において、第１のＰウエル領域ＰＷ１、Ｎウエル領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置されるようにそれぞれ形成されている。すなわち、Ｎウエル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１およびＰＷ２が分割されて配置されている。
【００２９】
特に、これらウエル領域は、第１のＰウエル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第１のウエル境界線と称する）と、第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線（以下、第２のウエル境界線と称する）と、が平行となるように形成される。なお、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存在する。
【００３０】
そして、第１のＰウエル領域ＰＷ１には、図１に示したＮチャネル形ＭＯＳトランジスタＮ１、Ｎ１’、Ｎ３およびＮ５が形成され、Ｎウエル領域ＮＷには、図１に示したＰチャネル形ＭＯＳトランジスタＰ１およびＰ２が形成され、第２のＰウエル領域ＰＷ２には、図１に示したＮチャネル形ＭＯＳトランジスタＮ２、Ｎ２’、Ｎ４およびＮ６が形成される。
【００３１】
以下に図２〜５に示した各レイヤの構造について順に説明する。まず、図２に示すレイヤにおいて、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ２１およびＰＬ２２が形成され、同様に、第２のＰウエル領域ＰＷ２に、上記した第２のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ３１およびＰＬ３２が形成される。
【００３２】
また、Ｎウエル領域ＮＷから第１のＰウエル領域ＰＷ１に亘って、鉤形状のポリシリコン配線層ＰＬ１１が、第１のウエル境界線に垂直な方向にかつその鉤端部が第１のＰウエル領域ＰＷ１に位置するように形成される。特に、その鉤端部は、図２に示すように、ポリシリコン配線層ＰＬ１１の鉤端部を構成する二つの並進軸（主軸と折返し軸）が、それぞれ上記した二つのポリシリコン配線層ＰＬ２１およびＰＬ２２の軸に一致するような形状である。図２においては、ポリシリコン配線層ＰＬ１１の主軸がポリシリコン配線層ＰＬ２１に一致している。一方、ポリシリコン配線層ＰＬ１１の他端部は、上記した第２のウエル境界線上に位置する。
【００３３】
同様に、Ｎウエル領域ＮＷから第２のＰウエル領域ＰＷ２に亘って、鉤形状のポリシリコン配線層ＰＬ１２が、第２のウエル境界線に垂直な方向にかつその鉤端部が第２のＰウエル領域ＰＷ２に位置するように形成される。そして、その鉤端部は、図２に示すように、ポリシリコン配線層ＰＬ１２の鉤端部を構成する二つの並進軸が、それぞれ上記した二つのポリシリコン配線層ＰＬ３１およびＰＬ３２の軸に一致するような形状である。図２においては、ポリシリコン配線層ＰＬ１２の主軸がポリシリコン配線層ＰＬ３１に一致している。一方、ポリシリコン配線層ＰＬ１２の他端部は、上記した第１のウエル境界線上に位置する。
【００３４】
そして、第１のＰウエル領域ＰＷ１において、ポリシリコン配線層ＰＬ２１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２１およびＦＬ２２が形成される。これにより、ポリシリコン配線層ＰＬ２１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ２２を挟む位置にｎ＋拡散領域ＦＬ２２およびＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ２２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ５が形成される。
【００３５】
特に、これらＮチャネル形ＭＯＳトランジスタＮ３およびＮ５は、ポリシリコン配線層ＰＬ２１およびＰＬ２２が並置していることから、ｎ＋拡散領域ＦＬ２１〜２３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２２を、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５において共有することが可能となっている。このｎ＋拡散領域ＦＬ２２の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ３とＮ５のソース同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５の占有面積の縮小化に寄与している。
【００３６】
また、第１のＰウエル領域ＰＷ１には、ポリシリコン配線層ＰＬ１１の鉤端部の主軸を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２４およびＦＬ２５が形成される。これにより、ポリシリコン配線層ＰＬ１１の主軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１が形成される。また、ポリシリコン配線層ＰＬ１１の鉤端部の折返し軸を挟む位置にｎ＋拡散領域ＦＬ２５およびＦＬ２６が形成されることで、ポリシリコン配線層ＰＬ１１の折返し軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１’が形成される。すなわち、ポリシリコン配線層ＰＬ１１の鉤端部は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ１とＮ１’のゲート同士の接続を果たしている。
【００３７】
これらＮチャネル形ＭＯＳトランジスタＮ１およびＮ１’についても、上記したＮチャネル形ＭＯＳトランジスタＮ３およびＮ５と同様に、ポリシリコン配線層ＰＬ１１の鉤端部の主軸と折返し軸とが並置していることから、ｎ＋拡散領域ＦＬ２４〜２６を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２５を、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’において共有することが可能となっている。このｎ＋拡散領域ＦＬ２５の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ１とＮ１’のドレイン同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’の占有面積の縮小化に寄与している。
【００３８】
さらに、図示するように、ポリシリコン配線層ＰＬ２１とポリシリコン配線層ＰＬ１１の主軸とは同一直線上に位置し、ポリシリコン配線層ＰＬ２２とポリシリコン配線層ＰＬ１１の折返し軸も同一直線上に位置しているので、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’と、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５との配置間隔を小さくすることができ、第１のＰウエル領域ＰＷ１において、これら四つのＮチャネル形ＭＯＳトランジスタの占有面積の縮小化が実現されている。
【００３９】
一方、第２のＰウエル領域ＰＷ２においても、同様に、ポリシリコン配線層ＰＬ３１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３１およびＦＬ３２が形成されることで、ポリシリコン配線層ＰＬ３１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ６が形成される。また、ポリシリコン配線層ＰＬ３２を挟む位置にｎ＋拡散領域ＦＬ３２およびＦＬ３３が形成されることで、ポリシリコン配線層ＰＬ３２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ４が形成される。
【００４０】
これらＮチャネル形ＭＯＳトランジスタＮ４およびＮ６もまた、ポリシリコン配線層ＰＬ３１およびＰＬ３２が並置していることから、ｎ＋拡散領域ＦＬ３１〜３３を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３２を、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６において共有することが可能となっている。このｎ＋拡散領域ＦＬ３２の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ４とＮ６のソース同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６の占有面積の縮小化に寄与している。
【００４１】
また、第２のＰウエル領域ＰＷ２には、ポリシリコン配線層ＰＬ１２の鉤端部の主軸を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３４およびＦＬ３５が形成される。これにより、ポリシリコン配線層ＰＬ１２の主軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ２が形成される。また、ポリシリコン配線層ＰＬ１２の鉤端部の折返し軸を挟む位置にｎ＋拡散領域ＦＬ３５およびＦＬ３６が形成されることで、ポリシリコン配線層ＰＬ１２の折返し軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ２’が形成される。すなわち、ポリシリコン配線層ＰＬ１２の鉤端部は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２とＮ２’のゲート同士の接続を果たしている。
【００４２】
これらＮチャネル形ＭＯＳトランジスタＮ２およびＮ２’についても、上記したＮチャネル形ＭＯＳトランジスタＮ４およびＮ６と同様に、ポリシリコン配線層ＰＬ１２の鉤端部の主軸と折返し軸とが並置していることから、ｎ＋拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３５を、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’において共有することが可能となっている。このｎ＋拡散領域ＦＬ３５の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２とＮ２’のドレイン同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’の占有面積の縮小化に寄与している。
【００４３】
さらに、図示するように、ポリシリコン配線層ＰＬ３１と、ポリシリコン配線層ＰＬ１２の主軸とは同一直線上に位置し、ポリシリコン配線層ＰＬ３２と、ポリシリコン配線層ＰＬ１２の折返し軸も同一直線上に位置しているので、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’と、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６との配置間隔を小さくすることができ、第２のＰウエル領域ＰＷ２において、これら四つのＮチャネル形ＭＯＳトランジスタの占有面積の縮小化が実現されている。
【００４４】
そして、Ｎウエル領域ＮＷにおいては、ポリシリコン配線層ＰＬ１１の主軸を挟む位置に、Ｐ型不純物の注入によりｐ＋拡散領域ＦＬ１１およびＦＬ１２が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ１が形成される。また、ポリシリコン配線層ＰＬ１２の主軸を挟む位置にｐ＋拡散領域ＦＬ１３およびＦＬ１４が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ２が形成される。
【００４５】
これらＰチャネル形ＭＯＳトランジスタＰ１およびＰ２の配置位置は、ポリシリコン配線層ＰＬ１１およびＰＬ１２の位置にしたがって定まるが、このポリシリコン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図２に示すように、ｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさ程度（トランジスタの最小ピッチ）まで狭めることができる。特に、これらｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさを、第１のＰウエル領域ＰＷ１のｎ＋拡散領域ＦＬ２２およびＦＬ２５と第２のＰウエル領域ＰＷ２のｎ＋拡散領域ＦＬ３２およびＦＬ３５と同程度にすることで、このメモリセルのレイアウトに必要な全占有面積を最小にすることができる。
【００４６】
これは、同時に、ポリシリコン配線層ＰＬ２１、ＰＬ１１の主軸、ＰＬ１２の折返し軸およびＰＬ３２を同一直線上に配置し、かつポリシリコン配線層ＰＬ２２、ＰＬ１２の主軸、ＰＬ１１の折返し軸およびＰＬ３１を同一直線上に配置することができることを意味している。
【００４７】
なお、図２に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ２２、ＰＬ３１およびＰＬ３２と、ｐ＋拡散領域ＦＬ１１〜１４と、ｎ＋拡散領域ＦＬ２１〜２６およびＦＬ３１〜３６と、にはそれぞれ一つずつ、上層との電気的接続を果たすためのコンタクトホールが設けられている。
【００４８】
つぎに、図２に示したレイヤの上層に位置するレイヤについて説明する。図３は、図２に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図３に示すレイヤには、下層のｎ＋拡散領域ＦＬ２２およびＦＬ２５と、ｐ＋拡散領域ＦＬ１２と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。この第１の金属配線層ＡＬ１１により、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５のソースと、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’のドレインと、第１のＣＭＯＳインバータの出力端子と、第２のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００４９】
また、下層のｎ＋拡散領域ＦＬ３２およびＦＬ３５と、ｐ＋拡散領域ＦＬ１３と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第２の金属配線層ＡＬ１２により、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６のソースと、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’のドレインと、第２のＣＭＯＳインバータの出力端子と、第１のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００５０】
特に、第１の金属配線層ＡＬ１１において、ｎ＋拡散領域ＦＬ３２およびＦＬ３５と、ｐ＋拡散領域ＦＬ１３との接点部分は、上述したように同一直線上に配置されているために、それら３点を接続する配線の形状を直線状にすることができる。また、第１の金属配線層ＡＬ１２についても同様である。
【００５１】
さらに、図３に示すレイヤには、下層のｐ＋拡散領域ＦＬ１１の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｐ＋拡散領域ＦＬ１４の接続点を移動させるための第１の金属配線層ＡＬ１６と、が形成され、下層のｎ＋拡散領域ＦＬ２３の接続点を移動させるための第１の金属配線層ＡＬ１７と、ｎ＋拡散領域ＦＬ３３の接続点を移動させるための第１の金属配線層ＡＬ１８と、が形成される。
【００５２】
つぎに、図３に示したレイヤの上層に位置するレイヤについて説明する。図４は、図３に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図４に示すレイヤには、図３に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図１の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【００５３】
また、図３に示したコンタクトホール＋第１ビアホールを経由して、ｐ＋拡散領域ＦＬ２４およびＦＬ２６と、ｐ＋拡散領域ＦＬ３４およびＦＬ３６とにそれぞれ接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２およびＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ１’、Ｎ２およびＮ２’の各ソースの接地を果たすものである。
【００５４】
特に、図２に示したように、ｎ＋拡散領域ＦＬ２４およびＦＬ２６は、第１のウエル境界線と平行する直線上に配置されるため、それらｎ＋拡散領域上の各コンタクトホールもまた、両コンタクトホールを結ぶ直線が第１のウエル境界線に平行するような位置に形成することができる。すなわち、図４に示す第２の金属配線層ＡＬ２２を、第１のウエル境界線に平行する直線形状として形成することが可能になる。第２の金属配線層ＡＬ２３についても同様である。
【００５５】
さらに、図４に示すレイヤには、図３に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２１に接続されて第１の正相ビット線ＢＬ００として機能する第２の金属配線層ＡＬ２４と、ｐ＋拡散領域ＦＬ２６に接続されて第２の正相ビット線ＢＬ１０として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３６に接続されて第１の逆相ビット線ＢＬ０１として機能する第２の金属配線層ＡＬ２６と、ｐ＋拡散領域ＦＬ３１に接続されて第２の逆相ビット線ＢＬ１１として機能する第２の金属配線層ＡＬ２７と、が形成される。
【００５６】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２７は、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＢＬ００との接続と、Ｎチャネル形ＭＯＳトランジスタＮ５の半導体端子の他方（ドレイン）と第２の正相ビット線ＢＬ１０との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と第１の逆相ビット線ＢＬ０１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ６の半導体端子の他方（ドレイン）と第２の逆相ビット線ＢＬ１１との接続と、を果たすものである。
【００５７】
特に、これら第２の金属配線層ＡＬ２４〜２７は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＢＬ００、第２の正相ビット線ＢＬ１０、第１の逆相ビット線ＢＬ０１および第２の逆相ビット線ＢＬ１１の各長さをより短くしたことを意味する。
【００５８】
つぎに、図４に示したレイヤの上層に位置するレイヤについて説明する。図５は、図４に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図５に示すレイヤには、第１ビアホールおよび第２ビアホールを経由して、ポリシリコン配線層ＰＬ２１とＰＬ３２とを電気的に接続するとともに第１のワード線ＷＬ０として機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＬ０との接続を果たすものである。
【００５９】
また、第１ビアホールおよび第２ビアホールを経由して、ポリシリコン配線層ＰＬ２２とＰＬ３１とを電気的に接続するとともに第２のワード線ＷＬ１として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ５およびＮ６のゲートと第２のワード線ＷＬ１との接続を果たすものである。
【００６０】
特に、図２に示したように、ポリシリコン配線層ＰＬ２１およびＰＬ３２は、第１のウエル境界線に対して垂直な方向に延伸する同一直線上に配置されるため、それらポリシリコン配線層上の各コンタクトホール等もまた、両コンタクトホール等を結ぶ直線が第１のウエル境界線に対して垂直となるような位置に形成することができる。すなわち、図５に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。第３の金属配線層ＡＬ３２についても同様である。これは、一つのメモリセル内において、第１のワード線ＷＬ０および第２のワード線ＷＬ１の各長さをより短くしたことを意味する。
【００６１】
以上に説明したとおり、実施の形態１にかかる半導体装置によれば、アクセスゲートとして機能するＮチャネル形ＭＯＳトランジスタＮ３およびＮ５（Ｎ４およびＮ６）が、互いの半導体端子同士の接続点においてｎ＋拡散領域ＦＬ２２（ＦＬ３２）を共有するとともに、各半導体端子となるｎ＋拡散領域ＦＬ２１〜２３（ＦＬ３１〜３３）が第１のウエル境界線に平行な方向に一直線上に配置されるように形成されるので、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５（Ｎ４およびＮ６）の占有面積を小さくすることができる。これにより、メモリセルアレイの集積度を高めることが可能になる。
【００６２】
また、第１の正相ビット線ＢＬ００、第２の正相ビット線ＢＬ１０、第１の逆相ビット線ＢＬ０１および第２の逆相ビット線ＢＬ１１として順に機能する第２の金属配線層ＡＬ２４〜２７が、第１のＰウエル領域ＰＷ１および第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線に平行に並置するように形成されることで、これらビット線の長さをより短くすることができるため、ビット線の配線容量を低減することができ、これにより高速なアクセスが可能となる。
【００６３】
また、第１のワード線ＷＬ０および第２のワード線ＷＬ１として順に機能する第３の金属配線層ＡＬ３１およびＡＬ３２が、第１のＰウエル領域ＰＷ１および第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線に直交するように形成されることで、これらワード線の長さをより短くすることができるため、ワード線の配線容量をも低減することができ、これにより高速なアクセスが可能となる。
【００６４】
また、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ２（Ｎ１’およびＮ２’）は、二つにＰウエル領域に分割されるため、各トランジスタの幅を大きくすることができ、これによりビット線の引き抜きが早くなり、より高速なアクセスが可能となる。
【００６５】
また、駆動トランジスタとして機能するドライバトランジスタＮ１とＮ１’（またはＮ２とＮ２’）を並列に形成することで、トランジスタの幅Ｗを大きくとることができ、これによりビット線の引き抜きスピードが速くなり、結果的に読み出しアクセスの高速化を図ることが可能になる。
【００６６】
また、上記した分割により、アクセスゲートとして機能するＮチャネル形ＭＯＳトランジスタＮ３およびＮ５と、駆動トランジスタとして機能するＮチャネル形ＭＯＳトランジスタＮ１およびＮ１’とのトランジスタ比を大きくとることができるため、セルの安定性を向上させることができる。Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６と、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’についても同様である。
【００６７】
また、記憶ノードＭＡおよびＭＢを形成するドレイン領域を共通のｎ＋拡散領域としているので、その面積を小さくすることができ、寄生容量が低減されて結果的に書き込み時のアクセスの高速化を図ることができる。
【００６８】
さらに、ポリシリコン配線層を一直線に形成することができるので、半導体製造工程において、レイアウトパターン形成時のマスクずれ等によるプロセスマージンを大きくとることができる。
【００６９】
実施の形態２．
つぎに、実施の形態２にかかる半導体装置について説明する。図７は、実施の形態２にかかる半導体装置のメモリセルのレイアウト図であり、上記した図２に対応する。
【００７０】
図７に示すように、実施の形態２にかかる半導体装置は、Ｐウエル領域ＰＷ１において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５の各ドレイン拡散領域と、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’の各ドレイン拡散領域と、を共通のｎ＋拡散領域ＦＬ４１により形成し、Ｐウエル領域ＰＷ２において、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６の各ドレイン拡散領域と、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’の各ドレイン拡散領域と、を共通のｎ＋拡散領域ＦＬ４２により形成したことを特徴としている。
【００７１】
また、これに伴い、図２に示したポリシリコン配線層ＰＬ１１およびＰＬ１２に代えて、図７に示すような形状のポリシリコン配線層ＰＬ５１およびＰＬ５２が形成されている。他の上層の金属配線等のレイアウトは、図３〜５に示したものと同様であるのでここではそれらの説明を省略する。
【００７２】
以上に説明したとおり、実施の形態２にかかる半導体装置によれば、上記したような共有のｎ＋拡散領域の形成によっても、実施の形態１による効果を享受することができる。
【００７３】
なお、以上に説明した実施の形態１および２において、Ｎチャネル形ＭＯＳトランジスタＮ１’およびＮ２’は省略することもできる。
【００７４】
実施の形態３．
つぎに、実施の形態３にかかる半導体装置について説明する。実施の形態３は、２ポートＳＲＡＭセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図８は、実施の形態３にかかる半導体装置の等価回路を示す図である。図８において、Ｐチャネル形ＭＯＳトランジスタＰ１とＮチャネル形ＭＯＳトランジスタＮ１は、第１のＣＭＯＳインバータを構成し、Ｐチャネル形ＭＯＳトランジスタＰ２とＮチャネル形ＭＯＳトランジスタＮ２は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【００７５】
すなわち、これらＭＯＳトランジスタＰ１、Ｐ２、Ｎ１およびＮ２によってフリップフロップ回路が構成され、図８中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＭＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＭＢと、において、論理状態の書き込みおよび読み出しが可能となる。
【００７６】
また、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４は、それぞれアクセスゲートとして機能し、Ｎチャネル形ＭＯＳトランジスタＮ３は、ゲートを第１のワード線ＷＷＬに接続し、ソースを上記した記憶ノードＭＡに接続するとともにドレインを第１の正相ビット線ＷＢＬ１に接続している。また、Ｎチャネル形ＭＯＳトランジスタＮ４は、ゲートを上記第１のワード線ＷＷＬに接続し、ソースを記憶ノードＭＡに接続するとともにゲートを逆相ビット線ＷＢＬ２に接続している。
【００７７】
また、記憶ノードＭＡには、Ｎチャネル形ＭＯＳトランジスタＮ８のゲートが接続されており、Ｎチャネル形ＭＯＳトランジスタＮ８のソースは接地されている。さらに、Ｎチャネル形ＭＯＳトランジスタＮ８のドレインは、Ｎチャネル形ＭＯＳトランジスタＮ９のソースに接続され、Ｎチャネル形ＭＯＳトランジスタＮ９は、ゲートを第２のワード線ＲＷＬに接続し、ドレインを第２の正相ビット線ＲＢＬに接続している。
【００７８】
すなわち、ワード線ＷＷＬ、第１の正相ビット線ＷＢＬ１および逆相ビット線ＷＢＬ２の選択により、第１のポートによる記憶値の読み出しおよび書き込みを可能とし、第２のワード線ＲＷＬおよび第２の正相ビット線ＲＢＬの選択により、第２のポートによる記憶値の読み出しを可能としている。特に、この第２のポートによる読み出し動作は、メモリセルの記憶ノードＭＡおよびＭＢのデータを破壊することがなく、第１のポートと完全に独立して動作することができるという特徴を有している。
【００７９】
ここで、図８に示した等価回路自体は、従来の２ポートＳＲＡＭセルの回路として既知の構成であるが、実施の形態３にかかる半導体装置では、その構造に特徴がある。図９〜１２は、実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。なお、図中、コンタクトホールやビアホール等の各種記号は、図６に示すとおりである。
【００８０】
まず、図９は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【００８１】
実施の形態３にかかる半導体装置のメモリセルでは、図９に示すように、実施の形態１と同様、半導体基板上の平面方向において、Ｎウエル領域ＮＷを挟んで、第１のＰウエル領域ＰＷ１と第２のＰウエル領域ＰＷ２が、配置され、かつそれらウエル領域は上記第１のウエル境界線と上記第２のウエル境界線とが平行となるように形成されている。また、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間に、それぞれ分離領域が存在する。
【００８２】
図９において、第１のＰウエル領域ＰＷ１には、図８に示したＮチャネル形ＭＯＳトランジスタＮ１およびＮ３が形成され、Ｎウエル領域ＮＷには、図８に示したＰチャネル形ＭＯＳトランジスタＰ１およびＰ２が形成され、第２のＰウエル領域ＰＷ２には、図８に示したＮチャネル形ＭＯＳトランジスタＮ２、Ｎ４、Ｎ８およびＮ９が形成される。
【００８３】
以下に、図９〜１２に示した各レイヤの構造について順に説明する。まず、図９に示すレイヤにおいて、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して並置されたポリシリコン配線層ＰＬ２１が形成される。
【００８４】
また、第１のＰウエル領域ＰＷ１からＮウエル領域ＮＷに亘って、第１のウエル境界線に対して垂直な方向に一直線に延伸したポリシリコン配線層ＰＬ１１が形成される。なお、ポリシリコン配線層ＰＬ１１の一端部は、図９に示すように、第２のウエル境界線上に位置する。
【００８５】
そして、第１のＰウエル領域ＰＷ１において、ポリシリコン配線層ＰＬ２１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２２およびＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ２１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ１１を挟む位置にｎ＋拡散領域ＦＬ２１およびＦＬ２２が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１が形成される。
【００８６】
特に、これらＮチャネル形ＭＯＳトランジスタＮ１およびＮ３は、ポリシリコン配線層ＰＬ１１およびＰＬ２１が並置していることから、ｎ＋拡散領域ＦＬ２１〜２３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２２を、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３において共有することが可能となっている。このｎ＋拡散領域ＦＬ２２の共有は、図８の等価回路にしたがうと、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインとＮチャネル形ＭＯＳトランジスタＮ３のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３の占有面積の縮小化に寄与している。
【００８７】
一方、第２のＰウエル領域ＰＷ２には、上記した第２のウエル境界線に対して垂直な方向に延伸して一直線上に並置された二つのポリシリコン配線層ＰＬ３１およびＰＬ３３が形成される。また、第２のＰウエル領域ＰＷ２からＮウエル領域ＮＷに亘って、第２のウエル境界線に対して垂直な方向に一直線に延伸したポリシリコン配線層ＰＬ１２が形成される。なお、ポリシリコン配線層ＰＬ１２の一端部は、図９に示すように、第１のウエル境界線上に位置する。
【００８８】
そして、ポリシリコン配線層ＰＬ３３を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３６およびＦＬ３５が形成されることで、ポリシリコン配線層ＰＬ３３をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ４が形成される。また、ポリシリコン配線層ＰＬ１２を挟む位置にｎ＋拡散領域ＦＬ３４およびＦＬ３５が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ２が形成される。
【００８９】
これらＮチャネル形ＭＯＳトランジスタＮ２およびＮ４は、ポリシリコン配線層ＰＬ３３およびＰＬ１２が並置していることから、ｎ＋拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３５を、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ４において共有することが可能となっている。このｎ＋拡散領域ＦＬ３５の共有は、図８の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２のドレインとＮチャネル形ＭＯＳトランジスタＮ４のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ４の占有面積の縮小化に寄与している。
【００９０】
図９において、さらに、ポリシリコン配線層ＰＬ３１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３３およびＦＬ３２が形成されることで、ポリシリコン配線層ＰＬ３１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ９が形成される。また、ポリシリコン配線層ＰＬ１２を挟む位置にｎ＋拡散領域ＦＬ３２およびＦＬ３１が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ８が形成される。
【００９１】
これらＮチャネル形ＭＯＳトランジスタＮ８およびＮ９は、ポリシリコン配線層ＰＬ３１およびＰＬ１２が並置していることから、ｎ＋拡散領域ＦＬ３１〜３３を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３２を、Ｎチャネル形ＭＯＳトランジスタＮ８およびＮ９において共有することが可能となっている。このｎ＋拡散領域ＦＬ３２の共有は、図８の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ８のドレインとＮチャネル形ＭＯＳトランジスタＮ９のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ８およびＮ９の占有面積の縮小化に寄与している。
【００９２】
そして、Ｎウエル領域ＮＷにおいては、ポリシリコン配線層ＰＬ１１を挟む位置に、Ｐ型不純物の注入によりｐ＋拡散領域ＦＬ１１およびＦＬ１２が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ１が形成される。また、ポリシリコン配線層ＰＬ１２を挟む位置にｐ＋拡散領域ＦＬ１３およびＦＬ１４が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ２が形成される。
【００９３】
これらＰチャネル形ＭＯＳトランジスタＰ１およびＰ２の配置位置は、ポリシリコン配線層ＰＬ１１およびＰＬ１２の位置にしたがって定まるが、このポリシリコン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図９に示すように、実施の形態１と同様、ｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさ程度（トランジスタの最小ピッチ）まで狭めることができる。特に、これらｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさを、第１のＰウエル領域ＰＷ１のｎ＋拡散領域ＦＬ２２と第２のＰウエル領域ＰＷ２のｎ＋拡散領域ＦＬ３２およびＦＬ３５と同程度にすることで、このメモリセルのレイアウトに必要な全占有面積を最小にすることができる。
【００９４】
これは、同時に、ポリシリコン配線層ＰＬ１１、ＰＬ３３およびＰＬ３１を同一直線上に配置し、かつポリシリコン配線層ＰＬ２１およびＰＬ１２を同一直線上に配置することができることを意味している。
【００９５】
なお、図９に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ３１およびＰＬ３３と、ｐ＋拡散領域ＦＬ１１〜１４と、ｎ＋拡散領域ＦＬ２１〜２３、ＦＬ３３〜３６と、にはそれぞれ一つずつのコンタクトホールが、そしてｎ＋拡散領域ＦＬ３１には二つのコンタクトホールが、上層との電気的接続を果たすために設けられている。
【００９６】
つぎに、図９に示したレイヤの上層に位置するレイヤについて説明する。図１０は、図９に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図１０に示すレイヤには、下層のｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。図８の等価回路にしたがうと、この第１の金属配線層ＡＬ１１により、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインおよびＮチャネル形ＭＯＳトランジスタＮ３のソースと、Ｐチャネル形ＭＯＳトランジスタＰ１のドレインと、第２のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００９７】
また、下層のｎ＋拡散領域ＦＬ３５と、ｐ＋拡散領域ＦＬ１３と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第２の金属配線層ＡＬ１２により、図８の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２のドレインおよびＮチャネル形ＭＯＳトランジスタＮ４のソースと、Ｐチャネル形ＭＯＳトランジスタＰ２のドレインと、第１のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００９８】
特に、第１の金属配線層ＡＬ１１において、ｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２との接点部分は、上述したように同一直線上に配置されているために、それら２点を接続する配線の形状を直線状にすることができる。第１の金属配線層ＡＬ１２についても同様である。
【００９９】
また、図１０に示すレイヤには、下層のｐ＋拡散領域ＦＬ１１の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｐ＋拡散領域ＦＬ１４の接続点を移動させるための第１の金属配線層ＡＬ１６と、が形成され、下層のポリシリコン配線層ＰＬ２１の接続点を移動させるための第１の金属配線層ＡＬ１３と、ポリシリコン配線層ＰＬ３１の接続点を移動させるための第１の金属配線層ＡＬ１４と、ポリシリコン配線層ＰＬ３３の接続点を移動させるための第１の金属配線層ＡＬ１９と、が形成される。
【０１００】
さらに、同レイヤには、下層のｐ＋拡散領域ＦＬ３４およびＦＬ３１を電気的に接続するとともに、上層との接続点を移動させるための第１の金属配線層ＡＬ１８が形成される。図８の等価回路にしたがうと、この第１の金属配線層ＡＬ１８により、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ８のソース同士の接続が果たされる。
【０１０１】
特に、図９に示すように、ｎ＋拡散領域ＦＬ３４およびＦＬ３１は、第２のウエル境界線と垂直な方向の同一直線上に配置されるため、それらｎ＋拡散領域上の各コンタクトホールもまた、それらコンタクトホールを結ぶ直線が第２のウエル境界線に垂直な同一直線上に形成することができる。すなわち、図１０に示す第２の金属配線層ＡＬ１８を、第２のウエル境界線に垂直な直線形状として形成することが可能になる。
【０１０２】
つぎに、図１０に示したレイヤの上層に位置するレイヤについて説明する。図１１は、図１０に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図１１に示すレイヤには、図１０に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図８の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【０１０３】
また、図１０に示した第１の金属配線層ＡＬ１７を経由して、ｐ＋拡散領域ＦＬ２１に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１８を経由して、ｐ＋拡散領域ＦＬ３１およびＦＬ３４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ２およびＮ８の各ソースの接地を果たすものである。
【０１０４】
さらに、図１１に示すレイヤには、図１０に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２３に接続されて第１の正相ビット線ＷＢＬ１として機能する第２の金属配線層ＡＬ２４と、ｐ＋拡散領域ＦＬ３６に接続されて逆相ビット線ＷＢＬ２として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３３に接続されて第２の正相ビット線ＲＢＬとして機能する第２の金属配線層ＡＬ２６と、が形成される。
【０１０５】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２６は、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＷＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と逆相ビット線ＷＢＬ２との接続と、Ｎチャネル形ＭＯＳトランジスタＮ９の半導体端子の他方（ドレイン）と第２の正相ビット線ＲＢＬとの接続と、を果たすものである。
【０１０６】
特に、これら第２の金属配線層ＡＬ２４〜２６は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２および第２の正相ビット線ＲＢＬの各長さをより短くしたことを意味する。
【０１０７】
また、図１１に示すレイヤには、下層の第１の金属配線層ＡＬ１３と上層との接続点を移動させるための第２の金属配線層ＡＬ２７と、下層の第１の金属配線層ＡＬ１９と上層との接続点を移動させるための第２の金属配線層ＡＬ２８と、下層の第１の金属配線層ＡＬ１４と上層との接続点を移動させるための第２の金属配線層ＡＬ２９と、が形成される。
【０１０８】
つぎに、図１１に示したレイヤの上層に位置するレイヤについて説明する。図１２は、図１１に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図１２に示すレイヤには、第１の金属配線層ＡＬ１３および第２の金属配線層ＡＬ２７を経由して、ポリシリコン配線層ＰＬ２１とＰＬ３３とを電気的に接続するとともにワード線ＷＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートとワード線ＷＷＬとの接続を果たすものである。
【０１０９】
また、第１の金属配線層ＡＬ１４および第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ３１と電気的に接続されるとともに、ワード線ＲＷＬとして機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ６のゲートとワード線ＲＷＬとの接続を果たすものである。
【０１１０】
特に、図１２に示したように、第２の金属配線層ＡＬ２７およびＡＬ２８の位置関係により、両金属配線層間を、第１のウエル境界線に対して垂直な方向に延伸する直線形状の金属配線層で接続することができる。すなわち、図１２に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。一方、第３の金属配線層ＡＬ３２は、下層との接続が第２の金属配線層ＡＬ２９のみであることから、第３の金属配線層ＡＬ３１と並行に延伸して配置することができる。これは、一つのメモリセル内において、第１のワード線ＷＷＬおよび第２のワード線ＲＷＬの各長さをより短くしたことを意味する。
【０１１１】
以上に説明したとおり、実施の形態３にかかる半導体装置によれば、アクセスゲートとして機能するＮチャネル形ＭＯＳトランジスタＮ３とフリップフロップ回路を構成するＮチャネル形ＭＯＳトランジスタＮ１が、一方の半導体端子同士の接続点においてｎ＋拡散領域ＦＬ２２を共有するとともに、各半導体端子となるｎ＋拡散領域ＦＬ２１〜２３が第１のウエル境界線に平行な方向に一直線上に配置されるように形成されるので、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３の占有面積を小さくすることができる。これにより、メモリセルアレイの集積度を高めることが可能になる。
【０１１２】
また、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２、第１の正相ビット線ＷＢＬ２として順に機能する第２の金属配線層ＡＬ２４〜２６が、第１および第２のウエル境界線に平行に並置するように形成されることで、これらビット線の長さをより短くすることができるため、ビット線の配線容量を低減することができ、これにより高速なアクセスが可能となる。特に、これらビット線は、上記配置により、トランジスタの最小ピッチの２倍の長さまで狭めることができる。
【０１１３】
また、第１のワード線ＷＷＬおよび第２のワード線ＲＷＬとして順に機能する第３の金属配線層ＡＬ３１およびＡＬ３２が、第１および第２のウエル境界線に直交するように形成されることで、これらワード線の長さをより短くすることができるため、ワード線の配線容量をも低減することができ、これにより高速なアクセスが可能となる。
【０１１４】
また、記憶ノードＭＡおよびＭＢを形成するドレイン領域を共通のｎ＋拡散領域としているので、その面積を小さくすることができ、寄生容量が低減されて結果的に書き込み時のアクセスの高速化を図ることができる。
【０１１５】
さらに、ポリシリコン配線層を一直線に形成することができるので、半導体製造工程において、レイアウトパターン形成時のマスクずれ等によるプロセスマージンを大きくとることができる。
【０１１６】
実施の形態４．
つぎに、実施の形態４にかかる半導体装置について説明する。実施の形態４は、３ポートＳＲＡＭセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図１３は、実施の形態４にかかる半導体装置の等価回路を示す図である。なお、図１３において、第１のワード線ＷＷＬと、第１の正相ビット線ＷＢＬ１と、第１の逆相ビット線ＷＢＬ２と、Ｐチャネル形ＭＯＳトランジスタＰ１およびＰ２と、Ｎチャネル形ＭＯＳトランジスタＮ１〜Ｎ４とからなる構成は、図８に示したとおりであるので、ここではその説明を省略する。
【０１１７】
図１３では、上記構成に加え、記憶ノードＭＡに、Ｎチャネル形ＭＯＳトランジスタＮ８のゲートが接続されており、そのＮチャネル形ＭＯＳトランジスタＮ８のソースは接地されている。さらに、Ｎチャネル形ＭＯＳトランジスタＮ８のドレインは、Ｎチャネル形ＭＯＳトランジスタＮ９のソースに接続され、Ｎチャネル形ＭＯＳトランジスタＮ９は、ゲートを第２のワード線ＲＷＬ１に接続し、ドレインを第２の正相ビット線ＲＢＬ１に接続している。
【０１１８】
さらに、記憶ノードＭＢに、Ｎチャネル形ＭＯＳトランジスタＮ１０のゲートが接続されており、そのＮチャネル形ＭＯＳトランジスタＮ１０のソースは接地されている。さらに、Ｎチャネル形ＭＯＳトランジスタＮ１０のドレインは、Ｎチャネル形ＭＯＳトランジスタＮ１１のソースに接続され、Ｎチャネル形ＭＯＳトランジスタＮ１１は、ゲートを第３のワード線ＲＷＬ２に接続し、ドレインを第２の逆相ビット線ＲＢＬ２に接続している。
【０１１９】
すなわち、ワード線ＷＷＬ、第１の正相ビット線ＷＢＬ１および逆相ビット線ＷＢＬ２の選択により、第１のポートによる記憶値の読み出しおよび書き込みを可能とし、第２のワード線ＲＷＬ１および第２の正相ビット線ＲＢＬ１の選択により、第２のポートによる記憶値の読み出しを可能としている。さらに、第３のワード線ＲＷＬ２および第２の逆相ビット線ＲＢＬ２の選択により、第３のポートによる記憶値の読み出しを可能としている。特に、これら第２および第３のポートによる読み出し動作は、メモリセルの記憶ノードＭＡおよびＭＢのデータを破壊することがなく、第１のポートと完全に独立して動作することができるという特徴を有している。
【０１２０】
ここで、図１３に示した等価回路自体は、従来の３ポートＳＲＡＭセルの回路として既知の構成であるが、実施の形態４にかかる半導体装置では、その構造に特徴がある。図１４〜１７は、実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。なお、図中、コンタクトホールやビアホール等の各種記号は、図６に示すとおりである。
【０１２１】
まず、図１４は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【０１２２】
実施の形態４にかかる半導体装置のメモリセルでも、図１４に示すように、実施の形態１と同様、半導体基板上の平面方向において、Ｎウエル領域ＮＷを挟んで、第１のＰウエル領域ＰＷ１と第２のＰウエル領域ＰＷ２が、配置され、かつそれらウエル領域は上記第１のウエル境界線と上記第２のウエル境界線とが平行となるように形成されている。また、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間に、それぞれ分離領域が存在する。
【０１２３】
図１４において、第１のＰウエル領域ＰＷ１には、図１３に示したＮチャネル形ＭＯＳトランジスタＮ１、Ｎ３、Ｎ１０およびＮ１１が形成され、Ｎウエル領域ＮＷには、Ｐチャネル形ＭＯＳトランジスタＰ１およびＰ２が形成され、第２のＰウエル領域ＰＷ２には、Ｎチャネル形ＭＯＳトランジスタＮ２、Ｎ４、Ｎ８およびＮ９が形成される。
【０１２４】
以下に、図１４〜１７に示した各レイヤの構造について順に説明する。まず、図１４に示すレイヤにおいて、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して一直線上に並置された二つのポリシリコン配線層ＰＬ２１およびＰＬ２２が形成される。
【０１２５】
また、第１のＰウエル領域ＰＷ１からＮウエル領域ＮＷに亘って、第１のウエル境界線に対して垂直な方向に一直線に延伸したポリシリコン配線層ＰＬ１１が形成される。なお、ポリシリコン配線層ＰＬ１１の一端部は、図１４に示すように、第２のウエル境界線上に位置する。
【０１２６】
そして、ポリシリコン配線層ＰＬ２１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２２およびＦＬ２３が形成されることで、ポリシリコン配線層ＰＬ２１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ１１を挟む位置にｎ＋拡散領域ＦＬ２１およびＦＬ２２が形成されることで、ポリシリコン配線層ＰＬ１１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１が形成される。
【０１２７】
特に、これらＮチャネル形ＭＯＳトランジスタＮ１およびＮ３は、ポリシリコン配線層ＰＬ１１およびＰＬ２１が並置していることから、ｎ＋拡散領域ＦＬ２１〜２３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２２を、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３において共有することが可能となっている。このｎ＋拡散領域ＦＬ２２の共有は、図１３の等価回路にしたがうと、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインとＮチャネル形ＭＯＳトランジスタＮ３のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３の占有面積の縮小化に寄与している。
【０１２８】
図１４においては、さらに、ポリシリコン配線層ＰＬ２２を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２５およびＦＬ２６が形成されることで、ポリシリコン配線層ＰＬ２２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１１が形成される。また、ポリシリコン配線層ＰＬ１１を挟む位置にｎ＋拡散領域ＦＬ２４およびＦＬ２５が形成されることで、ポリシリコン配線層ＰＬ１１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１０が形成される。
【０１２９】
これらＮチャネル形ＭＯＳトランジスタＮ１０およびＮ１１は、ポリシリコン配線層ＰＬ２２およびＰＬ１１が並置していることから、ｎ＋拡散領域ＦＬ２４〜２６を、第１のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２５を、Ｎチャネル形ＭＯＳトランジスタＮ１０およびＮ１１において共有することが可能となっている。このｎ＋拡散領域ＦＬ２５の共有は、図１３の等価回路にしたがうと、Ｎチャネル形ＭＯＳトランジスタＮ１０のドレインとＮチャネル形ＭＯＳトランジスタＮ１１のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１０およびＮ１１の占有面積の縮小化に寄与している。
【０１３０】
一方、第２のＰウエル領域ＰＷ２およびＮウエル領域ＮＷにおける拡散領域およびポリシリコン配線層の形成は、実施の形態３において図９の説明に示したとおりなので、ここではそれらの説明を省略する。
【０１３１】
よって、図１４に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ３３およびＰＬ３１が同一直線上に配置され、かつポリシリコン配線層ＰＬ２１、ＰＬ２２およびＰＬ１２が同一直線上に配置される。
【０１３２】
なお、図１４に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ２２、ＰＬ３１およびＰＬ３３と、ｐ＋拡散領域ＦＬ１１〜１４と、ｎ＋拡散領域ＦＬ２１〜２３、ＦＬ２６、ＦＬ３３〜３６と、にはそれぞれ一つずつのコンタクトホールが、そしてｎ＋拡散領域ＦＬ２４およびＦＬ３１には二つのコンタクトホールが、上層との電気的接続を果たすために設けられている。
【０１３３】
つぎに、図１４に示したレイヤの上層に位置するレイヤについて説明する。図１５は、図１４に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。なお、図１５に示すレイヤにおいて、第２のＰウエル領域ＰＷ２およびＮウエル領域ＮＷ上の第２の金属配線層の形成は、実施の形態３において図１０の説明に示したとおりなので、ここではそれらの説明を省略する。
【０１３４】
図１５に示すレイヤおいて、第１のＰウエル領域ＰＷ１には、下層のｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。図１３の等価回路にしたがうと、この第１の金属配線層ＡＬ１１により、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインおよびＮチャネル形ＭＯＳトランジスタＮ３のソースと、Ｐチャネル形ＭＯＳトランジスタＰ１のドレインと、第２のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【０１３５】
特に、第１の金属配線層ＡＬ１１において、ｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２との接点部分は、上述したように同一直線上に配置されているために、それら２点を接続する配線の形状を直線状にすることができる。
【０１３６】
また、図１５に示すレイヤには、下層のポリシリコン配線層ＰＬ２２の接続点を移動させるための第１の金属配線層ＡＬ１３と、ポリシリコン配線層ＰＬ２１の接続点を移動させるための第１の金属配線層ＡＬ１０と、が形成される。
【０１３７】
さらに、同レイヤには、下層のｐ＋拡散領域ＦＬ２４およびＦＬ２１を電気的に接続するとともに、上層との接続点を移動させるための第１の金属配線層ＡＬ１７が形成される。図１３の等価回路にしたがうと、この第１の金属配線層ＡＬ１７により、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１０のソース同士の接続が果たされる。
【０１３８】
特に、図１４に示すように、ｎ＋拡散領域ＦＬ２４およびＦＬ２１は、第１のウエル境界線と垂直な方向の同一直線上に配置されるため、それらｎ＋拡散領域上の各コンタクトホールもまた、それらコンタクトホールを結ぶ直線が第１のウエル境界線に垂直な同一直線上に形成することができる。すなわち、図１５に示す第２の金属配線層ＡＬ１７を、第１のウエル境界線に垂直な直線形状として形成することが可能になる。
【０１３９】
つぎに、図１５に示したレイヤの上層に位置するレイヤについて説明する。図１６は、図１５に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図１６に示すレイヤには、図１５に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図１３の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【０１４０】
また、図１５に示した第１の金属配線層ＡＬ１７を経由して、ｐ＋拡散領域ＦＬ２１およびＦＬ２４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１８を経由して、ｐ＋拡散領域ＦＬ３１およびＦＬ３４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ２、Ｎ８およびＮ１０の各ソースの接地を果たすものである。
【０１４１】
さらに、図１６に示すレイヤには、図１５に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２３に接続されて第１の正相ビット線ＷＢＬ１として機能する第２の金属配線層ＡＬ２４と、下層のｐ＋拡散領域ＦＬ２６に接続されて第２の逆相ビット線ＲＢＬ２として機能する第２の金属配線層ＡＬ４２と、ｐ＋拡散領域ＦＬ３６に接続されて逆相ビット線ＷＢＬ２として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３３に接続されて第２の正相ビット線ＲＢＬ１として機能する第２の金属配線層ＡＬ２６と、が形成される。
【０１４２】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２６およびＡＬ４２は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＷＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と逆相ビット線ＷＢＬ２との接続と、Ｎチャネル形ＭＯＳトランジスタＮ９の半導体端子の他方（ドレイン）と第２の正相ビット線ＲＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ１１の半導体端子の他方（ドレイン）と第２の逆相ビット線ＲＢＬ２との接続と、を果たすものである。
【０１４３】
特に、これら第２の金属配線層ＡＬ２４〜２６およびＡＬ４２は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２、第２の正相ビット線ＲＢＬ１および第２の逆相ビット線ＲＢＬ２の各長さをより短くしたことを意味する。
【０１４４】
また、図１６に示すレイヤには、下層の第１の金属配線層ＡＬ１３と上層との接続点を移動させるための第２の金属配線層ＡＬ４１と、下層の第１の金属配線層ＡＬ１９と上層との接続点を移動させるための第２の金属配線層ＡＬ２８と、下層の第１の金属配線層ＡＬ１０と上層との接続点を移動させるための第２の金属配線層ＡＬ２７と、が形成される。さらに、下層の第１の金属配線層ＡＬ１４を介して、ポリシリコン配線層ＰＬ３１と上層とを接続する第２の金属配線層ＡＬ２９が形成される。
【０１４５】
つぎに、図１６に示したレイヤの上層に位置するレイヤについて説明する。図１７は、図１６に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図１７に示すレイヤには、第１の金属配線層ＡＬ１０および第２の金属配線層ＡＬ２７を経由して、ポリシリコン配線層ＰＬ２１とＰＬ３３とを電気的に接続するとともに第１のワード線ＷＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＷＬとの接続を果たすものである。
【０１４６】
また、第１の金属配線層ＡＬ１４および第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ３１と電気的に接続されるとともに、第２のワード線ＲＷＬ１として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ６のゲートと第２のワード線ＲＷＬ１との接続を果たすものである。
【０１４７】
さらに、第１の金属配線層ＡＬ１３および第２の金属配線層ＡＬ４１を経由して、ポリシリコン配線層ＰＬ２２と電気的に接続されるとともに、第３のワード線ＲＷＬ２として機能する第３の金属配線層ＡＬ３３が形成される。すなわち、この第３の金属配線層ＡＬ３３は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１１のゲートと第３のワード線ＲＷＬ２との接続を果たすものである。
【０１４８】
特に、図１７に示すように、第２の金属配線層ＡＬ２７およびＡＬ２８の位置関係により、両金属配線層間を、第１のウエル境界線に対して垂直な方向に延伸する直線形状の金属配線層で接続することができる。すなわち、図１７に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。一方、第３の金属配線層ＡＬ３２は、下層との接続が第２の金属配線層ＡＬ２９のみであり、第３の金属配線層ＡＬ３３は、下層との接続が第２の金属配線層ＡＬ４１のみであることから、それぞれ第３の金属配線層ＡＬ３１と並行に延伸して配置することができる。これは、一つのメモリセル内において、第１のワード線ＷＷＬ、第２のワード線ＲＷＬ１および第３のワード線ＲＷＬ２の各長さをより短くしたことを意味する。
【０１４９】
以上に説明したとおり、実施の形態４にかかる半導体装置によれば、３ポートＳＲＡＭセルにおいても、実施の形態３による効果を享受することができる。
【０１５０】
実施の形態５．
つぎに、実施の形態５にかかる半導体装置について説明する。実施の形態４は、差分読み出し型２ポートＳＲＡＭセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図１８は、実施の形態５にかかる半導体装置の等価回路を示す図である。
【０１５１】
図１８に示す等価回路は、図１３に示した等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ９およびＮ１１のゲート同士を接続し、その接続ラインを共通の第２のワード線ＲＷＬとした点のみが実施の形態４と異なる。その他の構成は、図１３に示したとおりであるので、ここではその説明を省略する。
【０１５２】
よって、その動作もまた、読み出し動作を第２の正相ビット線ＲＢＬ１の電位と第２の逆相ビット線ＲＢＬ２の電位との差分でおこなう点以外は、図１３に示した等価回路と同様である。
【０１５３】
また、レイアウト構造についても、図１６に対応する第２の金属配線層レイヤと図１７に対応する第３の金属配線層レイヤのみが異なり、他の下層のレイヤは、図１４および図１５に示したとおりであるので、ここではそれらの説明を省略する。
【０１５４】
よって以下に、図１５に示したレイヤの上層に位置するレイヤについて説明する。図１９および図２０は、実施の形態５にかかる半導体装置のメモリセルのレイアウト図であり、特に、図１９は、図１６に対応する第２の金属配線層を含むレイヤを示し、図２０は、図１７に対応する第３の金属配線層を含むレイヤを示している。
【０１５５】
まず、図１９に示すレイヤには、図１５に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図１８の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【０１５６】
また、図１５に示した第１の金属配線層ＡＬ１７を経由して、ｐ＋拡散領域ＦＬ２１およびＦＬ２４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１８を経由して、ｐ＋拡散領域ＦＬ３１およびＦＬ３４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ２、Ｎ８およびＮ１０の各ソースの接地を果たすものである。
【０１５７】
さらに、図１９に示すレイヤには、図１５に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２３に接続されて第１の正相ビット線ＷＢＬ１として機能する第２の金属配線層ＡＬ２４と、下層のｐ＋拡散領域ＦＬ２６に接続されて第２の逆相ビット線ＲＢＬ２として機能する第２の金属配線層ＡＬ４２と、ｐ＋拡散領域ＦＬ３６に接続されて逆相ビット線ＷＢＬ２として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３３に接続されて第２の正相ビット線ＲＢＬ１として機能する第２の金属配線層ＡＬ２６と、が形成される。
【０１５８】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２６およびＡＬ４２は、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＷＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と逆相ビット線ＷＢＬ２との接続と、Ｎチャネル形ＭＯＳトランジスタＮ９の半導体端子の他方（ドレイン）と第２の正相ビット線ＲＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ１１の半導体端子の他方（ドレイン）と第２の逆相ビット線ＲＢＬ２との接続と、を果たすものである。
【０１５９】
特に、これら第２の金属配線層ＡＬ２４〜２６およびＡＬ４２は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２、第２の正相ビット線ＲＢＬ１および第２の逆相ビット線ＲＢＬ２の各長さをより短くしたことを意味する。
【０１６０】
また、図１９に示すレイヤには、下層の第１の金属配線層ＡＬ１３と上層との接続点を移動させるための第２の金属配線層ＡＬ４１と、下層の第１の金属配線層ＡＬ１９と上層との接続点を移動させるための第２の金属配線層ＡＬ２８と、下層の第１の金属配線層ＡＬ１０と上層との接続点を移動させるための第２の金属配線層ＡＬ２７と、下層の第１の金属配線層ＡＬ１４を介して、ポリシリコン配線層ＰＬ３１と上層との接続点を移動させるための第２の金属配線層ＡＬ２９が形成される。
【０１６１】
つぎに、図１９に示したレイヤの上層に位置するレイヤについて説明する。図２０は、図１９に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図２０に示すレイヤには、第１の金属配線層ＡＬ１０および第２の金属配線層ＡＬ２７を経由して、ポリシリコン配線層ＰＬ２１とＰＬ３３とを電気的に接続するとともに第１のワード線ＷＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＷＬとの接続を果たすものである。
【０１６２】
また、第１の金属配線層ＡＬ１４および第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ２２とＰＬ３１とを電気的に接続するとともに第２のワード線ＲＷＬとして機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ９およびＮ１１のゲートと第２のワード線ＲＷＬとの接続を果たすものである。
【０１６３】
特に、図２０に示すように、第２の金属配線層ＡＬ２７およびＡＬ２８の位置関係により、両金属配線層間を、第１のウエル境界線に対して垂直な方向に延伸する直線形状の金属配線層で接続することができる。すなわち、図２０に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。第３の金属配線層ＡＬ３２についても同様である。これは、一つのメモリセル内において、第１のワード線ＷＷＬおよび第２のワード線ＲＷＬの各長さをより短くしたことを意味する。
【０１６４】
以上に説明したとおり、実施の形態５にかかる半導体装置によれば、より高速で安定した読み出し動作が可能な差分読み出し型２ポートＳＲＡＭセルにおいても、実施の形態３による効果を享受することができる。
【０１６５】
【発明の効果】
以上、説明したとおり、この発明によれば、第１および第３のビット線と電気的に接続される、各々Ｎチャネル形の第１、第５、第７および第９のトランジスタを第１のＰウェル領域に、第２および第４のビット線と接続される、各々Ｎチャネル形の第３、第６、第８および第１０のトランジスタを第２のＰウエル領域にそれぞれ形成されるので、ビット線の長さを短くするレイアウトを適用することが可能となり、高速なアクセスが可能となるという効果を奏する。
【０１６６】
また別の発明によれば、各々Ｎチャネル形の第７および第８のトランジスタを読み出し用のポートとした２ポートのメモリセルを構成する回路において、第１のビット線と電気的に接続される各々Ｎチャネル形の第１および第５のトランジスタを第１のＰウェル領域に、第２および第３のビット線と接続される、各々Ｎチャネル形の第３、第６、第７および第８のトランジスタが第２のＰウェル領域にそれぞれ形成されるので、ビット線の長さを短くするレイアウトを適用することが可能となり、高速なアクセスが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態１にかかる半導体装置の等価回路を示す図である。
【図２】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図３】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図４】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図５】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図６】 コンタクトホールやビアホール等の各種記号を説明するための説明図である。
【図７】 実施の形態２にかかる半導体装置のメモリセルのレイアウト図である。
【図８】 実施の形態３にかかる半導体装置の等価回路を示す図である。
【図９】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１０】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１１】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１２】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１３】 実施の形態４にかかる半導体装置の等価回路を示す図である。
【図１４】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１５】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１６】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１７】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１８】 実施の形態５にかかる半導体装置の等価回路を示す図である。
【図１９】 実施の形態５にかかる半導体装置のメモリセルのレイアウト図である。
【図２０】 実施の形態５にかかる半導体装置のメモリセルのレイアウト図である。
【図２１】 従来の半導体記憶装置において、半導体基板表面に形成された拡散領域と、その上面に形成された多結晶シリコン膜、第１の金属配線層を含む下地を示すレイアウト図である。
【図２２】 従来の半導体記憶装置において、上層に形成された第２および第３の金属配線層を含む上地を示すレイアウト図である。
【図２３】 従来の記憶セルのレイアウト図である。
【符号の説明】
ＮＷ Ｎウエル領域、ＰＷ１ 第１のＰウエル領域、ＰＷ２ 第２のＰウエル領域、ＦＬ１１，ＦＬ１２，ＦＬ２１〜２６，ＦＬ３１〜３６ ｎ＋拡散領域、ＦＬ１１，ＦＬ１２ ｐ＋拡散領域、ＡＬ１１，ＡＬ１２，ＡＬ１５〜１８ 第１の金属配線層、ＡＬ２１〜２９，ＡＬ４１，ＡＬ４２ 第２の金属配線層、ＡＬ３１〜３３ 第３の金属配線層、Ｎ１〜６，Ｎ８〜１１ Ｎチャネル形ＭＯＳトランジスタ、Ｐ１，Ｐ２ Ｐチャネル形ＭＯＳトランジスタ。
【発明の属する技術分野】
この発明は、半導体装置に関し、特にＣＭＯＳ構成のマルチポートＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルのレイアウトに関するものである。
【０００２】
【従来の技術】
近年、電子機器の軽薄短小化とともに、それら機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実装は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵが、制御プログラム等の実行時において使用するＲＡＭについて、高速化と大容量化が求められている。
【０００３】
このＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とＳＲＡＭが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭは、そのメモリセルの構造として、４個のトランジスタと２個の高抵抗素子で構成される高抵抗負荷型と、６個のトランジスタで構成されるＣＭＯＳ型が知られている。特に、ＣＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非常に小さいために信頼性が高く、現在の主流となっている。
【０００４】
一般に、メモリセルにおいて、その素子面積を縮小することは、メモリセルアレイの小型化だけでなく、高速化をも実現することを意味する。そこで、従来より、ＳＲＡＭのより高速な動作を実現するために、メモリセル構造について様々なレイアウトが提案されている。
【０００５】
例えば、特開平１０−１７８１１０号公報に開示の「半導体記憶装置」によれば、メモリセルを構成するインバータが形成されたＰウエル領域とＮウエル領域の境界線をビット線に平行に配置することで、Ｐウエル領域またはＮウエル領域内の拡散領域の形状および二つのインバータの交差接続部の形状を折れ曲り部のない簡易なものとし、結果的にセル面積を縮小することを可能としている。
【０００６】
図２１および図２２は、上記した特開平１０−１７８１１０号の「半導体記憶装置」のレイアウト図である。特に、図２１は、半導体基板表面に形成された拡散領域、その上面に形成された多結晶シリコン膜および第１の金属配線層を含む下地を示しており、図２２は、その上面に形成された第２および第３の金属配線層を含む上地を示している。
【０００７】
図２１に示すように、このメモリセルには、中央にＰチャネル形ＭＯＳトランジスタＰ１０１およびＰ１０２が形成されたＮウエル領域が配置され、その両側にＮチャネル形ＭＯＳトランジスタＮ１０１およびＮ１０３が形成されたＰウエル領域と、Ｎチャネル形ＭＯＳトランジスタＮ１０２およびＮ１０４が形成されたＰウエル領域とが配置されている。
【０００８】
ここで、Ｐチャネル形ＭＯＳトランジスタＰ１０１およびＰ１０２とＮチャネル形ＭＯＳトランジスタＮ１０１およびＮ１０２とが、相互に交差接続されたＣＭＯＳインバータ、すなわちフリップフロップ回路を構成し、Ｎチャネル形ＭＯＳトランジスタＮ１０３およびＮ１０４が、アクセスゲート（トランスファゲート）に相当する。
【０００９】
また、図２２に示すように、ビット線ＢＬおよび／ＢＬは第２の金属配線層としてそれぞれ別々に形成され、それぞれ下層のアクセスゲートＭＯＳトランジスタＮ１０３およびＮ１０４の半導体端子の一方に接続される。また、電源線Ｖｄｄは、ビット線ＢＬおよび／ＢＬの間の中央部に第２の金属配線層としてビット線に平行に形成され、下層のＰチャネル形ＭＯＳトランジスタＰ１０１およびＰ１０２の半導体端子の一方に接続される。さらに、ワード線ＷＬは、ビット線ＢＬおよび／ＢＬに直交する方向に第３の金属配線層として形成され、下層のＮチャネル形ＭＯＳトランジスタＮ１０３およびＮ１０４のゲートに接続される。また、接地線ＧＮＤはワード線ＷＬの両側に平行に二本の第３の金属配線層として形成されている。
【００１０】
メモリセルをこのようなレイアウトで形成する結果、ＭＯＳトランジスタＮ１０１およびＮ１０３が形成されたＰウエル領域内のＮ型拡散領域と、ＭＯＳトランジスタＮ１０２およびＮ１０４が形成されたＮ型拡散領域とを、ビット線ＢＬおよび／ＢＬに平行に直線状に形成することができ、無駄な領域の発生を防止することができる。
【００１１】
また、セルの横方向の長さ、すなわちワード線ＷＬ方向の長さが、縦方向の長さ、すなわちビット線ＢＬおよび／ＢＬの長さに対して相対的に長いため、ビット線ＢＬ及び／ＢＬに接続されるセンスアンプのレイアウトが容易になるとともに、１本のワード線に接続されるセルの数が減少し、読み出し時に流れるセル電流、すなわち消費電力を低減することができる。
【００１２】
上記したＳＲＡＭのメモリセルは、いわゆる１ポートＳＲＡＭの例であるが、他方、近年ではコンピュータの高速化を実現する手段の一つとしてマルチプロセッサ技術が導入されており、複数のＣＰＵが一つのメモリ領域を共有することが求められている。すなわち、一つのメモリセルに対して二つのポートからのアクセスを可能とした２ポートＳＲＡＭについても、種々のレイアウトが提案されている。
【００１３】
例えば、特開平０７−７０８９号公報に開示の「記憶セル」によれば、第２のポートを、第１のポートと対称に配置し、かつ同じ層に、第１ポートと同時に形成することで、２ポートＳＲＡＭの構成を実現している。図２３は、この特開平０７−７０８９号公報に開示の「記憶セル」のレイアウト図である。
【００１４】
図２３において、Ｐチャネル形ＭＯＳトランジスタＰ２０１およびＰ２０２とＮチャネル形ＭＯＳトランジスタＮ２０１’、Ｎ２０２’、Ｎ２０１”およびＮ２０２”とが、相互に交差接続されたＣＭＯＳインバータ、すなわちフリップフロップ回路を構成し、Ｎチャネル形ＭＯＳトランジスタＮＡ、ＮＢ、ＮＡ２およびＮＢ２が、アクセスゲート（トランスファゲート）に相当する。
【００１５】
すなわち、図２３において、Ｎチャネル形ＭＯＳトランジスタＮＡおよびＮＢがワード線ＷＬ１を介した一方のポートからのアクセスを可能とし、Ｎチャネル形ＭＯＳトランジスタＮＡ２およびＮＢ２が、ワード線ＷＬ２を介した他方のポートからのアクセスを可能としている。
【００１６】
【発明が解決しようとする課題】
従来のメモリセルは、そのレイアウト構造がビット線方向に長いために、ビット線の配線容量が大きくて遅延が増大するという問題があり、上記した特開平１０−１７８１１０号公報に開示の「半導体記憶装置」は、１ポートＳＲＡＭに対して、この問題を解決している。
【００１７】
しかしながら、この「半導体記憶装置」では、一般に二組のアクセスゲートと駆動型ＭＯＳトランジスタを備えた２ポートＳＲＡＭについては、上記した問題を解決するに至っていない。また、上記した特開平０７−７０８９号公報に開示の「記憶セル」は、２ポートＳＲＡＭセルのレイアウトを示すものであるが、第２のポートを、１ポートＳＲＡＭセルのレイアウトに大きな変更を生じさせずに容易に追加することのできるレイアウトを提供するものであり、２ポートＳＲＡＭセルをビット線方向に縮小することを目的とするものではない。
【００１８】
この発明は上記問題点を解決するためになされたもので、マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を２つに分割してＮウエル領域の両側に配置し、その境界がビット線と平行に位置し、かつ、一対のアクセスゲートを分割された２つのＰウエル領域にそれぞれ形成することによって、ビット線方向の長さの短いメモリセルを有する半導体装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置にあっては、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第３のビット線と、第４のビット線と、第１及び第２のワード線並びに第１乃至第４のビット線に接続されたメモリセルを備える。このメモリセルは、Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が第１の記憶ノードに接続され、出力が第２の記憶ノードに接続された第２のＣＭＯＳインバータと、ゲートが第１のワード線に接続され、第１のビット線と第１の記憶ノードとの間を電気的に接続する第３のＮチャネル形の第５のトランジスタと、ゲートが第１のワード線に接続され、第２のビット線と第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、ゲートが第２のワード線に接続され、第３のビット線と第１の記憶ノードとの間を電気的に接続するＮチャネル形の第７のトランジスタと、ゲートが第２のワード線に接続され、第４のビット線と第２の記憶ノードとの間を電気的に接続したＮチャネル形の第８のＭＯＳトランジスタとを有する。第１のインバータは、第１のトランジスタと並列に接続され、そのゲートが第２の記憶ノードに接続されたＮチャネル型の第９のトランジスタをさらに含み、第２のインバータは、第３のトランジスタと並列に接続され、そのゲートが第１の記憶ノードに接続されたＮチャネル型の第１０のトランジスタをさらに含む。第３および第４のトランジスタは、Ｎウエル領域に形成され、第１、第５、第７および第９のトランジスタは、第１のＰウエル領域に形成され、第３、第６、第８および第１０のトランジスタは、第２のＰウエル領域に形成される。
【００２０】
また別の発明にかかる半導体装置にあっては、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第３のビット線と、第１及び第２のワード線並びに第１乃至第３のビット線に接続されたメモリセルとを備える。このメモリセルは、Ｎチャネル形の第１のＭＯＳトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のＣＭＯＳインバータと、Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が第１の記憶ノードに接続され、出力が第２の記憶ノードに接続された第２のＣＭＯＳインバータと、ゲートが第１のワード線に接続され、第１のビット線と第１の記憶ノードとの間を電気的に接続するＮチャネル形の第５のトランジスタと、ゲートが第１のワード線に接続され、第２のビット線と第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、ゲートが第１の記憶ノードに接続されたＮチャネル形の第７のトランジスタと、ゲートが第２のワード線に接続され、ドレインが第３のビット線に接続され、ソースが第７のトランジスタのドレインに接続されたＮチャネル形の第８のトランジスタと、を有する。第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１および第５のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第７および第８のトランジスタは、第２のＰウエル領域に形成される。
【００２１】
【発明の実施の形態】
以下に、この発明にかかる実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２２】
実施の形態１．
まず、実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の等価回路を示す図である。図１において、Ｐチャネル形ＭＯＳトランジスタＰ１とＮチャネル形ＭＯＳトランジスタＮ１（Ｎ１’）は、第１のＣＭＯＳインバータを構成し、また、Ｐチャネル形ＭＯＳトランジスタＰ２とＮチャネル形ＭＯＳトランジスタＮ２（Ｎ２’）は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【００２３】
すなわち、これらＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ１’、Ｎ２およびＮ２’によってフリップフロップ回路が構成され、図１中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＭＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＭＢと、において、論理状態の書き込みおよび読み出しが可能となる。
【００２４】
また、Ｎチャネル形ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６は、それぞれアクセスゲートとして機能し、Ｎチャネル形ＭＯＳトランジスタＮ３は、ゲートを第１のワード線ＷＬ０に接続し、ソースを上記した記憶ノードＭＡに接続するとともにドレインを第１の正相ビット線ＢＬ００に接続している。また、Ｎチャネル形ＭＯＳトランジスタＮ５は、ゲートを第２のワード線ＷＬ１に接続し、ソースを記憶ノードＭＡに接続するとともにドレインを第２の正相ビット線ＢＬ１０に接続している。
【００２５】
また、Ｎチャネル形ＭＯＳトランジスタＮ４は、ゲートを第１のワード線ＷＬ０に接続し、ソースを上記した記憶ノードＭＢに接続するとともにドレインを第１の逆相ビット線ＢＬ０１に接続している。また、Ｎチャネル形ＭＯＳトランジスタＮ６は、ゲートを第２のワード線ＷＬ１に接続し、ソースを記憶ノードＭＢに接続するとともにドレインを第２の逆相ビット線ＢＬ１１に接続している。
【００２６】
すなわち、第１のワード線ＷＬ０、第１の正相ビット線ＢＬ００および第１の逆相ビット線ＢＬ０１の選択により、第１のポートによる記憶値の読み出しを可能とし、第２のワード線ＷＬ１、第２の正相ビット線ＢＬ１０および第２の逆相ビット線ＢＬ１１の選択により、第２のポートによる記憶値の読み出しを可能としている。
【００２７】
ここで、図１に示した等価回路自体は、従来の２ポートＳＲＡＭセルの回路と何ら異なることはないが、実施の形態１にかかる半導体装置では、その構造に特徴がある。図２〜５は、実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。また、図６は、図２〜５に示したコンタクトホールやビアホール等の各種記号を説明するための説明図である。まず、図２は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【００２８】
実施の形態１にかかる半導体装置のメモリセルでは、図２に示すように、半導体基板上の平面方向において、第１のＰウエル領域ＰＷ１、Ｎウエル領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置されるようにそれぞれ形成されている。すなわち、Ｎウエル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１およびＰＷ２が分割されて配置されている。
【００２９】
特に、これらウエル領域は、第１のＰウエル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第１のウエル境界線と称する）と、第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線（以下、第２のウエル境界線と称する）と、が平行となるように形成される。なお、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存在する。
【００３０】
そして、第１のＰウエル領域ＰＷ１には、図１に示したＮチャネル形ＭＯＳトランジスタＮ１、Ｎ１’、Ｎ３およびＮ５が形成され、Ｎウエル領域ＮＷには、図１に示したＰチャネル形ＭＯＳトランジスタＰ１およびＰ２が形成され、第２のＰウエル領域ＰＷ２には、図１に示したＮチャネル形ＭＯＳトランジスタＮ２、Ｎ２’、Ｎ４およびＮ６が形成される。
【００３１】
以下に図２〜５に示した各レイヤの構造について順に説明する。まず、図２に示すレイヤにおいて、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ２１およびＰＬ２２が形成され、同様に、第２のＰウエル領域ＰＷ２に、上記した第２のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ３１およびＰＬ３２が形成される。
【００３２】
また、Ｎウエル領域ＮＷから第１のＰウエル領域ＰＷ１に亘って、鉤形状のポリシリコン配線層ＰＬ１１が、第１のウエル境界線に垂直な方向にかつその鉤端部が第１のＰウエル領域ＰＷ１に位置するように形成される。特に、その鉤端部は、図２に示すように、ポリシリコン配線層ＰＬ１１の鉤端部を構成する二つの並進軸（主軸と折返し軸）が、それぞれ上記した二つのポリシリコン配線層ＰＬ２１およびＰＬ２２の軸に一致するような形状である。図２においては、ポリシリコン配線層ＰＬ１１の主軸がポリシリコン配線層ＰＬ２１に一致している。一方、ポリシリコン配線層ＰＬ１１の他端部は、上記した第２のウエル境界線上に位置する。
【００３３】
同様に、Ｎウエル領域ＮＷから第２のＰウエル領域ＰＷ２に亘って、鉤形状のポリシリコン配線層ＰＬ１２が、第２のウエル境界線に垂直な方向にかつその鉤端部が第２のＰウエル領域ＰＷ２に位置するように形成される。そして、その鉤端部は、図２に示すように、ポリシリコン配線層ＰＬ１２の鉤端部を構成する二つの並進軸が、それぞれ上記した二つのポリシリコン配線層ＰＬ３１およびＰＬ３２の軸に一致するような形状である。図２においては、ポリシリコン配線層ＰＬ１２の主軸がポリシリコン配線層ＰＬ３１に一致している。一方、ポリシリコン配線層ＰＬ１２の他端部は、上記した第１のウエル境界線上に位置する。
【００３４】
そして、第１のＰウエル領域ＰＷ１において、ポリシリコン配線層ＰＬ２１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２１およびＦＬ２２が形成される。これにより、ポリシリコン配線層ＰＬ２１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ２２を挟む位置にｎ＋拡散領域ＦＬ２２およびＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ２２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ５が形成される。
【００３５】
特に、これらＮチャネル形ＭＯＳトランジスタＮ３およびＮ５は、ポリシリコン配線層ＰＬ２１およびＰＬ２２が並置していることから、ｎ＋拡散領域ＦＬ２１〜２３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２２を、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５において共有することが可能となっている。このｎ＋拡散領域ＦＬ２２の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ３とＮ５のソース同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５の占有面積の縮小化に寄与している。
【００３６】
また、第１のＰウエル領域ＰＷ１には、ポリシリコン配線層ＰＬ１１の鉤端部の主軸を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２４およびＦＬ２５が形成される。これにより、ポリシリコン配線層ＰＬ１１の主軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１が形成される。また、ポリシリコン配線層ＰＬ１１の鉤端部の折返し軸を挟む位置にｎ＋拡散領域ＦＬ２５およびＦＬ２６が形成されることで、ポリシリコン配線層ＰＬ１１の折返し軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１’が形成される。すなわち、ポリシリコン配線層ＰＬ１１の鉤端部は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ１とＮ１’のゲート同士の接続を果たしている。
【００３７】
これらＮチャネル形ＭＯＳトランジスタＮ１およびＮ１’についても、上記したＮチャネル形ＭＯＳトランジスタＮ３およびＮ５と同様に、ポリシリコン配線層ＰＬ１１の鉤端部の主軸と折返し軸とが並置していることから、ｎ＋拡散領域ＦＬ２４〜２６を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２５を、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’において共有することが可能となっている。このｎ＋拡散領域ＦＬ２５の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ１とＮ１’のドレイン同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’の占有面積の縮小化に寄与している。
【００３８】
さらに、図示するように、ポリシリコン配線層ＰＬ２１とポリシリコン配線層ＰＬ１１の主軸とは同一直線上に位置し、ポリシリコン配線層ＰＬ２２とポリシリコン配線層ＰＬ１１の折返し軸も同一直線上に位置しているので、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’と、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５との配置間隔を小さくすることができ、第１のＰウエル領域ＰＷ１において、これら四つのＮチャネル形ＭＯＳトランジスタの占有面積の縮小化が実現されている。
【００３９】
一方、第２のＰウエル領域ＰＷ２においても、同様に、ポリシリコン配線層ＰＬ３１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３１およびＦＬ３２が形成されることで、ポリシリコン配線層ＰＬ３１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ６が形成される。また、ポリシリコン配線層ＰＬ３２を挟む位置にｎ＋拡散領域ＦＬ３２およびＦＬ３３が形成されることで、ポリシリコン配線層ＰＬ３２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ４が形成される。
【００４０】
これらＮチャネル形ＭＯＳトランジスタＮ４およびＮ６もまた、ポリシリコン配線層ＰＬ３１およびＰＬ３２が並置していることから、ｎ＋拡散領域ＦＬ３１〜３３を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３２を、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６において共有することが可能となっている。このｎ＋拡散領域ＦＬ３２の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ４とＮ６のソース同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６の占有面積の縮小化に寄与している。
【００４１】
また、第２のＰウエル領域ＰＷ２には、ポリシリコン配線層ＰＬ１２の鉤端部の主軸を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３４およびＦＬ３５が形成される。これにより、ポリシリコン配線層ＰＬ１２の主軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ２が形成される。また、ポリシリコン配線層ＰＬ１２の鉤端部の折返し軸を挟む位置にｎ＋拡散領域ＦＬ３５およびＦＬ３６が形成されることで、ポリシリコン配線層ＰＬ１２の折返し軸をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ２’が形成される。すなわち、ポリシリコン配線層ＰＬ１２の鉤端部は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２とＮ２’のゲート同士の接続を果たしている。
【００４２】
これらＮチャネル形ＭＯＳトランジスタＮ２およびＮ２’についても、上記したＮチャネル形ＭＯＳトランジスタＮ４およびＮ６と同様に、ポリシリコン配線層ＰＬ１２の鉤端部の主軸と折返し軸とが並置していることから、ｎ＋拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３５を、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’において共有することが可能となっている。このｎ＋拡散領域ＦＬ３５の共有は、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２とＮ２’のドレイン同士の接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’の占有面積の縮小化に寄与している。
【００４３】
さらに、図示するように、ポリシリコン配線層ＰＬ３１と、ポリシリコン配線層ＰＬ１２の主軸とは同一直線上に位置し、ポリシリコン配線層ＰＬ３２と、ポリシリコン配線層ＰＬ１２の折返し軸も同一直線上に位置しているので、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’と、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６との配置間隔を小さくすることができ、第２のＰウエル領域ＰＷ２において、これら四つのＮチャネル形ＭＯＳトランジスタの占有面積の縮小化が実現されている。
【００４４】
そして、Ｎウエル領域ＮＷにおいては、ポリシリコン配線層ＰＬ１１の主軸を挟む位置に、Ｐ型不純物の注入によりｐ＋拡散領域ＦＬ１１およびＦＬ１２が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ１が形成される。また、ポリシリコン配線層ＰＬ１２の主軸を挟む位置にｐ＋拡散領域ＦＬ１３およびＦＬ１４が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ２が形成される。
【００４５】
これらＰチャネル形ＭＯＳトランジスタＰ１およびＰ２の配置位置は、ポリシリコン配線層ＰＬ１１およびＰＬ１２の位置にしたがって定まるが、このポリシリコン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図２に示すように、ｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさ程度（トランジスタの最小ピッチ）まで狭めることができる。特に、これらｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさを、第１のＰウエル領域ＰＷ１のｎ＋拡散領域ＦＬ２２およびＦＬ２５と第２のＰウエル領域ＰＷ２のｎ＋拡散領域ＦＬ３２およびＦＬ３５と同程度にすることで、このメモリセルのレイアウトに必要な全占有面積を最小にすることができる。
【００４６】
これは、同時に、ポリシリコン配線層ＰＬ２１、ＰＬ１１の主軸、ＰＬ１２の折返し軸およびＰＬ３２を同一直線上に配置し、かつポリシリコン配線層ＰＬ２２、ＰＬ１２の主軸、ＰＬ１１の折返し軸およびＰＬ３１を同一直線上に配置することができることを意味している。
【００４７】
なお、図２に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ２２、ＰＬ３１およびＰＬ３２と、ｐ＋拡散領域ＦＬ１１〜１４と、ｎ＋拡散領域ＦＬ２１〜２６およびＦＬ３１〜３６と、にはそれぞれ一つずつ、上層との電気的接続を果たすためのコンタクトホールが設けられている。
【００４８】
つぎに、図２に示したレイヤの上層に位置するレイヤについて説明する。図３は、図２に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図３に示すレイヤには、下層のｎ＋拡散領域ＦＬ２２およびＦＬ２５と、ｐ＋拡散領域ＦＬ１２と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。この第１の金属配線層ＡＬ１１により、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５のソースと、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’のドレインと、第１のＣＭＯＳインバータの出力端子と、第２のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００４９】
また、下層のｎ＋拡散領域ＦＬ３２およびＦＬ３５と、ｐ＋拡散領域ＦＬ１３と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第２の金属配線層ＡＬ１２により、図１の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６のソースと、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’のドレインと、第２のＣＭＯＳインバータの出力端子と、第１のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００５０】
特に、第１の金属配線層ＡＬ１１において、ｎ＋拡散領域ＦＬ３２およびＦＬ３５と、ｐ＋拡散領域ＦＬ１３との接点部分は、上述したように同一直線上に配置されているために、それら３点を接続する配線の形状を直線状にすることができる。また、第１の金属配線層ＡＬ１２についても同様である。
【００５１】
さらに、図３に示すレイヤには、下層のｐ＋拡散領域ＦＬ１１の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｐ＋拡散領域ＦＬ１４の接続点を移動させるための第１の金属配線層ＡＬ１６と、が形成され、下層のｎ＋拡散領域ＦＬ２３の接続点を移動させるための第１の金属配線層ＡＬ１７と、ｎ＋拡散領域ＦＬ３３の接続点を移動させるための第１の金属配線層ＡＬ１８と、が形成される。
【００５２】
つぎに、図３に示したレイヤの上層に位置するレイヤについて説明する。図４は、図３に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図４に示すレイヤには、図３に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図１の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【００５３】
また、図３に示したコンタクトホール＋第１ビアホールを経由して、ｐ＋拡散領域ＦＬ２４およびＦＬ２６と、ｐ＋拡散領域ＦＬ３４およびＦＬ３６とにそれぞれ接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２およびＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ１’、Ｎ２およびＮ２’の各ソースの接地を果たすものである。
【００５４】
特に、図２に示したように、ｎ＋拡散領域ＦＬ２４およびＦＬ２６は、第１のウエル境界線と平行する直線上に配置されるため、それらｎ＋拡散領域上の各コンタクトホールもまた、両コンタクトホールを結ぶ直線が第１のウエル境界線に平行するような位置に形成することができる。すなわち、図４に示す第２の金属配線層ＡＬ２２を、第１のウエル境界線に平行する直線形状として形成することが可能になる。第２の金属配線層ＡＬ２３についても同様である。
【００５５】
さらに、図４に示すレイヤには、図３に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２１に接続されて第１の正相ビット線ＢＬ００として機能する第２の金属配線層ＡＬ２４と、ｐ＋拡散領域ＦＬ２６に接続されて第２の正相ビット線ＢＬ１０として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３６に接続されて第１の逆相ビット線ＢＬ０１として機能する第２の金属配線層ＡＬ２６と、ｐ＋拡散領域ＦＬ３１に接続されて第２の逆相ビット線ＢＬ１１として機能する第２の金属配線層ＡＬ２７と、が形成される。
【００５６】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２７は、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＢＬ００との接続と、Ｎチャネル形ＭＯＳトランジスタＮ５の半導体端子の他方（ドレイン）と第２の正相ビット線ＢＬ１０との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と第１の逆相ビット線ＢＬ０１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ６の半導体端子の他方（ドレイン）と第２の逆相ビット線ＢＬ１１との接続と、を果たすものである。
【００５７】
特に、これら第２の金属配線層ＡＬ２４〜２７は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＢＬ００、第２の正相ビット線ＢＬ１０、第１の逆相ビット線ＢＬ０１および第２の逆相ビット線ＢＬ１１の各長さをより短くしたことを意味する。
【００５８】
つぎに、図４に示したレイヤの上層に位置するレイヤについて説明する。図５は、図４に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図５に示すレイヤには、第１ビアホールおよび第２ビアホールを経由して、ポリシリコン配線層ＰＬ２１とＰＬ３２とを電気的に接続するとともに第１のワード線ＷＬ０として機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＬ０との接続を果たすものである。
【００５９】
また、第１ビアホールおよび第２ビアホールを経由して、ポリシリコン配線層ＰＬ２２とＰＬ３１とを電気的に接続するとともに第２のワード線ＷＬ１として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図１の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ５およびＮ６のゲートと第２のワード線ＷＬ１との接続を果たすものである。
【００６０】
特に、図２に示したように、ポリシリコン配線層ＰＬ２１およびＰＬ３２は、第１のウエル境界線に対して垂直な方向に延伸する同一直線上に配置されるため、それらポリシリコン配線層上の各コンタクトホール等もまた、両コンタクトホール等を結ぶ直線が第１のウエル境界線に対して垂直となるような位置に形成することができる。すなわち、図５に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。第３の金属配線層ＡＬ３２についても同様である。これは、一つのメモリセル内において、第１のワード線ＷＬ０および第２のワード線ＷＬ１の各長さをより短くしたことを意味する。
【００６１】
以上に説明したとおり、実施の形態１にかかる半導体装置によれば、アクセスゲートとして機能するＮチャネル形ＭＯＳトランジスタＮ３およびＮ５（Ｎ４およびＮ６）が、互いの半導体端子同士の接続点においてｎ＋拡散領域ＦＬ２２（ＦＬ３２）を共有するとともに、各半導体端子となるｎ＋拡散領域ＦＬ２１〜２３（ＦＬ３１〜３３）が第１のウエル境界線に平行な方向に一直線上に配置されるように形成されるので、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５（Ｎ４およびＮ６）の占有面積を小さくすることができる。これにより、メモリセルアレイの集積度を高めることが可能になる。
【００６２】
また、第１の正相ビット線ＢＬ００、第２の正相ビット線ＢＬ１０、第１の逆相ビット線ＢＬ０１および第２の逆相ビット線ＢＬ１１として順に機能する第２の金属配線層ＡＬ２４〜２７が、第１のＰウエル領域ＰＷ１および第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線に平行に並置するように形成されることで、これらビット線の長さをより短くすることができるため、ビット線の配線容量を低減することができ、これにより高速なアクセスが可能となる。
【００６３】
また、第１のワード線ＷＬ０および第２のワード線ＷＬ１として順に機能する第３の金属配線層ＡＬ３１およびＡＬ３２が、第１のＰウエル領域ＰＷ１および第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線に直交するように形成されることで、これらワード線の長さをより短くすることができるため、ワード線の配線容量をも低減することができ、これにより高速なアクセスが可能となる。
【００６４】
また、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ２（Ｎ１’およびＮ２’）は、二つにＰウエル領域に分割されるため、各トランジスタの幅を大きくすることができ、これによりビット線の引き抜きが早くなり、より高速なアクセスが可能となる。
【００６５】
また、駆動トランジスタとして機能するドライバトランジスタＮ１とＮ１’（またはＮ２とＮ２’）を並列に形成することで、トランジスタの幅Ｗを大きくとることができ、これによりビット線の引き抜きスピードが速くなり、結果的に読み出しアクセスの高速化を図ることが可能になる。
【００６６】
また、上記した分割により、アクセスゲートとして機能するＮチャネル形ＭＯＳトランジスタＮ３およびＮ５と、駆動トランジスタとして機能するＮチャネル形ＭＯＳトランジスタＮ１およびＮ１’とのトランジスタ比を大きくとることができるため、セルの安定性を向上させることができる。Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６と、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’についても同様である。
【００６７】
また、記憶ノードＭＡおよびＭＢを形成するドレイン領域を共通のｎ＋拡散領域としているので、その面積を小さくすることができ、寄生容量が低減されて結果的に書き込み時のアクセスの高速化を図ることができる。
【００６８】
さらに、ポリシリコン配線層を一直線に形成することができるので、半導体製造工程において、レイアウトパターン形成時のマスクずれ等によるプロセスマージンを大きくとることができる。
【００６９】
実施の形態２．
つぎに、実施の形態２にかかる半導体装置について説明する。図７は、実施の形態２にかかる半導体装置のメモリセルのレイアウト図であり、上記した図２に対応する。
【００７０】
図７に示すように、実施の形態２にかかる半導体装置は、Ｐウエル領域ＰＷ１において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ５の各ドレイン拡散領域と、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１’の各ドレイン拡散領域と、を共通のｎ＋拡散領域ＦＬ４１により形成し、Ｐウエル領域ＰＷ２において、Ｎチャネル形ＭＯＳトランジスタＮ４およびＮ６の各ドレイン拡散領域と、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ２’の各ドレイン拡散領域と、を共通のｎ＋拡散領域ＦＬ４２により形成したことを特徴としている。
【００７１】
また、これに伴い、図２に示したポリシリコン配線層ＰＬ１１およびＰＬ１２に代えて、図７に示すような形状のポリシリコン配線層ＰＬ５１およびＰＬ５２が形成されている。他の上層の金属配線等のレイアウトは、図３〜５に示したものと同様であるのでここではそれらの説明を省略する。
【００７２】
以上に説明したとおり、実施の形態２にかかる半導体装置によれば、上記したような共有のｎ＋拡散領域の形成によっても、実施の形態１による効果を享受することができる。
【００７３】
なお、以上に説明した実施の形態１および２において、Ｎチャネル形ＭＯＳトランジスタＮ１’およびＮ２’は省略することもできる。
【００７４】
実施の形態３．
つぎに、実施の形態３にかかる半導体装置について説明する。実施の形態３は、２ポートＳＲＡＭセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図８は、実施の形態３にかかる半導体装置の等価回路を示す図である。図８において、Ｐチャネル形ＭＯＳトランジスタＰ１とＮチャネル形ＭＯＳトランジスタＮ１は、第１のＣＭＯＳインバータを構成し、Ｐチャネル形ＭＯＳトランジスタＰ２とＮチャネル形ＭＯＳトランジスタＮ２は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【００７５】
すなわち、これらＭＯＳトランジスタＰ１、Ｐ２、Ｎ１およびＮ２によってフリップフロップ回路が構成され、図８中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＭＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＭＢと、において、論理状態の書き込みおよび読み出しが可能となる。
【００７６】
また、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４は、それぞれアクセスゲートとして機能し、Ｎチャネル形ＭＯＳトランジスタＮ３は、ゲートを第１のワード線ＷＷＬに接続し、ソースを上記した記憶ノードＭＡに接続するとともにドレインを第１の正相ビット線ＷＢＬ１に接続している。また、Ｎチャネル形ＭＯＳトランジスタＮ４は、ゲートを上記第１のワード線ＷＷＬに接続し、ソースを記憶ノードＭＡに接続するとともにゲートを逆相ビット線ＷＢＬ２に接続している。
【００７７】
また、記憶ノードＭＡには、Ｎチャネル形ＭＯＳトランジスタＮ８のゲートが接続されており、Ｎチャネル形ＭＯＳトランジスタＮ８のソースは接地されている。さらに、Ｎチャネル形ＭＯＳトランジスタＮ８のドレインは、Ｎチャネル形ＭＯＳトランジスタＮ９のソースに接続され、Ｎチャネル形ＭＯＳトランジスタＮ９は、ゲートを第２のワード線ＲＷＬに接続し、ドレインを第２の正相ビット線ＲＢＬに接続している。
【００７８】
すなわち、ワード線ＷＷＬ、第１の正相ビット線ＷＢＬ１および逆相ビット線ＷＢＬ２の選択により、第１のポートによる記憶値の読み出しおよび書き込みを可能とし、第２のワード線ＲＷＬおよび第２の正相ビット線ＲＢＬの選択により、第２のポートによる記憶値の読み出しを可能としている。特に、この第２のポートによる読み出し動作は、メモリセルの記憶ノードＭＡおよびＭＢのデータを破壊することがなく、第１のポートと完全に独立して動作することができるという特徴を有している。
【００７９】
ここで、図８に示した等価回路自体は、従来の２ポートＳＲＡＭセルの回路として既知の構成であるが、実施の形態３にかかる半導体装置では、その構造に特徴がある。図９〜１２は、実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。なお、図中、コンタクトホールやビアホール等の各種記号は、図６に示すとおりである。
【００８０】
まず、図９は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【００８１】
実施の形態３にかかる半導体装置のメモリセルでは、図９に示すように、実施の形態１と同様、半導体基板上の平面方向において、Ｎウエル領域ＮＷを挟んで、第１のＰウエル領域ＰＷ１と第２のＰウエル領域ＰＷ２が、配置され、かつそれらウエル領域は上記第１のウエル境界線と上記第２のウエル境界線とが平行となるように形成されている。また、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間に、それぞれ分離領域が存在する。
【００８２】
図９において、第１のＰウエル領域ＰＷ１には、図８に示したＮチャネル形ＭＯＳトランジスタＮ１およびＮ３が形成され、Ｎウエル領域ＮＷには、図８に示したＰチャネル形ＭＯＳトランジスタＰ１およびＰ２が形成され、第２のＰウエル領域ＰＷ２には、図８に示したＮチャネル形ＭＯＳトランジスタＮ２、Ｎ４、Ｎ８およびＮ９が形成される。
【００８３】
以下に、図９〜１２に示した各レイヤの構造について順に説明する。まず、図９に示すレイヤにおいて、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して並置されたポリシリコン配線層ＰＬ２１が形成される。
【００８４】
また、第１のＰウエル領域ＰＷ１からＮウエル領域ＮＷに亘って、第１のウエル境界線に対して垂直な方向に一直線に延伸したポリシリコン配線層ＰＬ１１が形成される。なお、ポリシリコン配線層ＰＬ１１の一端部は、図９に示すように、第２のウエル境界線上に位置する。
【００８５】
そして、第１のＰウエル領域ＰＷ１において、ポリシリコン配線層ＰＬ２１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２２およびＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ２１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ１１を挟む位置にｎ＋拡散領域ＦＬ２１およびＦＬ２２が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１が形成される。
【００８６】
特に、これらＮチャネル形ＭＯＳトランジスタＮ１およびＮ３は、ポリシリコン配線層ＰＬ１１およびＰＬ２１が並置していることから、ｎ＋拡散領域ＦＬ２１〜２３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２２を、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３において共有することが可能となっている。このｎ＋拡散領域ＦＬ２２の共有は、図８の等価回路にしたがうと、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインとＮチャネル形ＭＯＳトランジスタＮ３のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３の占有面積の縮小化に寄与している。
【００８７】
一方、第２のＰウエル領域ＰＷ２には、上記した第２のウエル境界線に対して垂直な方向に延伸して一直線上に並置された二つのポリシリコン配線層ＰＬ３１およびＰＬ３３が形成される。また、第２のＰウエル領域ＰＷ２からＮウエル領域ＮＷに亘って、第２のウエル境界線に対して垂直な方向に一直線に延伸したポリシリコン配線層ＰＬ１２が形成される。なお、ポリシリコン配線層ＰＬ１２の一端部は、図９に示すように、第１のウエル境界線上に位置する。
【００８８】
そして、ポリシリコン配線層ＰＬ３３を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３６およびＦＬ３５が形成されることで、ポリシリコン配線層ＰＬ３３をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ４が形成される。また、ポリシリコン配線層ＰＬ１２を挟む位置にｎ＋拡散領域ＦＬ３４およびＦＬ３５が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ２が形成される。
【００８９】
これらＮチャネル形ＭＯＳトランジスタＮ２およびＮ４は、ポリシリコン配線層ＰＬ３３およびＰＬ１２が並置していることから、ｎ＋拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３５を、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ４において共有することが可能となっている。このｎ＋拡散領域ＦＬ３５の共有は、図８の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２のドレインとＮチャネル形ＭＯＳトランジスタＮ４のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ４の占有面積の縮小化に寄与している。
【００９０】
図９において、さらに、ポリシリコン配線層ＰＬ３１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ３３およびＦＬ３２が形成されることで、ポリシリコン配線層ＰＬ３１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ９が形成される。また、ポリシリコン配線層ＰＬ１２を挟む位置にｎ＋拡散領域ＦＬ３２およびＦＬ３１が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ８が形成される。
【００９１】
これらＮチャネル形ＭＯＳトランジスタＮ８およびＮ９は、ポリシリコン配線層ＰＬ３１およびＰＬ１２が並置していることから、ｎ＋拡散領域ＦＬ３１〜３３を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ３２を、Ｎチャネル形ＭＯＳトランジスタＮ８およびＮ９において共有することが可能となっている。このｎ＋拡散領域ＦＬ３２の共有は、図８の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ８のドレインとＮチャネル形ＭＯＳトランジスタＮ９のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ８およびＮ９の占有面積の縮小化に寄与している。
【００９２】
そして、Ｎウエル領域ＮＷにおいては、ポリシリコン配線層ＰＬ１１を挟む位置に、Ｐ型不純物の注入によりｐ＋拡散領域ＦＬ１１およびＦＬ１２が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ１が形成される。また、ポリシリコン配線層ＰＬ１２を挟む位置にｐ＋拡散領域ＦＬ１３およびＦＬ１４が形成されることで、ポリシリコン配線層ＰＬ１２をゲート電極としたＰチャネル形ＭＯＳトランジスタＰ２が形成される。
【００９３】
これらＰチャネル形ＭＯＳトランジスタＰ１およびＰ２の配置位置は、ポリシリコン配線層ＰＬ１１およびＰＬ１２の位置にしたがって定まるが、このポリシリコン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図９に示すように、実施の形態１と同様、ｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさ程度（トランジスタの最小ピッチ）まで狭めることができる。特に、これらｐ＋拡散領域ＦＬ１２およびＦＬ１３の大きさを、第１のＰウエル領域ＰＷ１のｎ＋拡散領域ＦＬ２２と第２のＰウエル領域ＰＷ２のｎ＋拡散領域ＦＬ３２およびＦＬ３５と同程度にすることで、このメモリセルのレイアウトに必要な全占有面積を最小にすることができる。
【００９４】
これは、同時に、ポリシリコン配線層ＰＬ１１、ＰＬ３３およびＰＬ３１を同一直線上に配置し、かつポリシリコン配線層ＰＬ２１およびＰＬ１２を同一直線上に配置することができることを意味している。
【００９５】
なお、図９に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ３１およびＰＬ３３と、ｐ＋拡散領域ＦＬ１１〜１４と、ｎ＋拡散領域ＦＬ２１〜２３、ＦＬ３３〜３６と、にはそれぞれ一つずつのコンタクトホールが、そしてｎ＋拡散領域ＦＬ３１には二つのコンタクトホールが、上層との電気的接続を果たすために設けられている。
【００９６】
つぎに、図９に示したレイヤの上層に位置するレイヤについて説明する。図１０は、図９に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図１０に示すレイヤには、下層のｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。図８の等価回路にしたがうと、この第１の金属配線層ＡＬ１１により、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインおよびＮチャネル形ＭＯＳトランジスタＮ３のソースと、Ｐチャネル形ＭＯＳトランジスタＰ１のドレインと、第２のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００９７】
また、下層のｎ＋拡散領域ＦＬ３５と、ｐ＋拡散領域ＦＬ１３と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第２の金属配線層ＡＬ１２により、図８の等価回路にしたがって、Ｎチャネル形ＭＯＳトランジスタＮ２のドレインおよびＮチャネル形ＭＯＳトランジスタＮ４のソースと、Ｐチャネル形ＭＯＳトランジスタＰ２のドレインと、第１のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【００９８】
特に、第１の金属配線層ＡＬ１１において、ｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２との接点部分は、上述したように同一直線上に配置されているために、それら２点を接続する配線の形状を直線状にすることができる。第１の金属配線層ＡＬ１２についても同様である。
【００９９】
また、図１０に示すレイヤには、下層のｐ＋拡散領域ＦＬ１１の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｐ＋拡散領域ＦＬ１４の接続点を移動させるための第１の金属配線層ＡＬ１６と、が形成され、下層のポリシリコン配線層ＰＬ２１の接続点を移動させるための第１の金属配線層ＡＬ１３と、ポリシリコン配線層ＰＬ３１の接続点を移動させるための第１の金属配線層ＡＬ１４と、ポリシリコン配線層ＰＬ３３の接続点を移動させるための第１の金属配線層ＡＬ１９と、が形成される。
【０１００】
さらに、同レイヤには、下層のｐ＋拡散領域ＦＬ３４およびＦＬ３１を電気的に接続するとともに、上層との接続点を移動させるための第１の金属配線層ＡＬ１８が形成される。図８の等価回路にしたがうと、この第１の金属配線層ＡＬ１８により、Ｎチャネル形ＭＯＳトランジスタＮ２およびＮ８のソース同士の接続が果たされる。
【０１０１】
特に、図９に示すように、ｎ＋拡散領域ＦＬ３４およびＦＬ３１は、第２のウエル境界線と垂直な方向の同一直線上に配置されるため、それらｎ＋拡散領域上の各コンタクトホールもまた、それらコンタクトホールを結ぶ直線が第２のウエル境界線に垂直な同一直線上に形成することができる。すなわち、図１０に示す第２の金属配線層ＡＬ１８を、第２のウエル境界線に垂直な直線形状として形成することが可能になる。
【０１０２】
つぎに、図１０に示したレイヤの上層に位置するレイヤについて説明する。図１１は、図１０に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図１１に示すレイヤには、図１０に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図８の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【０１０３】
また、図１０に示した第１の金属配線層ＡＬ１７を経由して、ｐ＋拡散領域ＦＬ２１に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１８を経由して、ｐ＋拡散領域ＦＬ３１およびＦＬ３４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ２およびＮ８の各ソースの接地を果たすものである。
【０１０４】
さらに、図１１に示すレイヤには、図１０に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２３に接続されて第１の正相ビット線ＷＢＬ１として機能する第２の金属配線層ＡＬ２４と、ｐ＋拡散領域ＦＬ３６に接続されて逆相ビット線ＷＢＬ２として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３３に接続されて第２の正相ビット線ＲＢＬとして機能する第２の金属配線層ＡＬ２６と、が形成される。
【０１０５】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２６は、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＷＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と逆相ビット線ＷＢＬ２との接続と、Ｎチャネル形ＭＯＳトランジスタＮ９の半導体端子の他方（ドレイン）と第２の正相ビット線ＲＢＬとの接続と、を果たすものである。
【０１０６】
特に、これら第２の金属配線層ＡＬ２４〜２６は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２および第２の正相ビット線ＲＢＬの各長さをより短くしたことを意味する。
【０１０７】
また、図１１に示すレイヤには、下層の第１の金属配線層ＡＬ１３と上層との接続点を移動させるための第２の金属配線層ＡＬ２７と、下層の第１の金属配線層ＡＬ１９と上層との接続点を移動させるための第２の金属配線層ＡＬ２８と、下層の第１の金属配線層ＡＬ１４と上層との接続点を移動させるための第２の金属配線層ＡＬ２９と、が形成される。
【０１０８】
つぎに、図１１に示したレイヤの上層に位置するレイヤについて説明する。図１２は、図１１に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図１２に示すレイヤには、第１の金属配線層ＡＬ１３および第２の金属配線層ＡＬ２７を経由して、ポリシリコン配線層ＰＬ２１とＰＬ３３とを電気的に接続するとともにワード線ＷＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートとワード線ＷＷＬとの接続を果たすものである。
【０１０９】
また、第１の金属配線層ＡＬ１４および第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ３１と電気的に接続されるとともに、ワード線ＲＷＬとして機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ６のゲートとワード線ＲＷＬとの接続を果たすものである。
【０１１０】
特に、図１２に示したように、第２の金属配線層ＡＬ２７およびＡＬ２８の位置関係により、両金属配線層間を、第１のウエル境界線に対して垂直な方向に延伸する直線形状の金属配線層で接続することができる。すなわち、図１２に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。一方、第３の金属配線層ＡＬ３２は、下層との接続が第２の金属配線層ＡＬ２９のみであることから、第３の金属配線層ＡＬ３１と並行に延伸して配置することができる。これは、一つのメモリセル内において、第１のワード線ＷＷＬおよび第２のワード線ＲＷＬの各長さをより短くしたことを意味する。
【０１１１】
以上に説明したとおり、実施の形態３にかかる半導体装置によれば、アクセスゲートとして機能するＮチャネル形ＭＯＳトランジスタＮ３とフリップフロップ回路を構成するＮチャネル形ＭＯＳトランジスタＮ１が、一方の半導体端子同士の接続点においてｎ＋拡散領域ＦＬ２２を共有するとともに、各半導体端子となるｎ＋拡散領域ＦＬ２１〜２３が第１のウエル境界線に平行な方向に一直線上に配置されるように形成されるので、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３の占有面積を小さくすることができる。これにより、メモリセルアレイの集積度を高めることが可能になる。
【０１１２】
また、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２、第１の正相ビット線ＷＢＬ２として順に機能する第２の金属配線層ＡＬ２４〜２６が、第１および第２のウエル境界線に平行に並置するように形成されることで、これらビット線の長さをより短くすることができるため、ビット線の配線容量を低減することができ、これにより高速なアクセスが可能となる。特に、これらビット線は、上記配置により、トランジスタの最小ピッチの２倍の長さまで狭めることができる。
【０１１３】
また、第１のワード線ＷＷＬおよび第２のワード線ＲＷＬとして順に機能する第３の金属配線層ＡＬ３１およびＡＬ３２が、第１および第２のウエル境界線に直交するように形成されることで、これらワード線の長さをより短くすることができるため、ワード線の配線容量をも低減することができ、これにより高速なアクセスが可能となる。
【０１１４】
また、記憶ノードＭＡおよびＭＢを形成するドレイン領域を共通のｎ＋拡散領域としているので、その面積を小さくすることができ、寄生容量が低減されて結果的に書き込み時のアクセスの高速化を図ることができる。
【０１１５】
さらに、ポリシリコン配線層を一直線に形成することができるので、半導体製造工程において、レイアウトパターン形成時のマスクずれ等によるプロセスマージンを大きくとることができる。
【０１１６】
実施の形態４．
つぎに、実施の形態４にかかる半導体装置について説明する。実施の形態４は、３ポートＳＲＡＭセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図１３は、実施の形態４にかかる半導体装置の等価回路を示す図である。なお、図１３において、第１のワード線ＷＷＬと、第１の正相ビット線ＷＢＬ１と、第１の逆相ビット線ＷＢＬ２と、Ｐチャネル形ＭＯＳトランジスタＰ１およびＰ２と、Ｎチャネル形ＭＯＳトランジスタＮ１〜Ｎ４とからなる構成は、図８に示したとおりであるので、ここではその説明を省略する。
【０１１７】
図１３では、上記構成に加え、記憶ノードＭＡに、Ｎチャネル形ＭＯＳトランジスタＮ８のゲートが接続されており、そのＮチャネル形ＭＯＳトランジスタＮ８のソースは接地されている。さらに、Ｎチャネル形ＭＯＳトランジスタＮ８のドレインは、Ｎチャネル形ＭＯＳトランジスタＮ９のソースに接続され、Ｎチャネル形ＭＯＳトランジスタＮ９は、ゲートを第２のワード線ＲＷＬ１に接続し、ドレインを第２の正相ビット線ＲＢＬ１に接続している。
【０１１８】
さらに、記憶ノードＭＢに、Ｎチャネル形ＭＯＳトランジスタＮ１０のゲートが接続されており、そのＮチャネル形ＭＯＳトランジスタＮ１０のソースは接地されている。さらに、Ｎチャネル形ＭＯＳトランジスタＮ１０のドレインは、Ｎチャネル形ＭＯＳトランジスタＮ１１のソースに接続され、Ｎチャネル形ＭＯＳトランジスタＮ１１は、ゲートを第３のワード線ＲＷＬ２に接続し、ドレインを第２の逆相ビット線ＲＢＬ２に接続している。
【０１１９】
すなわち、ワード線ＷＷＬ、第１の正相ビット線ＷＢＬ１および逆相ビット線ＷＢＬ２の選択により、第１のポートによる記憶値の読み出しおよび書き込みを可能とし、第２のワード線ＲＷＬ１および第２の正相ビット線ＲＢＬ１の選択により、第２のポートによる記憶値の読み出しを可能としている。さらに、第３のワード線ＲＷＬ２および第２の逆相ビット線ＲＢＬ２の選択により、第３のポートによる記憶値の読み出しを可能としている。特に、これら第２および第３のポートによる読み出し動作は、メモリセルの記憶ノードＭＡおよびＭＢのデータを破壊することがなく、第１のポートと完全に独立して動作することができるという特徴を有している。
【０１２０】
ここで、図１３に示した等価回路自体は、従来の３ポートＳＲＡＭセルの回路として既知の構成であるが、実施の形態４にかかる半導体装置では、その構造に特徴がある。図１４〜１７は、実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。なお、図中、コンタクトホールやビアホール等の各種記号は、図６に示すとおりである。
【０１２１】
まず、図１４は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【０１２２】
実施の形態４にかかる半導体装置のメモリセルでも、図１４に示すように、実施の形態１と同様、半導体基板上の平面方向において、Ｎウエル領域ＮＷを挟んで、第１のＰウエル領域ＰＷ１と第２のＰウエル領域ＰＷ２が、配置され、かつそれらウエル領域は上記第１のウエル境界線と上記第２のウエル境界線とが平行となるように形成されている。また、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間に、それぞれ分離領域が存在する。
【０１２３】
図１４において、第１のＰウエル領域ＰＷ１には、図１３に示したＮチャネル形ＭＯＳトランジスタＮ１、Ｎ３、Ｎ１０およびＮ１１が形成され、Ｎウエル領域ＮＷには、Ｐチャネル形ＭＯＳトランジスタＰ１およびＰ２が形成され、第２のＰウエル領域ＰＷ２には、Ｎチャネル形ＭＯＳトランジスタＮ２、Ｎ４、Ｎ８およびＮ９が形成される。
【０１２４】
以下に、図１４〜１７に示した各レイヤの構造について順に説明する。まず、図１４に示すレイヤにおいて、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して一直線上に並置された二つのポリシリコン配線層ＰＬ２１およびＰＬ２２が形成される。
【０１２５】
また、第１のＰウエル領域ＰＷ１からＮウエル領域ＮＷに亘って、第１のウエル境界線に対して垂直な方向に一直線に延伸したポリシリコン配線層ＰＬ１１が形成される。なお、ポリシリコン配線層ＰＬ１１の一端部は、図１４に示すように、第２のウエル境界線上に位置する。
【０１２６】
そして、ポリシリコン配線層ＰＬ２１を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２２およびＦＬ２３が形成されることで、ポリシリコン配線層ＰＬ２１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ１１を挟む位置にｎ＋拡散領域ＦＬ２１およびＦＬ２２が形成されることで、ポリシリコン配線層ＰＬ１１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１が形成される。
【０１２７】
特に、これらＮチャネル形ＭＯＳトランジスタＮ１およびＮ３は、ポリシリコン配線層ＰＬ１１およびＰＬ２１が並置していることから、ｎ＋拡散領域ＦＬ２１〜２３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２２を、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３において共有することが可能となっている。このｎ＋拡散領域ＦＬ２２の共有は、図１３の等価回路にしたがうと、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインとＮチャネル形ＭＯＳトランジスタＮ３のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ３の占有面積の縮小化に寄与している。
【０１２８】
図１４においては、さらに、ポリシリコン配線層ＰＬ２２を挟む位置に、Ｎ型不純物の注入によりｎ＋拡散領域ＦＬ２５およびＦＬ２６が形成されることで、ポリシリコン配線層ＰＬ２２をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１１が形成される。また、ポリシリコン配線層ＰＬ１１を挟む位置にｎ＋拡散領域ＦＬ２４およびＦＬ２５が形成されることで、ポリシリコン配線層ＰＬ１１をゲート電極としたＮチャネル形ＭＯＳトランジスタＮ１０が形成される。
【０１２９】
これらＮチャネル形ＭＯＳトランジスタＮ１０およびＮ１１は、ポリシリコン配線層ＰＬ２２およびＰＬ１１が並置していることから、ｎ＋拡散領域ＦＬ２４〜２６を、第１のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ＋拡散領域ＦＬ２５を、Ｎチャネル形ＭＯＳトランジスタＮ１０およびＮ１１において共有することが可能となっている。このｎ＋拡散領域ＦＬ２５の共有は、図１３の等価回路にしたがうと、Ｎチャネル形ＭＯＳトランジスタＮ１０のドレインとＮチャネル形ＭＯＳトランジスタＮ１１のソースとの接続を果たすとともに、Ｎチャネル形ＭＯＳトランジスタＮ１０およびＮ１１の占有面積の縮小化に寄与している。
【０１３０】
一方、第２のＰウエル領域ＰＷ２およびＮウエル領域ＮＷにおける拡散領域およびポリシリコン配線層の形成は、実施の形態３において図９の説明に示したとおりなので、ここではそれらの説明を省略する。
【０１３１】
よって、図１４に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ３３およびＰＬ３１が同一直線上に配置され、かつポリシリコン配線層ＰＬ２１、ＰＬ２２およびＰＬ１２が同一直線上に配置される。
【０１３２】
なお、図１４に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ２２、ＰＬ３１およびＰＬ３３と、ｐ＋拡散領域ＦＬ１１〜１４と、ｎ＋拡散領域ＦＬ２１〜２３、ＦＬ２６、ＦＬ３３〜３６と、にはそれぞれ一つずつのコンタクトホールが、そしてｎ＋拡散領域ＦＬ２４およびＦＬ３１には二つのコンタクトホールが、上層との電気的接続を果たすために設けられている。
【０１３３】
つぎに、図１４に示したレイヤの上層に位置するレイヤについて説明する。図１５は、図１４に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。なお、図１５に示すレイヤにおいて、第２のＰウエル領域ＰＷ２およびＮウエル領域ＮＷ上の第２の金属配線層の形成は、実施の形態３において図１０の説明に示したとおりなので、ここではそれらの説明を省略する。
【０１３４】
図１５に示すレイヤおいて、第１のＰウエル領域ＰＷ１には、下層のｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。図１３の等価回路にしたがうと、この第１の金属配線層ＡＬ１１により、Ｎチャネル形ＭＯＳトランジスタＮ１のドレインおよびＮチャネル形ＭＯＳトランジスタＮ３のソースと、Ｐチャネル形ＭＯＳトランジスタＰ１のドレインと、第２のＣＭＯＳインバータの入力端子と、の接続が果たされる。
【０１３５】
特に、第１の金属配線層ＡＬ１１において、ｎ＋拡散領域ＦＬ２２と、ｐ＋拡散領域ＦＬ１２との接点部分は、上述したように同一直線上に配置されているために、それら２点を接続する配線の形状を直線状にすることができる。
【０１３６】
また、図１５に示すレイヤには、下層のポリシリコン配線層ＰＬ２２の接続点を移動させるための第１の金属配線層ＡＬ１３と、ポリシリコン配線層ＰＬ２１の接続点を移動させるための第１の金属配線層ＡＬ１０と、が形成される。
【０１３７】
さらに、同レイヤには、下層のｐ＋拡散領域ＦＬ２４およびＦＬ２１を電気的に接続するとともに、上層との接続点を移動させるための第１の金属配線層ＡＬ１７が形成される。図１３の等価回路にしたがうと、この第１の金属配線層ＡＬ１７により、Ｎチャネル形ＭＯＳトランジスタＮ１およびＮ１０のソース同士の接続が果たされる。
【０１３８】
特に、図１４に示すように、ｎ＋拡散領域ＦＬ２４およびＦＬ２１は、第１のウエル境界線と垂直な方向の同一直線上に配置されるため、それらｎ＋拡散領域上の各コンタクトホールもまた、それらコンタクトホールを結ぶ直線が第１のウエル境界線に垂直な同一直線上に形成することができる。すなわち、図１５に示す第２の金属配線層ＡＬ１７を、第１のウエル境界線に垂直な直線形状として形成することが可能になる。
【０１３９】
つぎに、図１５に示したレイヤの上層に位置するレイヤについて説明する。図１６は、図１５に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図１６に示すレイヤには、図１５に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図１３の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【０１４０】
また、図１５に示した第１の金属配線層ＡＬ１７を経由して、ｐ＋拡散領域ＦＬ２１およびＦＬ２４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１８を経由して、ｐ＋拡散領域ＦＬ３１およびＦＬ３４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ２、Ｎ８およびＮ１０の各ソースの接地を果たすものである。
【０１４１】
さらに、図１６に示すレイヤには、図１５に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２３に接続されて第１の正相ビット線ＷＢＬ１として機能する第２の金属配線層ＡＬ２４と、下層のｐ＋拡散領域ＦＬ２６に接続されて第２の逆相ビット線ＲＢＬ２として機能する第２の金属配線層ＡＬ４２と、ｐ＋拡散領域ＦＬ３６に接続されて逆相ビット線ＷＢＬ２として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３３に接続されて第２の正相ビット線ＲＢＬ１として機能する第２の金属配線層ＡＬ２６と、が形成される。
【０１４２】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２６およびＡＬ４２は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＷＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と逆相ビット線ＷＢＬ２との接続と、Ｎチャネル形ＭＯＳトランジスタＮ９の半導体端子の他方（ドレイン）と第２の正相ビット線ＲＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ１１の半導体端子の他方（ドレイン）と第２の逆相ビット線ＲＢＬ２との接続と、を果たすものである。
【０１４３】
特に、これら第２の金属配線層ＡＬ２４〜２６およびＡＬ４２は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２、第２の正相ビット線ＲＢＬ１および第２の逆相ビット線ＲＢＬ２の各長さをより短くしたことを意味する。
【０１４４】
また、図１６に示すレイヤには、下層の第１の金属配線層ＡＬ１３と上層との接続点を移動させるための第２の金属配線層ＡＬ４１と、下層の第１の金属配線層ＡＬ１９と上層との接続点を移動させるための第２の金属配線層ＡＬ２８と、下層の第１の金属配線層ＡＬ１０と上層との接続点を移動させるための第２の金属配線層ＡＬ２７と、が形成される。さらに、下層の第１の金属配線層ＡＬ１４を介して、ポリシリコン配線層ＰＬ３１と上層とを接続する第２の金属配線層ＡＬ２９が形成される。
【０１４５】
つぎに、図１６に示したレイヤの上層に位置するレイヤについて説明する。図１７は、図１６に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図１７に示すレイヤには、第１の金属配線層ＡＬ１０および第２の金属配線層ＡＬ２７を経由して、ポリシリコン配線層ＰＬ２１とＰＬ３３とを電気的に接続するとともに第１のワード線ＷＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＷＬとの接続を果たすものである。
【０１４６】
また、第１の金属配線層ＡＬ１４および第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ３１と電気的に接続されるとともに、第２のワード線ＲＷＬ１として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ６のゲートと第２のワード線ＲＷＬ１との接続を果たすものである。
【０１４７】
さらに、第１の金属配線層ＡＬ１３および第２の金属配線層ＡＬ４１を経由して、ポリシリコン配線層ＰＬ２２と電気的に接続されるとともに、第３のワード線ＲＷＬ２として機能する第３の金属配線層ＡＬ３３が形成される。すなわち、この第３の金属配線層ＡＬ３３は、図１３の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１１のゲートと第３のワード線ＲＷＬ２との接続を果たすものである。
【０１４８】
特に、図１７に示すように、第２の金属配線層ＡＬ２７およびＡＬ２８の位置関係により、両金属配線層間を、第１のウエル境界線に対して垂直な方向に延伸する直線形状の金属配線層で接続することができる。すなわち、図１７に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。一方、第３の金属配線層ＡＬ３２は、下層との接続が第２の金属配線層ＡＬ２９のみであり、第３の金属配線層ＡＬ３３は、下層との接続が第２の金属配線層ＡＬ４１のみであることから、それぞれ第３の金属配線層ＡＬ３１と並行に延伸して配置することができる。これは、一つのメモリセル内において、第１のワード線ＷＷＬ、第２のワード線ＲＷＬ１および第３のワード線ＲＷＬ２の各長さをより短くしたことを意味する。
【０１４９】
以上に説明したとおり、実施の形態４にかかる半導体装置によれば、３ポートＳＲＡＭセルにおいても、実施の形態３による効果を享受することができる。
【０１５０】
実施の形態５．
つぎに、実施の形態５にかかる半導体装置について説明する。実施の形態４は、差分読み出し型２ポートＳＲＡＭセルを構成する他の等価回路についてのレイアウト構成について説明するものである。図１８は、実施の形態５にかかる半導体装置の等価回路を示す図である。
【０１５１】
図１８に示す等価回路は、図１３に示した等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ９およびＮ１１のゲート同士を接続し、その接続ラインを共通の第２のワード線ＲＷＬとした点のみが実施の形態４と異なる。その他の構成は、図１３に示したとおりであるので、ここではその説明を省略する。
【０１５２】
よって、その動作もまた、読み出し動作を第２の正相ビット線ＲＢＬ１の電位と第２の逆相ビット線ＲＢＬ２の電位との差分でおこなう点以外は、図１３に示した等価回路と同様である。
【０１５３】
また、レイアウト構造についても、図１６に対応する第２の金属配線層レイヤと図１７に対応する第３の金属配線層レイヤのみが異なり、他の下層のレイヤは、図１４および図１５に示したとおりであるので、ここではそれらの説明を省略する。
【０１５４】
よって以下に、図１５に示したレイヤの上層に位置するレイヤについて説明する。図１９および図２０は、実施の形態５にかかる半導体装置のメモリセルのレイアウト図であり、特に、図１９は、図１６に対応する第２の金属配線層を含むレイヤを示し、図２０は、図１７に対応する第３の金属配線層を含むレイヤを示している。
【０１５５】
まず、図１９に示すレイヤには、図１５に示した第１の金属配線層ＡＬ１５を経由してｐ＋拡散領域ＦＬ１１に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ＋拡散領域ＦＬ１４に電源電位ＶＤＤを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源電位ＶＤＤラインとして機能し、図１８の等価回路において、Ｐチャネル形ＭＯＳトランジスタＰ１のソースと電源との接続と、Ｐチャネル形ＭＯＳトランジスタＰ２のソースと電源との接続とを果たすものである。
【０１５６】
また、図１５に示した第１の金属配線層ＡＬ１７を経由して、ｐ＋拡散領域ＦＬ２１およびＦＬ２４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１８を経由して、ｐ＋拡散領域ＦＬ３１およびＦＬ３４に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、接地電位ＧＮＤラインとして機能し、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ１、Ｎ２、Ｎ８およびＮ１０の各ソースの接地を果たすものである。
【０１５７】
さらに、図１９に示すレイヤには、図１５に示したコンタクトホール＋第１ビアホールを介して、下層のｐ＋拡散領域ＦＬ２３に接続されて第１の正相ビット線ＷＢＬ１として機能する第２の金属配線層ＡＬ２４と、下層のｐ＋拡散領域ＦＬ２６に接続されて第２の逆相ビット線ＲＢＬ２として機能する第２の金属配線層ＡＬ４２と、ｐ＋拡散領域ＦＬ３６に接続されて逆相ビット線ＷＢＬ２として機能する第２の金属配線層ＡＬ２５と、ｐ＋拡散領域ＦＬ３３に接続されて第２の正相ビット線ＲＢＬ１として機能する第２の金属配線層ＡＬ２６と、が形成される。
【０１５８】
すなわち、これら第２の金属配線層ＡＬ２４〜ＡＬ２６およびＡＬ４２は、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３の半導体端子の他方（ドレイン）と第１の正相ビット線ＷＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ４の半導体端子の他方（ドレイン）と逆相ビット線ＷＢＬ２との接続と、Ｎチャネル形ＭＯＳトランジスタＮ９の半導体端子の他方（ドレイン）と第２の正相ビット線ＲＢＬ１との接続と、Ｎチャネル形ＭＯＳトランジスタＮ１１の半導体端子の他方（ドレイン）と第２の逆相ビット線ＲＢＬ２との接続と、を果たすものである。
【０１５９】
特に、これら第２の金属配線層ＡＬ２４〜２６およびＡＬ４２は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＷＢＬ１、逆相ビット線ＷＢＬ２、第２の正相ビット線ＲＢＬ１および第２の逆相ビット線ＲＢＬ２の各長さをより短くしたことを意味する。
【０１６０】
また、図１９に示すレイヤには、下層の第１の金属配線層ＡＬ１３と上層との接続点を移動させるための第２の金属配線層ＡＬ４１と、下層の第１の金属配線層ＡＬ１９と上層との接続点を移動させるための第２の金属配線層ＡＬ２８と、下層の第１の金属配線層ＡＬ１０と上層との接続点を移動させるための第２の金属配線層ＡＬ２７と、下層の第１の金属配線層ＡＬ１４を介して、ポリシリコン配線層ＰＬ３１と上層との接続点を移動させるための第２の金属配線層ＡＬ２９が形成される。
【０１６１】
つぎに、図１９に示したレイヤの上層に位置するレイヤについて説明する。図２０は、図１９に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図２０に示すレイヤには、第１の金属配線層ＡＬ１０および第２の金属配線層ＡＬ２７を経由して、ポリシリコン配線層ＰＬ２１とＰＬ３３とを電気的に接続するとともに第１のワード線ＷＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＷＬとの接続を果たすものである。
【０１６２】
また、第１の金属配線層ＡＬ１４および第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ２２とＰＬ３１とを電気的に接続するとともに第２のワード線ＲＷＬとして機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図１８の等価回路において、Ｎチャネル形ＭＯＳトランジスタＮ９およびＮ１１のゲートと第２のワード線ＲＷＬとの接続を果たすものである。
【０１６３】
特に、図２０に示すように、第２の金属配線層ＡＬ２７およびＡＬ２８の位置関係により、両金属配線層間を、第１のウエル境界線に対して垂直な方向に延伸する直線形状の金属配線層で接続することができる。すなわち、図２０に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。第３の金属配線層ＡＬ３２についても同様である。これは、一つのメモリセル内において、第１のワード線ＷＷＬおよび第２のワード線ＲＷＬの各長さをより短くしたことを意味する。
【０１６４】
以上に説明したとおり、実施の形態５にかかる半導体装置によれば、より高速で安定した読み出し動作が可能な差分読み出し型２ポートＳＲＡＭセルにおいても、実施の形態３による効果を享受することができる。
【０１６５】
【発明の効果】
以上、説明したとおり、この発明によれば、第１および第３のビット線と電気的に接続される、各々Ｎチャネル形の第１、第５、第７および第９のトランジスタを第１のＰウェル領域に、第２および第４のビット線と接続される、各々Ｎチャネル形の第３、第６、第８および第１０のトランジスタを第２のＰウエル領域にそれぞれ形成されるので、ビット線の長さを短くするレイアウトを適用することが可能となり、高速なアクセスが可能となるという効果を奏する。
【０１６６】
また別の発明によれば、各々Ｎチャネル形の第７および第８のトランジスタを読み出し用のポートとした２ポートのメモリセルを構成する回路において、第１のビット線と電気的に接続される各々Ｎチャネル形の第１および第５のトランジスタを第１のＰウェル領域に、第２および第３のビット線と接続される、各々Ｎチャネル形の第３、第６、第７および第８のトランジスタが第２のＰウェル領域にそれぞれ形成されるので、ビット線の長さを短くするレイアウトを適用することが可能となり、高速なアクセスが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態１にかかる半導体装置の等価回路を示す図である。
【図２】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図３】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図４】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図５】 実施の形態１にかかる半導体装置のメモリセルのレイアウト図である。
【図６】 コンタクトホールやビアホール等の各種記号を説明するための説明図である。
【図７】 実施の形態２にかかる半導体装置のメモリセルのレイアウト図である。
【図８】 実施の形態３にかかる半導体装置の等価回路を示す図である。
【図９】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１０】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１１】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１２】 実施の形態３にかかる半導体装置のメモリセルのレイアウト図である。
【図１３】 実施の形態４にかかる半導体装置の等価回路を示す図である。
【図１４】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１５】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１６】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１７】 実施の形態４にかかる半導体装置のメモリセルのレイアウト図である。
【図１８】 実施の形態５にかかる半導体装置の等価回路を示す図である。
【図１９】 実施の形態５にかかる半導体装置のメモリセルのレイアウト図である。
【図２０】 実施の形態５にかかる半導体装置のメモリセルのレイアウト図である。
【図２１】 従来の半導体記憶装置において、半導体基板表面に形成された拡散領域と、その上面に形成された多結晶シリコン膜、第１の金属配線層を含む下地を示すレイアウト図である。
【図２２】 従来の半導体記憶装置において、上層に形成された第２および第３の金属配線層を含む上地を示すレイアウト図である。
【図２３】 従来の記憶セルのレイアウト図である。
【符号の説明】
ＮＷ Ｎウエル領域、ＰＷ１ 第１のＰウエル領域、ＰＷ２ 第２のＰウエル領域、ＦＬ１１，ＦＬ１２，ＦＬ２１〜２６，ＦＬ３１〜３６ ｎ＋拡散領域、ＦＬ１１，ＦＬ１２ ｐ＋拡散領域、ＡＬ１１，ＡＬ１２，ＡＬ１５〜１８ 第１の金属配線層、ＡＬ２１〜２９，ＡＬ４１，ＡＬ４２ 第２の金属配線層、ＡＬ３１〜３３ 第３の金属配線層、Ｎ１〜６，Ｎ８〜１１ Ｎチャネル形ＭＯＳトランジスタ、Ｐ１，Ｐ２ Ｐチャネル形ＭＯＳトランジスタ。
Claims (25)
- 第１のワード線と、
第２のワード線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
第４のビット線と、
前記第１及び第２のワード線並びに前記第１乃至第４のビット線に接続されたメモリセルを備え、
前記メモリセルは、
Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、
Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が前記第１の記憶ノードに接続され、出力が前記第２の記憶ノードに接続された第２のインバータと、
ゲートが前記第１のワード線に接続され、前記第１のビット線と前記第１の記憶ノードとの間を電気的に接続するＮチャネル形の第５のトランジスタと、
ゲートが前記第１のワード線に接続され、前記第２のビット線と前記第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、
ゲートが前記第２のワード線に接続され、前記第３のビット線と前記第１の記憶ノードとの間を電気的に接続するＮチャネル形の第７のトランジスタと、
ゲートが前記第２のワード線に接続され、前記第４のビット線と前記第２の記憶ノードとの間を電気的に接続するＮチャネル形の第８のトランジスタと、
を有し、
前記第１のインバータは、前記第１のトランジスタとは並列に接続され、そのゲートが前記第２の記憶ノードに接続されたＮチャネル型の第９のトランジスタをさらに含み、
前記第２のインバータは、前記第３のトランジスタとは並列に接続され、そのゲートが前記第１の記憶ノードに接続されたＮチャネル型の第１０のトランジスタをさらに含み、
前記第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１、第５、第７および第９のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第８および第１０のＮチャネル形ＭＯＳトランジスタは、第２のＰウエル領域に形成され、
前記Ｎウェル領域は前記第１および第２のＰウエル領域の間に配置され、
前記第１のビット線、前記第２のビット線、前記第３のビット線および前記第４のビット線のそれぞれの延伸方向と、前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、平行であり、
前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、前記第１および第２のワード線のそれぞれの延伸方向と直交する
ことを特徴とする半導体装置。 - 第１のワード線と、
第２のワード線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
第４のビット線と、
前記第１及び第２のワード線並びに前記第１乃至第４のビット線に接続されたメモリセルを備え、
前記メモリセルは、
Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、
Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が前記第１の記憶ノードに接続され、出力が前記第２の記憶ノードに接続された第２のインバータと、
ゲートが前記第１のワード線に接続され、前記第１のビット線と前記第１の記憶ノードとの間を電気的に接続するＮチャネル形の第５のトランジスタと、
ゲートが前記第１のワード線に接続され、前記第２のビット線と前記第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、
ゲートが前記第２のワード線に接続され、前記第３のビット線と前記第１の記憶ノードとの間を電気的に接続するＮチャネル形の第７のトランジスタと、
ゲートが前記第２のワード線に接続され、前記第４のビット線と前記第２の記憶ノードとの間を電気的に接続するＮチャネル形の第８のトランジスタと、
を有し、
前記第１のインバータは、前記第１のトランジスタとは並列に接続され、そのゲートが前記第２の記憶ノードに接続されたＮチャネル型の第９のトランジスタをさらに含み、
前記第２のインバータは、前記第３のトランジスタとは並列に接続され、そのゲートが前記第１の記憶ノードに接続されたＮチャネル型の第１０のトランジスタをさらに含み、
前記第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１、第５、第７および第９のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第８および第１０のＮチャネル形ＭＯＳトランジスタは、第２のＰウエル領域に形成され、
前記Ｎウェル領域は前記第１および第２のＰウエル領域の間に配置され、
前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、前記第１のビット線、前記第２のビット線、前記第３のビット線および前記第４のビット線のそれぞれの延伸方向に延伸し、前記第１および第２のワード線のそれぞれの延伸方向と直交する
ことを特徴とする半導体装置。 - 第１のワード線と、
第２のワード線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
第４のビット線と、
前記第１及び第２のワード線並びに前記第１乃至第４のビット線に接続されたメモリセルを備え、
前記メモリセルは、
Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、
Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が前記第１の記憶ノードに接続され、出力が前記第２の記憶ノードに接続された第２のインバータと、
ゲートが前記第１のワード線に接続され、前記第１のビット線と前記第１の記憶ノードとの間を電気的に接続するＮチャネル形の第５のトランジスタと、
ゲートが前記第１のワード線に接続され、前記第２のビット線と前記第２の記憶ノードとの間を電気的に接続するＮチャネル形の第６のトランジスタと、
ゲートが前記第２のワード線に接続され、前記第３のビット線と前記第１の記憶ノードとの間を電気的に接続するＮチャネル形の第７のトランジスタと、
ゲートが前記第２のワード線に接続され、前記第４のビット線と前記第２の記憶ノードとの間を電気的に接続するＮチャネル形の第８のトランジスタと、
を有し、
前記第１のインバータは、前記第１のトランジスタとは並列に接続され、そのゲートが前記第２の記憶ノードに接続されたＮチャネル型の第９のトランジスタをさらに含み、
前記第２のインバータは、前記第３のトランジスタとは並列に接続され、そのゲートが前記第１の記憶ノードに接続されたＮチャネル型の第１０のトランジスタをさらに含み、
前記第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１、第５、第７および第９のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第８および第１０のＮチャネル形ＭＯＳトランジスタは、第２のＰウエル領域に形成され、
前記Ｎウェル領域は前記第１および第２のＰウエル領域の間に配置され、
前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、前記第１のビット線、前記第２のビット線、前記第３のビット線および前記第４のビット線のそれぞれの延伸方向に延伸し、
前記第１のビット線、前記第２のビット線、前記第３のビット線および前記第４のビット線のそれぞれの延伸方向は、前記第１および第２のワード線のそれぞれの延伸方向と交わる
ことを特徴とする半導体装置。 - 前記第１、第２、第５、第６及び第１０のトランジスタは、それぞれのゲートが前記第１のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第３、第４、第７、第８及び第９のトランジスタは、それぞれのゲートが前記第２のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成された
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。 - 前記第５のトランジスタの有する一対のｎ型不純物の領域の一方と前記第７のトランジスタの有する一対のｎ型不純物の領域の一方とは共通の第１のｎ型不純物の領域で形成され、
前記第６のトランジスタの有する一対のｎ型不純物の領域の一方と前記第８のトランジスタの有する一対のｎ型不純物の領域の一方とは共通の第２のｎ型不純物の領域で形成され、
前記第１のトランジスタの有する一対のｎ型不純物の領域の一方と前記第９のトランジスタの有する一対のｎ型不純物の領域の一方とは共通の第３のｎ型不純物の領域で形成され、
前記第３のトランジスタの有する一対のｎ型不純物の領域の一方と前記第１０のトランジスタの有する一対のｎ型不純物の領域の一方とは共通の第４のｎ型不純物の領域で形成された
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。 - 前記第１のｎ型不純物の領域と前記第３のｎ型不純物の領域とは、コンタクトホールを介して上層の第１の金属配線により接続され、
前記第２のｎ型不純物の領域と前記第４のｎ型不純物の領域とは、コンタクトホールを介して上層の第２の金属配線により接続された
ことを特徴とする請求項５に記載の半導体記憶装置。 - 前記第１および第２の金属配線の延伸方向は、前記第１および第２のワード線の延伸方向に対して平行である
ことを特徴とする請求項６に記載の半導体装置。 - 前記第１のｎ型不純物の領域は、前記第１及び第２のＰウェル領域並びに前記Ｎウェル領域の形成される半導体基板を平面からみて前記第５及び第７のトランジスタのそれぞれゲートの間に配置され、
前記第２のｎ型不純物の領域は、前記半導体基板を平面からみて前記第６及び第８のトランジスタのそれぞれゲートの間に配置され、
前記第３のｎ型不純物の領域は、前記半導体基板を平面からみて前記第１及び第９のトランジスタのそれぞれゲートの間に配置されると共に、前記第１のｎ型不純物領域と前記第２のトランジスタの有する一対のｐ型不純物の領域のうちの一方との間に配置され、
前記第４のｎ型不純物の領域は、前記半導体基板を平面からみて前記第３及び第１０のトランジスタのそれぞれゲートの間に配置されると共に、前記第２のｎ型不純物領域と前記第４のトランジスタの有する一対のｐ型不純物の領域のうちの一方との間に配置される
ことを特徴とする請求項５に記載の半導体装置。 - 前記第１および第２のビット線と、前記第３および第４のビット線と、電源ラインと、ＧＮＤラインのそれぞれの延伸方向は、前記第１および第２のワード線に対して垂直である
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。 - 前記第１のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第５のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第７のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第９のトランジスタの有する一対のｎ型不純物の領域の一方とは、共通の第１のｎ型不純物の領域で形成され、
前記第３のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第６のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第８のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第１０のトランジスタの有する一対のｎ型不純物の領域の一方とは、共通の第２のｎ型不純物の領域で形成された
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。 - 前記第１のｎ型不純物の領域と、前記第２のトランジスタの有する一対のｐ型不純物の領域の一方とは、コンタクトホールを介して上層の第１の金属配線により接続され、
前記第２のｎ型不純物の領域と、前記第４のトランジスタの有する一対のｐ型不純物の領域の一方とは、コンタクトホールを介して上層の第２の金属配線により接続された
ことを特徴とする請求項１０に記載の半導体装置。 - 前記第１、第２及び第９のトランジスタのそれぞれゲートは、一体に形成された第１の配線層により構成され、
前記第３、第４及び第１０のＭＯＳトランジスタのそれぞれゲートは、一体に形成された第２の配線層により構成された
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。 - 第１のワード線と、
第２のワード線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
前記第１及び第２のワード線並びに第１乃至第３のビット線に接続されたメモリセルとを備え、
前記メモリセルは、
Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、
Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が前記第１の記憶ノードに接続され、出力が前記第２の記憶ノードに接続された第２のインバータと、
ゲートが前記第１のワード線に接続され、前記第１の記憶ノード及び前記第１のビット線の間を電気的に導通させるＮチャネル形の第５のトランジスタと、
ゲートが前記第１のワード線に接続され、前記第２の記憶ノード及び前記第２のビット線の間を電気的に導通させるＮチャネル形の第６のトランジスタと、
ゲートが前記第１の記憶ノードに接続されたＮチャネル形の第７のトランジスタと、
ゲートが前記第２のワード線に接続され、ドレインが前記第３のビット線に接続され、ソースが前記第７のトランジスタのドレインに接続されたＮチャネル形の第８のトランジスタと、
を有し、
前記第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１および第５のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第７および第８のトランジスタは、第２のＰウエル領域に形成され、
前記Ｎウェル領域は、前記第１および第２のＰウエル領域の間に配置され、
前記第１のビット線、前記第２のビット線および前記第３のビット線のそれぞれの延伸方向と、前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、平行であり、
前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、前記第１および第２のワード線のそれぞれの延伸方向と直交する
ことを特徴とする半導体装置。 - 第１のワード線と、
第２のワード線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
前記第１及び第２のワード線並びに第１乃至第３のビット線に接続されたメモリセルとを備え、
前記メモリセルは、
Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、
Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が前記第１の記憶ノードに接続され、出力が前記第２の記憶ノードに接続された第２のインバータと、
ゲートが前記第１のワード線に接続され、前記第１の記憶ノード及び前記第１のビット線の間を電気的に導通させるＮチャネル形の第５のトランジスタと、
ゲートが前記第１のワード線に接続され、前記第２の記憶ノード及び前記第２のビット線の間を電気的に導通させるＮチャネル形の第６のトランジスタと、
ゲートが前記第１の記憶ノードに接続されたＮチャネル形の第７のトランジスタと、
ゲートが前記第２のワード線に接続され、ドレインが前記第３のビット線に接続され、ソースが前記第７のトランジスタのドレインに接続されたＮチャネル形の第８のトランジスタと、
を有し、
前記第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１および第５のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第７および第８のトランジスタは、第２のＰウエル領域に形成され、
前記Ｎウェル領域は、前記第１および第２のＰウエル領域の間に配置され、
前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、前記第１のビット線、前記第２のビット線および前記第３のビット線のそれぞれの延伸方向に延伸し、前記第１および第２のワード線のそれぞれの延伸方向と直交する
ことを特徴とする半導体装置。 - 第１のワード線と、
第２のワード線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
前記第１及び第２のワード線並びに第１乃至第３のビット線に接続されたメモリセルとを備え、
前記メモリセルは、
Ｎチャネル形の第１のトランジスタおよびＰチャネル形の第２のトランジスタを含み、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続された第１のインバータと、
Ｎチャネル形の第３のトランジスタおよびＰチャネル形の第４のトランジスタを含み、入力が前記第１の記憶ノードに接続され、出力が前記第２の記憶ノードに接続された第２のインバータと、
ゲートが前記第１のワード線に接続され、前記第１の記憶ノード及び前記第１のビット線の間を電気的に導通させるＮチャネル形の第５のトランジスタと、
ゲートが前記第１のワード線に接続され、前記第２の記憶ノード及び前記第２のビット線の間を電気的に導通させるＮチャネル形の第６のトランジスタと、
ゲートが前記第１の記憶ノードに接続されたＮチャネル形の第７のトランジスタと、
ゲートが前記第２のワード線に接続され、ドレインが前記第３のビット線に接続され、ソースが前記第７のトランジスタのドレインに接続されたＮチャネル形の第８のトランジスタと、
を有し、
前記第２および第４のトランジスタは、Ｎウエル領域に形成され、前記第１および第５のトランジスタは、第１のＰウエル領域に形成され、前記第３、第６、第７および第８のトランジスタは、第２のＰウエル領域に形成され、
前記Ｎウェル領域は、前記第１および第２のＰウエル領域の間に配置され、
前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界は、前記第１のビット線、前記第２のビット線および前記第３のビット線のそれぞれの延伸方向に延伸し、
前記第１のビット線、前記第２のビット線および前記第３のビット線のそれぞれの延伸方向は、前記第１および第２のワード線のそれぞれの延伸方向と交わる
ことを特徴とする半導体装置。 - 前記第１、第２、第６及び第８のトランジスタは、それぞれのゲートが同一の直線上に位置し、かつ前記第１のワード線の延伸方向に対して平行に配置するように形成され、
前記第３、第４、第５及び第７のトランジスタは、それぞれのゲートが同一の直線上に位置するように形成された
ことを特徴とする請求項１３から１５のいずれか１項に記載の半導体装置。 - 前記第１のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第５のトランジスタの有する一対のｎ型不純物の領域の一方とは、共通の第１のｎ型不純物の領域で形成され、
前記第３のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第６のトランジスタの有する一対のｎ型不純物の領域の一方とは、共通の第２のｎ型不純物の領域で形成され、
前記第７のトランジスタの有する一対のｎ型不純物の領域の一方と、前記第８のトランジスタの有する一対のｎ型不純物の領域の一方とは、共通の第３のｎ型不純物の領域で形成された
ことを特徴とする請求項１３から１５のいずれか１項に記載の半導体装置。 - 前記第１のｎ型不純物の領域は、前記第１及び第２のＰウェル領域並びに前記Ｎウェル領域の形成される半導体基板を平面からみて前記第１及び第５のトランジスタのそれぞれゲートの間に配置され、
前記第２のｎ型不純物の領域は、前記半導体基板を平面からみて前記第３及び第６のトランジスタのそれぞれゲートの間に配置されると共に、前記第３のｎ型不純物領域と前記第４のトランジスタの有する一対のｐ型不純物の領域の一方との間に配置され、
前記第３のｎ型不純物の領域は、前記半導体基板を平面からみて、前記第７及び第８のトランジスタのそれぞれゲートの間に配置される
ことを特徴とする請求項１７に記載の半導体装置。 - 前記第１及び第２のトランジスタのそれぞれゲートは、一体に形成された第１の配線層により構成され、
前記第３、第４及び第７のＭＯＳトランジスタのそれぞれゲートは、一体に形成された第２の配線層により構成された
ことを特徴とする請求項１３から１５のいずれか１項に記載の半導体装置。 - 前記第１、第２および第３のビット線と、電源ラインと、ＧＮＤラインのそれぞれの延伸方向は、前記第１および第２のワード線に対して垂直である
ことを特徴とする請求項１３から１５のいずれか１項に記載の半導体装置。 - 第３のワード線と、
第４のビット線と、
を備え、
前記メモリセルは、さらに、
ゲートが前記第２の記憶ノードに接続されたＮチャネル形の第９のトランジスタと、
ゲートが前記第３のワード線に接続し、ドレインが前記第４のビット線に接続され、ソースが前記第９のトランジスタのドレインに接続されたＮチャネル形の第１０のトランジスタと、
を有し、
前記第９および第１０のトランジスタは、前記第１のＰウエル領域に形成された
ことを特徴とする請求項１３から１５のいずれか１項に記載の半導体装置。 - 前記第２および第３のワード線を共通の一本のワード線とした
ことを特徴とする請求項２１に記載の半導体装置。 - 前記第１、第２、第６、第８及び第９のトランジスタは、それぞれのゲートが前記第１のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第３、第４、第５、第７及び第１０のトランジスタは、それぞれのゲートが前記第２のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成された
ことを特徴とする請求項２１または２２に記載の半導体装置。 - 前記第１のトランジスタの一対のｎ型不純物の領域の一方と、前記第５のトランジスタの一対のｎ型不純物の領域の一方とは、共通の第１のｎ型不純物の領域で形成され、
前記第３のトランジスタの一対のｎ型不純物の領域の一方と、前記第６のトランジスタの一対のｎ型不純物の領域の一方とは、共通の第２のｎ型不純物の領域で形成され、
前記第７のトランジスタの一対のｎ型不純物の領域の一方と、前記第８のトランジスタの一対のｎ型不純物の領域の一方とは、共通の第３のｎ型不純物の領域で形成され、
前記第９のトランジスタの一対のｎ型不純物の領域の一方と、前記第１０のトランジスタの一対のｎ型不純物の領域の一方とは、共通の第４のｎ型不純物の領域で形成された
ことを特徴とする請求項２１または２２に記載の半導体装置。 - 前記第１、第２及び第９のトランジスタのそれぞれゲートは、一体に形成された第１の配線層により構成され、
前記第３、第４及び第７のトランジスタのそれぞれゲートは、一体に形成された第２の配線層により構成された
ことを特徴とする請求項２１または２２に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001003500A JP4885365B2 (ja) | 2000-05-16 | 2001-01-11 | 半導体装置 |
| US09/824,008 US6347062B2 (en) | 2000-05-16 | 2001-04-03 | Semiconductor memory device |
| KR10-2001-0025724A KR100419687B1 (ko) | 2000-05-16 | 2001-05-11 | 반도체 기억 장치 |
| DE10123514A DE10123514B4 (de) | 2000-05-16 | 2001-05-15 | Halbleiter-Speicherbaustein |
| US10/056,111 US6535453B2 (en) | 2000-05-16 | 2002-01-28 | Semiconductor memory device |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143861 | 2000-05-16 | ||
| JP2000-143861 | 2000-05-16 | ||
| JP2000143861 | 2000-05-16 | ||
| JP2001003500A JP4885365B2 (ja) | 2000-05-16 | 2001-01-11 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011082849A Division JP5420582B2 (ja) | 2000-05-16 | 2011-04-04 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002043441A JP2002043441A (ja) | 2002-02-08 |
| JP2002043441A5 JP2002043441A5 (ja) | 2011-05-19 |
| JP4885365B2 true JP4885365B2 (ja) | 2012-02-29 |
Family
ID=26591985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001003500A Expired - Lifetime JP4885365B2 (ja) | 2000-05-16 | 2001-01-11 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6347062B2 (ja) |
| JP (1) | JP4885365B2 (ja) |
| KR (1) | KR100419687B1 (ja) |
| DE (1) | DE10123514B4 (ja) |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2299991A1 (en) * | 2000-03-03 | 2001-09-03 | Mosaid Technologies Incorporated | A memory cell for embedded memories |
| TW522546B (en) * | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
| JP3637299B2 (ja) * | 2001-10-05 | 2005-04-13 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2003133529A (ja) * | 2001-10-24 | 2003-05-09 | Sony Corp | 情報記憶装置およびその製造方法 |
| JP2003152111A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003218238A (ja) * | 2001-11-14 | 2003-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6737685B2 (en) * | 2002-01-11 | 2004-05-18 | International Business Machines Corporation | Compact SRAM cell layout for implementing one-port or two-port operation |
| JP4073691B2 (ja) * | 2002-03-19 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4278338B2 (ja) | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100468780B1 (ko) * | 2002-12-18 | 2005-01-29 | 삼성전자주식회사 | 더블 포트 반도체 메모리 장치 |
| JP4418153B2 (ja) * | 2002-12-27 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100539229B1 (ko) | 2003-01-30 | 2005-12-27 | 삼성전자주식회사 | 듀얼 포트 반도체 메모리 장치 |
| JP4416428B2 (ja) | 2003-04-30 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2005175415A (ja) * | 2003-12-05 | 2005-06-30 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路デバイスとその製造方法 |
| JP2005333084A (ja) * | 2004-05-21 | 2005-12-02 | Nec Electronics Corp | 半導体記憶装置 |
| WO2006016403A1 (ja) * | 2004-08-10 | 2006-02-16 | Fujitsu Limited | 半導体記憶装置 |
| US7365432B2 (en) * | 2004-08-23 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| JP2006127737A (ja) * | 2004-09-30 | 2006-05-18 | Nscore:Kk | 不揮発性メモリ回路 |
| WO2006120739A1 (ja) | 2005-05-11 | 2006-11-16 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP4578329B2 (ja) * | 2005-06-03 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| CN1893084A (zh) * | 2005-07-07 | 2007-01-10 | 松下电器产业株式会社 | 半导体装置 |
| US7405994B2 (en) | 2005-07-29 | 2008-07-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual port cell structure |
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| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
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| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
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| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
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| US7269056B1 (en) * | 2006-04-27 | 2007-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power grid design for split-word line style memory cell |
| US7606057B2 (en) * | 2006-05-31 | 2009-10-20 | Arm Limited | Metal line layout in a memory cell |
| JP2008027493A (ja) * | 2006-07-19 | 2008-02-07 | Toshiba Corp | 半導体記憶装置 |
| JP2008130670A (ja) * | 2006-11-17 | 2008-06-05 | Seiko Epson Corp | 半導体装置、論理回路および電子機器 |
| US7525868B2 (en) * | 2006-11-29 | 2009-04-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple-port SRAM device |
| US9099172B2 (en) * | 2013-01-02 | 2015-08-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual-port SRAM connection structure |
| US9424889B1 (en) * | 2015-02-04 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-port SRAM device |
| JP2008159669A (ja) | 2006-12-21 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7839697B2 (en) | 2006-12-21 | 2010-11-23 | Panasonic Corporation | Semiconductor memory device |
| US7738282B2 (en) * | 2007-02-15 | 2010-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell structure of dual port SRAM |
| US8667443B2 (en) * | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| JP2009016809A (ja) * | 2007-06-07 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
| KR100849794B1 (ko) * | 2007-07-04 | 2008-07-31 | 주식회사 하이닉스반도체 | 강유전체 소자를 적용한 반도체 메모리 장치 |
| KR100865633B1 (ko) * | 2007-07-19 | 2008-10-27 | 주식회사 동부하이텍 | 듀얼 포트 에스램 |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| JP2009238332A (ja) | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
| JP5231924B2 (ja) * | 2008-10-03 | 2013-07-10 | 株式会社東芝 | 半導体記憶装置 |
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- 2001-05-11 KR KR10-2001-0025724A patent/KR100419687B1/ko active IP Right Grant
- 2001-05-15 DE DE10123514A patent/DE10123514B4/de not_active Expired - Lifetime
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2002
- 2002-01-28 US US10/056,111 patent/US6535453B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010106233A (ko) | 2001-11-29 |
| US20010043487A1 (en) | 2001-11-22 |
| DE10123514B4 (de) | 2005-07-28 |
| US20020064080A1 (en) | 2002-05-30 |
| US6535453B2 (en) | 2003-03-18 |
| JP2002043441A (ja) | 2002-02-08 |
| KR100419687B1 (ko) | 2004-02-21 |
| DE10123514A1 (de) | 2001-11-22 |
| US6347062B2 (en) | 2002-02-12 |
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Legal Events
| Date | Code | Title | Description |
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