JP3064967B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にワード線を高速に動作させるためのアシ
スト配線としてワード線と平行に金属配線を配設した半
導体集積回路装置に関する。
置に関し、特にワード線を高速に動作させるためのアシ
スト配線としてワード線と平行に金属配線を配設した半
導体集積回路装置に関する。
【０００２】
【従来の技術】従来、スタティックランダムアクセスメ
モリ（以下、ＳＲＡＭという）のワード線を高速に動作
させるための技術としては、ワード線と金属配線（以
下、アルミ配線として説明する）を一定の間隔で接続す
る方法（以下、ワード線のアルミアシスト法という）が
ある。
モリ（以下、ＳＲＡＭという）のワード線を高速に動作
させるための技術としては、ワード線と金属配線（以
下、アルミ配線として説明する）を一定の間隔で接続す
る方法（以下、ワード線のアルミアシスト法という）が
ある。
【０００３】図５を用いて上記の従来のワード線のアル
ミアシスト法を用いたＳＲＡＭの構成を説明する。図５
は従来のワード線のアルミアシスト法を用いたＳＲＡＭ
の構成を表す構成図である。
ミアシスト法を用いたＳＲＡＭの構成を説明する。図５
は従来のワード線のアルミアシスト法を用いたＳＲＡＭ
の構成を表す構成図である。
【０００４】図５において、１はポリシリコン（以下、
ポリという）で形成されたワード線、２はワード線と平
行に配設された第２アルミ配線、３はワード線と第２ア
ルミ配線を接続するコンタクトである。図５において、
１と３は平面的に並んでいる配線として図示されている
が、本来、縦に並ぶ配線である。４は第１アルミ配線で
形成されたデジット線、５はワード線を選択するＸデコ
ーダである。
ポリという）で形成されたワード線、２はワード線と平
行に配設された第２アルミ配線、３はワード線と第２ア
ルミ配線を接続するコンタクトである。図５において、
１と３は平面的に並んでいる配線として図示されている
が、本来、縦に並ぶ配線である。４は第１アルミ配線で
形成されたデジット線、５はワード線を選択するＸデコ
ーダである。
【０００５】６はデジット線の端部に構成された周辺回
路Ａ、７はデジット線の端部に構成された周辺回路Ｂで
ある。周辺回路Ａは、ワード線を選択するためのアドレ
スバッファからデコーダ回路、ワード線分割数（以下、
セクションという）を選択するためのアドレスバッファ
回路からデコーダ回路、アドレスの切り替わりで発生す
るクロックで内部を制御するクロック系回路、CE２のコ
ントロール系回路、WEのコントロール系回路、各アドレ
ス、コントロール系、GND のパッド等がある。周辺回路
Ｂは、デジット線を選択するためのアドレスバッファか
らデコーダ回路、アドレスの切り替わりで発生するクロ
ックで内部を制御するクロック系回路、CE１、OEのコン
トロール系回路、センスアンプ回路、入出力トランジス
タ、各アドレス、CE１、入出力、VCC のパッド等があ
る。
路Ａ、７はデジット線の端部に構成された周辺回路Ｂで
ある。周辺回路Ａは、ワード線を選択するためのアドレ
スバッファからデコーダ回路、ワード線分割数（以下、
セクションという）を選択するためのアドレスバッファ
回路からデコーダ回路、アドレスの切り替わりで発生す
るクロックで内部を制御するクロック系回路、CE２のコ
ントロール系回路、WEのコントロール系回路、各アドレ
ス、コントロール系、GND のパッド等がある。周辺回路
Ｂは、デジット線を選択するためのアドレスバッファか
らデコーダ回路、アドレスの切り替わりで発生するクロ
ックで内部を制御するクロック系回路、CE１、OEのコン
トロール系回路、センスアンプ回路、入出力トランジス
タ、各アドレス、CE１、入出力、VCC のパッド等があ
る。
【０００６】８及び９はセルピッチで構成されたデジッ
ト線周りのアレイ部である。１０及び１１は周辺回路
Ａ、Ｂを行き来する信号線と電源線である。信号線は、
スタンバイ状態かアクティブ状態かをコントロールする
CE１、CE２系のコントロール系の信号線、WRITE かREAD
かをコントロールするWEのコントロール系の信号線、ク
ロック系の信号線、セクションを選択する信号線等があ
る。以上が一般的なＳＲＡＭのレイアウト構成である。
ト線周りのアレイ部である。１０及び１１は周辺回路
Ａ、Ｂを行き来する信号線と電源線である。信号線は、
スタンバイ状態かアクティブ状態かをコントロールする
CE１、CE２系のコントロール系の信号線、WRITE かREAD
かをコントロールするWEのコントロール系の信号線、ク
ロック系の信号線、セクションを選択する信号線等があ
る。以上が一般的なＳＲＡＭのレイアウト構成である。
【０００７】次に図７及び図８を用いてワード線のアル
ミアシスト法によるワード線の高速動作について説明す
る。図７はワード線のアルミアシスト法を用いたＳＲＡ
ＭのＸデコーダ５とワード線１と第２アルミ配線２との
接続関係を表す部分構成図である。また図８はワード線
のアルミアシスト法を用いていないＳＲＡＭのＸデコー
ダ５とワード線１との接続関係を表す部分構成図であ
る。尚、図５ではワード線とアルミ配線とはある一定の
間隔でコンタクトを形成していたが、図７ではＸデコー
ダの近端部と遠端部の２箇所でコンタクトを形成した場
合を図示している。
ミアシスト法によるワード線の高速動作について説明す
る。図７はワード線のアルミアシスト法を用いたＳＲＡ
ＭのＸデコーダ５とワード線１と第２アルミ配線２との
接続関係を表す部分構成図である。また図８はワード線
のアルミアシスト法を用いていないＳＲＡＭのＸデコー
ダ５とワード線１との接続関係を表す部分構成図であ
る。尚、図５ではワード線とアルミ配線とはある一定の
間隔でコンタクトを形成していたが、図７ではＸデコー
ダの近端部と遠端部の２箇所でコンタクトを形成した場
合を図示している。
【０００８】図７において、１はポリで形成されたワー
ド線、２はワード線と平行に配設された第２アルミ配
線、３はワード線と第２アルミ配線を接続するコンタク
トである。５はワード線を選択するＸデコーダである。
図８において、１はポリで形成されたワード線である。
５はワード線を選択するＸデコーダである。尚、図７及
び図８に記された記号Ｌは共にワード線の配線長を示し
ている。
ド線、２はワード線と平行に配設された第２アルミ配
線、３はワード線と第２アルミ配線を接続するコンタク
トである。５はワード線を選択するＸデコーダである。
図８において、１はポリで形成されたワード線である。
５はワード線を選択するＸデコーダである。尚、図７及
び図８に記された記号Ｌは共にワード線の配線長を示し
ている。
【０００９】図８に示されたワード線のアルミアシスト
法を用いていないＳＲＡＭにおいて、ワード線の選択、
非選択の動作にかかる時間Ｔは、ワード線の単位長さ当
たりの配線容量をｃ、単位長さ当たりの抵抗をｒとする
と、簡単には次式で表せる。 Ｔ＝crＬＬ ‥‥ (1) 尚、最も動作時間のかかるワード線の位置は、Ｘデコー
ダから最も離れた遠端部である。
法を用いていないＳＲＡＭにおいて、ワード線の選択、
非選択の動作にかかる時間Ｔは、ワード線の単位長さ当
たりの配線容量をｃ、単位長さ当たりの抵抗をｒとする
と、簡単には次式で表せる。 Ｔ＝crＬＬ ‥‥ (1) 尚、最も動作時間のかかるワード線の位置は、Ｘデコー
ダから最も離れた遠端部である。
【００１０】図７に示されたワード線のアルミアシスト
法を用いたＳＲＡＭにおいて、ワード線の選択、非選択
の動作にかかる時間Ｔは、第２アルミ配線の抵抗は、ポ
リに比べ、十分小さく、第２アルミ配線にかかる選択、
非選択の動作時間は無視できるので、コンタクト間の中
央の位置が最も時間がかかり、さらに全体での抵抗は１
／４になり、Ｘデコーダが駆動する容量は同じなので、 Ｔ＝1/4 crＬＬ ‥‥ (2) となる。(1) 式にくらべ、１／４の動作時間になってい
ることがわかる。
法を用いたＳＲＡＭにおいて、ワード線の選択、非選択
の動作にかかる時間Ｔは、第２アルミ配線の抵抗は、ポ
リに比べ、十分小さく、第２アルミ配線にかかる選択、
非選択の動作時間は無視できるので、コンタクト間の中
央の位置が最も時間がかかり、さらに全体での抵抗は１
／４になり、Ｘデコーダが駆動する容量は同じなので、 Ｔ＝1/4 crＬＬ ‥‥ (2) となる。(1) 式にくらべ、１／４の動作時間になってい
ることがわかる。
【００１１】上記の説明より明らかなように、ワード線
のアルミアシスト法をＳＲＡＭに適用することによりワ
ード線の選択、非選択の動作にかかる時間の高速化をは
かることができる。
のアルミアシスト法をＳＲＡＭに適用することによりワ
ード線の選択、非選択の動作にかかる時間の高速化をは
かることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ワード線のアルミアシスト法を用いたＳＲＡＭでは、メ
モリアレイ領域にワード線と平行に第２アルミの配線層
が配設されるため、メモリアレイ領域に第２アルミの配
線層で、ワード線と直行するデジット線と平行方向に他
の信号線、電源線を配設することは不可能となる。また
第１アルミの信号線はデジット線に使われ、チップサイ
ズを小さくするために、通常、拡散プロセスの設計基準
の値かそれに近い値でデジット線幅、デジット線間隔が
設定されるため、第１アルミの配線層においてもデジッ
ト線と平行にデジット線以外の他の信号線、電源線を配
設することは不可能となる。そこで、図５または図６に
示されているように、１０、１１の信号線、電源線をメ
モリアレイ領域から避けて配設しなければならなくな
る。図６は従来のワード線のアルミアシスト法を用いた
ＳＲＡＭのワード線端部の断面図であり、メモリアレイ
領域外に信号線及び電源線が配設された状態を示してい
る。
ワード線のアルミアシスト法を用いたＳＲＡＭでは、メ
モリアレイ領域にワード線と平行に第２アルミの配線層
が配設されるため、メモリアレイ領域に第２アルミの配
線層で、ワード線と直行するデジット線と平行方向に他
の信号線、電源線を配設することは不可能となる。また
第１アルミの信号線はデジット線に使われ、チップサイ
ズを小さくするために、通常、拡散プロセスの設計基準
の値かそれに近い値でデジット線幅、デジット線間隔が
設定されるため、第１アルミの配線層においてもデジッ
ト線と平行にデジット線以外の他の信号線、電源線を配
設することは不可能となる。そこで、図５または図６に
示されているように、１０、１１の信号線、電源線をメ
モリアレイ領域から避けて配設しなければならなくな
る。図６は従来のワード線のアルミアシスト法を用いた
ＳＲＡＭのワード線端部の断面図であり、メモリアレイ
領域外に信号線及び電源線が配設された状態を示してい
る。
【００１３】信号線は、周辺回路Ａから周辺回路Ｂ、ま
たは周辺回路Ｂから周辺回路Ａへの信号線で、少なくと
もデジット線長以上の長さになるため、ＳＲＡＭの動作
タイミングを考えると、低抵抗の配線層を用いなければ
ならないので第２アルミまたは第１アルミの配線層を用
いる必要がある。また信号線は、周辺回路Ａから周辺回
路Ｂ、または周辺回路Ｂから周辺回路Ａの遅延を少なく
することを考慮し、配線幅も小さく、配線間隔はできる
だけ広くという配慮がなされる。
たは周辺回路Ｂから周辺回路Ａへの信号線で、少なくと
もデジット線長以上の長さになるため、ＳＲＡＭの動作
タイミングを考えると、低抵抗の配線層を用いなければ
ならないので第２アルミまたは第１アルミの配線層を用
いる必要がある。また信号線は、周辺回路Ａから周辺回
路Ｂ、または周辺回路Ｂから周辺回路Ａの遅延を少なく
することを考慮し、配線幅も小さく、配線間隔はできる
だけ広くという配慮がなされる。
【００１４】電源線も同様にできるだけ配線抵抗を小さ
くするため、配線幅の広い電源線が配設される。
くするため、配線幅の広い電源線が配設される。
【００１５】上記のような信号線、電源線の配線領域を
確保するため、ワード方向の長さの増大分が無視できな
くなる。製品の仕様により異なるが、0.4 μm 程度の設
計基準の１ＭＳＲＡＭの場合、電源線幅は20μm 程度、
信号線は 5〜10本程度配設されるため、7.5 本として幅
とスペースを考えて、信号線領域は15μm とすると、VC
C,GND の電源線が両サイドで４本とすると、100 μm 程
度必要になる。0.4 μm 基準の製品の場合、チップサイ
ズは、短辺3.5mm 程度、長辺6.5mm 程度でチップサイズ
は、22.75mm2程度になるので、図５の信号線及び電源線
の配線領域に少なくとも100 μm ×長辺分、割合にする
と３％程度のチップサイズを増大させている。これは近
年の半導体集積回路の更なる高集積化の傾向からすると
大きな問題となる。
確保するため、ワード方向の長さの増大分が無視できな
くなる。製品の仕様により異なるが、0.4 μm 程度の設
計基準の１ＭＳＲＡＭの場合、電源線幅は20μm 程度、
信号線は 5〜10本程度配設されるため、7.5 本として幅
とスペースを考えて、信号線領域は15μm とすると、VC
C,GND の電源線が両サイドで４本とすると、100 μm 程
度必要になる。0.4 μm 基準の製品の場合、チップサイ
ズは、短辺3.5mm 程度、長辺6.5mm 程度でチップサイズ
は、22.75mm2程度になるので、図５の信号線及び電源線
の配線領域に少なくとも100 μm ×長辺分、割合にする
と３％程度のチップサイズを増大させている。これは近
年の半導体集積回路の更なる高集積化の傾向からすると
大きな問題となる。
【００１６】本発明は上記のような問題点を鑑みてなさ
れたものであり、ワード線を高速に動作させるアルミア
シスト法を採用しつつ、チップサイズの縮小化をはかっ
た半導体集積回路装置を提供することを目的とする。
れたものであり、ワード線を高速に動作させるアルミア
シスト法を採用しつつ、チップサイズの縮小化をはかっ
た半導体集積回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明の半導体集積回路装置は、ワード線を高速
に動作させるための金属配線をワード線と平行に配設し
た半導体集積回路装置であって、金属配線を、ワード線
を選択するデコーダ側からワード線の遠端部の途中まで
配設し、金属配線の端部からワード線の遠端部までの領
域に金属配線と同一の金属配線層で、デジット線と平行
に信号配線及び電源線とを配設したことを特徴とする。
めに、本発明の半導体集積回路装置は、ワード線を高速
に動作させるための金属配線をワード線と平行に配設し
た半導体集積回路装置であって、金属配線を、ワード線
を選択するデコーダ側からワード線の遠端部の途中まで
配設し、金属配線の端部からワード線の遠端部までの領
域に金属配線と同一の金属配線層で、デジット線と平行
に信号配線及び電源線とを配設したことを特徴とする。
【００１８】さらに本発明の半導体集積回路装置は、ワ
ード線を高速に動作させるための金属配線をワード線と
平行に配設した半導体集積回路装置であり、メモリアレ
イの中央部に金属配線と同一の金属配線層で、デジット
線と平行に信号配線及び電源配線とを配設し、ワード線
を選択するデコーダを２機配設することによりワード線
を中央部と両端部の３つの部分に分割し、中央部のワー
ド線にデコーダ付近からメモリアレイの中央部に設けら
れた信号配線及び電源配線付近まで金属配線を配設し、
両端部のワード線にそれぞれデコーダ付近から両端部の
ワード線の端部の途中まで金属配線を配設し、ワード線
だけが配設されたメモリアレイの両端部の領域に金属配
線と同一の金属配線層で、デジット線と平行に信号配線
及び電源配線とを配設したことを特徴としている。
ード線を高速に動作させるための金属配線をワード線と
平行に配設した半導体集積回路装置であり、メモリアレ
イの中央部に金属配線と同一の金属配線層で、デジット
線と平行に信号配線及び電源配線とを配設し、ワード線
を選択するデコーダを２機配設することによりワード線
を中央部と両端部の３つの部分に分割し、中央部のワー
ド線にデコーダ付近からメモリアレイの中央部に設けら
れた信号配線及び電源配線付近まで金属配線を配設し、
両端部のワード線にそれぞれデコーダ付近から両端部の
ワード線の端部の途中まで金属配線を配設し、ワード線
だけが配設されたメモリアレイの両端部の領域に金属配
線と同一の金属配線層で、デジット線と平行に信号配線
及び電源配線とを配設したことを特徴としている。
【００１９】
【発明の実施の形態】次に添付図面を参照して本発明の
半導体集積回路装置の実施の形態を詳細に説明する。図
１〜図４を参照すると本発明の半導体集積回路装置の一
実施形態が示されている。
半導体集積回路装置の実施の形態を詳細に説明する。図
１〜図４を参照すると本発明の半導体集積回路装置の一
実施形態が示されている。
【００２０】＜構成例１＞図１は本発明の半導体集積回
路装置の第一の実施形態の全体の構成を表す構成図であ
る。図１において、１はポリで形成されたワード線、２
はワード線と平行に配設された第２アルミ配線、３はワ
ード線と第２アルミ配線を接続するコンタクト、４は第
１アルミ配線で形成されたデジット線、５はワード線を
選択するＸデコーダ、６はデジット線４の端部に構成さ
れた周辺回路Ａ、７はデジット線４の端部に構成された
周辺回路Ｂである。
路装置の第一の実施形態の全体の構成を表す構成図であ
る。図１において、１はポリで形成されたワード線、２
はワード線と平行に配設された第２アルミ配線、３はワ
ード線と第２アルミ配線を接続するコンタクト、４は第
１アルミ配線で形成されたデジット線、５はワード線を
選択するＸデコーダ、６はデジット線４の端部に構成さ
れた周辺回路Ａ、７はデジット線４の端部に構成された
周辺回路Ｂである。
【００２１】本実施形態では、周辺回路Ａは、ワード線
を選択するためのアドレスバッファからデコーダ回路、
セクションを選択するためのアドレスバッファ回路から
デコーダ回路、アドレスの切り替わりで発生するクロッ
クで内部を制御するクロック系回路、CE２のコントロー
ル系回路、WEのコントロール系回路、各アドレス、コン
トロール系、GND のパッド等を有している。また、周辺
回路Ｂは、デジット線を選択するためのアドレスバッフ
ァからデコーダ回路、アドレスの切り替わりで発生する
クロックで内部を制御するクロック系回路、CE１、OEの
コントロール系回路、センスアンプ回路、入出力トラン
ジスタ、各アドレス、CE１、入出力、VCC のパッド等を
有している。
を選択するためのアドレスバッファからデコーダ回路、
セクションを選択するためのアドレスバッファ回路から
デコーダ回路、アドレスの切り替わりで発生するクロッ
クで内部を制御するクロック系回路、CE２のコントロー
ル系回路、WEのコントロール系回路、各アドレス、コン
トロール系、GND のパッド等を有している。また、周辺
回路Ｂは、デジット線を選択するためのアドレスバッフ
ァからデコーダ回路、アドレスの切り替わりで発生する
クロックで内部を制御するクロック系回路、CE１、OEの
コントロール系回路、センスアンプ回路、入出力トラン
ジスタ、各アドレス、CE１、入出力、VCC のパッド等を
有している。
【００２２】８、９はセルピッチで構成されたデジット
線周りのアレイ部である。１０、１１は、周辺回路Ａ及
び周辺回路Ｂを行き来する信号線及び電源線である。信
号線は、スタンバイ状態かアクティブ状態かをコントロ
ールするCE１、CE２系のコントロール系の信号線、WRIT
E かREADかをコントロールするWEのコントロール系の信
号線、クロック系の信号線、セクションを選択する信号
線等がある。
線周りのアレイ部である。１０、１１は、周辺回路Ａ及
び周辺回路Ｂを行き来する信号線及び電源線である。信
号線は、スタンバイ状態かアクティブ状態かをコントロ
ールするCE１、CE２系のコントロール系の信号線、WRIT
E かREADかをコントロールするWEのコントロール系の信
号線、クロック系の信号線、セクションを選択する信号
線等がある。
【００２３】次に、本実施形態の半導体集積回路装置と
図５に示された従来のアルミアシスト法を用いたＳＲＡ
Ｍとが構造的に異なる点について説明する。第一の相違
点は、ワード線と第２アルミ配線を接続するコンタクト
の位置がワード線の端部ではなく、中央から端部までの
間になった点である。また第二の相違点は、第２アルミ
配線が、そのコンタクトの位置に合わせてワード線の端
部までではなく、コンタクトの位置まで配設された点で
ある。さらに第三の相違点は、第２アルミ配線の端部と
ワード線の端部の間に、１０、１１の信号線及び電源線
がデジット線と平行に配設された点である。尚、図２と
図６を比較参照すると上記の従来のＳＲＡＭと本実施形
態のＳＲＡＭとの構造の違いをよく理解することができ
る。図２は本実施形態のワード線の端部の断面図であ
り、信号線及び電源線がメモリアレイ領域内に配設され
た状態を示している。また図６は従来のワード線のアル
ミアシスト法を用いたＳＲＡＭのワード線の端部の断面
図であり、信号線及び電源線がメモリアレイ領域外に配
設された状態を示している。
図５に示された従来のアルミアシスト法を用いたＳＲＡ
Ｍとが構造的に異なる点について説明する。第一の相違
点は、ワード線と第２アルミ配線を接続するコンタクト
の位置がワード線の端部ではなく、中央から端部までの
間になった点である。また第二の相違点は、第２アルミ
配線が、そのコンタクトの位置に合わせてワード線の端
部までではなく、コンタクトの位置まで配設された点で
ある。さらに第三の相違点は、第２アルミ配線の端部と
ワード線の端部の間に、１０、１１の信号線及び電源線
がデジット線と平行に配設された点である。尚、図２と
図６を比較参照すると上記の従来のＳＲＡＭと本実施形
態のＳＲＡＭとの構造の違いをよく理解することができ
る。図２は本実施形態のワード線の端部の断面図であ
り、信号線及び電源線がメモリアレイ領域内に配設され
た状態を示している。また図６は従来のワード線のアル
ミアシスト法を用いたＳＲＡＭのワード線の端部の断面
図であり、信号線及び電源線がメモリアレイ領域外に配
設された状態を示している。
【００２４】次に、本実施形態である遠端よりも少し中
央よりにコンタクトしたときのワード線の動作時間を求
める。尚、図３は本実施形態の半導体集積回路装置のＸ
デコーダ５とワード線１と第２アルミ配線２との接続関
係を示す部分構成図であり、ワード線の遠端よりも少し
中央よりにワード線と第２アルミ配線とがコンタクトし
た状態を示している。
央よりにコンタクトしたときのワード線の動作時間を求
める。尚、図３は本実施形態の半導体集積回路装置のＸ
デコーダ５とワード線１と第２アルミ配線２との接続関
係を示す部分構成図であり、ワード線の遠端よりも少し
中央よりにワード線と第２アルミ配線とがコンタクトし
た状態を示している。
【００２５】図３では、近端のコンタクトからの配線長
をＬ１、Ｌ２、Ｌ２と３つに分割している。Ｌ１の配線
については、近端のコンタクトから動作し、Ｌ２につい
ては、中央から遠端の間にあるコンタクトから動作する
とする。Ｌ１の動作する時間をＴ１、Ｌ２の動作する時
間をＴ２とする、単位長さ当たりの容量をｃ、単位長さ
当たりの抵抗をｒとすると、 Ｔ１＝ｃＬ１×ｒＬ１＝crＬ１Ｌ１ ‥‥ (3) Ｔ２＝２ｃＬ２×ｒＬ２＝２crＬ２Ｌ２ ‥‥ (4)
をＬ１、Ｌ２、Ｌ２と３つに分割している。Ｌ１の配線
については、近端のコンタクトから動作し、Ｌ２につい
ては、中央から遠端の間にあるコンタクトから動作する
とする。Ｌ１の動作する時間をＴ１、Ｌ２の動作する時
間をＴ２とする、単位長さ当たりの容量をｃ、単位長さ
当たりの抵抗をｒとすると、 Ｔ１＝ｃＬ１×ｒＬ１＝crＬ１Ｌ１ ‥‥ (3) Ｔ２＝２ｃＬ２×ｒＬ２＝２crＬ２Ｌ２ ‥‥ (4)
【００２６】Ｌ１とＬ２の動作時間が同じときのＬ１と
Ｌ２の関係を求めてみると、(3) と(4) より、 Ｔ１＝Ｔ２＝crＬ１×Ｌ１＝２crＬ２×Ｌ２ より、 Ｌ１＝1.41×Ｌ２ ‥‥ (5) Ｌ１＝Ｌ−２×Ｌ２＝1.41×Ｌ２ より、 Ｌ２＝Ｌ／3.41＝0.29×Ｌ ‥‥ (6) となる。
Ｌ２の関係を求めてみると、(3) と(4) より、 Ｔ１＝Ｔ２＝crＬ１×Ｌ１＝２crＬ２×Ｌ２ より、 Ｌ１＝1.41×Ｌ２ ‥‥ (5) Ｌ１＝Ｌ−２×Ｌ２＝1.41×Ｌ２ より、 Ｌ２＝Ｌ／3.41＝0.29×Ｌ ‥‥ (6) となる。
【００２７】上記の(6) 式により、コンタクトをワード
線長の遠端部から２９％程度中央よりの位置に設置する
とＬ１とＬ２の動作時間が等しくなることがわかる。
線長の遠端部から２９％程度中央よりの位置に設置する
とＬ１とＬ２の動作時間が等しくなることがわかる。
【００２８】また、Ｌ１とＬ２の動作時間が等しい時の
ワード線の遠端部での動作時間は、(4) より、 Ｔ２＝２cr×0.29Ｌ×0.29Ｌ ＝0.17crＬＬ ‥‥ (7) となり、(2) の従来のワード線のアルミアシスト法を用
いたＳＲＡＭによる動作時間よりも時間を短縮すること
ができる。
ワード線の遠端部での動作時間は、(4) より、 Ｔ２＝２cr×0.29Ｌ×0.29Ｌ ＝0.17crＬＬ ‥‥ (7) となり、(2) の従来のワード線のアルミアシスト法を用
いたＳＲＡＭによる動作時間よりも時間を短縮すること
ができる。
【００２９】上記の説明より明らかなようにチップのサ
イズを縮小化するためにワード線と第２アルミ配線の接
続コンタクトの位置を遠端部から少し中央よりに移動さ
せ、さらに第２アルミ配線を移動したコンタクト３の位
置に合わせてワード線の端部までではなく、コンタクト
の位置にまで配設しても、変更前の構成のワード線より
も選択、非選択の動作時間を短縮することができる。
イズを縮小化するためにワード線と第２アルミ配線の接
続コンタクトの位置を遠端部から少し中央よりに移動さ
せ、さらに第２アルミ配線を移動したコンタクト３の位
置に合わせてワード線の端部までではなく、コンタクト
の位置にまで配設しても、変更前の構成のワード線より
も選択、非選択の動作時間を短縮することができる。
【００３０】また上記の構成により、ワード線の動作時
間の遅れを出すことなく、１０、１１の信号線及び電源
線を第２アルミ配線の端部とワード線の端部の間のエリ
アに、デジット線と平行に配設することができ、チップ
のサイズを縮小化することができる。
間の遅れを出すことなく、１０、１１の信号線及び電源
線を第２アルミ配線の端部とワード線の端部の間のエリ
アに、デジット線と平行に配設することができ、チップ
のサイズを縮小化することができる。
【００３１】＜構成例２＞次に図４を用いて本発明の半
導体集積回路装置の第二の実施形態について説明する。
図４は本発明の半導体集積回路装置の第二の実施形態の
構成を表す構成図である。
導体集積回路装置の第二の実施形態について説明する。
図４は本発明の半導体集積回路装置の第二の実施形態の
構成を表す構成図である。
【００３２】１はポリで形成されたワード線、２はワー
ド線と平行に配設された第２アルミ配線、３はワード線
と第２アルミ配線を接続するコンタクト、４は第１アル
ミ配線で形成されたデジット線、５はワード線を選択す
るＸデコーダ、６はデジット線の端部に構成された周辺
回路Ａ、７はデジット線の端部に構成された周辺回路Ｂ
である。
ド線と平行に配設された第２アルミ配線、３はワード線
と第２アルミ配線を接続するコンタクト、４は第１アル
ミ配線で形成されたデジット線、５はワード線を選択す
るＸデコーダ、６はデジット線の端部に構成された周辺
回路Ａ、７はデジット線の端部に構成された周辺回路Ｂ
である。
【００３３】本実施形態では、周辺回路Ａは、ワード線
を選択するためのアドレスバッファからデコーダ回路、
セクションを選択するためのアドレスバッファ回路から
デコーダ回路、アドレスの切り替わりで発生するクロッ
クで内部を制御するクロック系回路、CE２のコントロー
ル系回路、WEのコントロール系回路、各アドレス、コン
トロール系、GND のパッド等を有している。また周辺回
路Ｂは、デジット線を選択するためのアドレスバッファ
からデコーダ回路、アドレスの切り替わりで発生するク
ロックで内部を制御するクロック系回路、CE１、OEのコ
ントロール系回路、センスアンプ回路、入出力トランジ
スタ、各アドレス、CE１、入出力、VCCのパッド等を有
している。
を選択するためのアドレスバッファからデコーダ回路、
セクションを選択するためのアドレスバッファ回路から
デコーダ回路、アドレスの切り替わりで発生するクロッ
クで内部を制御するクロック系回路、CE２のコントロー
ル系回路、WEのコントロール系回路、各アドレス、コン
トロール系、GND のパッド等を有している。また周辺回
路Ｂは、デジット線を選択するためのアドレスバッファ
からデコーダ回路、アドレスの切り替わりで発生するク
ロックで内部を制御するクロック系回路、CE１、OEのコ
ントロール系回路、センスアンプ回路、入出力トランジ
スタ、各アドレス、CE１、入出力、VCCのパッド等を有
している。
【００３４】８、９はセルピッチで構成されたデジット
線周りのアレイ部である。１０、１１は、周辺回路Ａ、
Ｂを行き来する信号線及び電源線である。信号線は、ス
タンバイ状態かアクティブ状態かをコントロールするCE
１、CE２系のコントロール系の信号線、WRITE かREADか
をコントロールするWEのコントロール系の信号線、クロ
ック系の信号線、セクションを選択する信号線等があ
る。１２はチップの中央をデジット線と平行に配設され
た信号線及び電源線である。
線周りのアレイ部である。１０、１１は、周辺回路Ａ、
Ｂを行き来する信号線及び電源線である。信号線は、ス
タンバイ状態かアクティブ状態かをコントロールするCE
１、CE２系のコントロール系の信号線、WRITE かREADか
をコントロールするWEのコントロール系の信号線、クロ
ック系の信号線、セクションを選択する信号線等があ
る。１２はチップの中央をデジット線と平行に配設され
た信号線及び電源線である。
【００３５】第一の実施形態とこの第二の実施形態との
構造的な相違点は、第一の実施形態の半導体集積回路装
置にはＸデコーダ５がメモリアレイ領域の中央部に１台
しか配設されていなかったが、第二の実施形態ではＸデ
コーダ５をもう一台増設してメモリアレイ領域の中央部
と両端部の間に各一台ずつ配設している点である。
構造的な相違点は、第一の実施形態の半導体集積回路装
置にはＸデコーダ５がメモリアレイ領域の中央部に１台
しか配設されていなかったが、第二の実施形態ではＸデ
コーダ５をもう一台増設してメモリアレイ領域の中央部
と両端部の間に各一台ずつ配設している点である。
【００３６】第一の実施形態ではＸデコーダ５が中央部
に１台しか配設されていないので、Ｘデコーダ５から離
れた遠端部分のメモリアレイ領域上にしか信号線及び電
源線を配設する領域を作ることができない。
に１台しか配設されていないので、Ｘデコーダ５から離
れた遠端部分のメモリアレイ領域上にしか信号線及び電
源線を配設する領域を作ることができない。
【００３７】上記の理由により回路構成によって変わっ
てくるが、周辺回路の中央部分で作られた信号線でも、
チップの長辺側サイドまで信号線を延ばさなければなら
ない。また電源線も、チップの長辺側サイドまで延ばさ
なければならない。このため、遅延時間がかかり、回路
特性上好ましくない。
てくるが、周辺回路の中央部分で作られた信号線でも、
チップの長辺側サイドまで信号線を延ばさなければなら
ない。また電源線も、チップの長辺側サイドまで延ばさ
なければならない。このため、遅延時間がかかり、回路
特性上好ましくない。
【００３８】本実施形態では、Ｘデコーダ５が２台、言
い換えると、ワードの分割数が２倍になるため、長辺側
サイドだけでなく、中央にもワード線アシスト用の金属
配線の空き領域を作ることができ、例えば、周辺回路Ａ
の中央で作られた信号線は、長辺側サイドまで延ばして
周辺回路Ｂに延ばす必要がなくなり、中央に配設するこ
とができる。また電源線も、サイドと中央に配設するこ
とができるため、電源強化につながる。
い換えると、ワードの分割数が２倍になるため、長辺側
サイドだけでなく、中央にもワード線アシスト用の金属
配線の空き領域を作ることができ、例えば、周辺回路Ａ
の中央で作られた信号線は、長辺側サイドまで延ばして
周辺回路Ｂに延ばす必要がなくなり、中央に配設するこ
とができる。また電源線も、サイドと中央に配設するこ
とができるため、電源強化につながる。
【００３９】
【発明の効果】以上の説明より明らかなように、請求項
１記載の半導体集積回路装置は、ワード線を高速に動作
させるための金属配線をワード線の中央から両端部の途
中まで配設し、金属配線の端部からワード線の端部まで
の領域に金属配線と同じ金属配線層で、デジット線と平
行に信号線と電源線とを配設することにより金属配線が
ワード線の途中までしか配設されていないにもかかわら
ず、金属配線をワード線の端部から端部まで平行に配設
したときと同様なワード線の動作時間を達成することが
できる。
１記載の半導体集積回路装置は、ワード線を高速に動作
させるための金属配線をワード線の中央から両端部の途
中まで配設し、金属配線の端部からワード線の端部まで
の領域に金属配線と同じ金属配線層で、デジット線と平
行に信号線と電源線とを配設することにより金属配線が
ワード線の途中までしか配設されていないにもかかわら
ず、金属配線をワード線の端部から端部まで平行に配設
したときと同様なワード線の動作時間を達成することが
できる。
【００４０】さらに金属配線の端部からワード線の端部
までの領域に、金属配線と同じ金属配線層で、デジット
線と平行に信号配線、電源配線を配設することが可能と
なりチップサイズを縮小することができる。
までの領域に、金属配線と同じ金属配線層で、デジット
線と平行に信号配線、電源配線を配設することが可能と
なりチップサイズを縮小することができる。
【００４１】請求項２記載の半導体集積回路装置は、メ
モリアレイの中央部に金属配線と同じ金属配線層で、デ
ジット線と平行に信号配線及び電源配線とを配設し、ワ
ード線を選択するデコーダを２機配設することによりワ
ード線を中央部と両端部の３つの部分に分割し、中央部
のワード線にデコーダ付近からメモリアレイの中央部に
設けられた信号配線及び電源配線付近まで金属配線を配
設し、両端部のワード線にそれぞれデコーダ付近から両
端部のワード線の端部の途中まで金属配線を配設し、ワ
ード線だけが配設されたメモリアレイの両端部の領域に
金属配線と同じ金属配線層で、デジット線と平行に信号
配線及び電源配線とを配設したことにより金属配線をワ
ード線の端部から端部まで平行に配設したときと同様な
ワード線の動作時間を達成することができる。
モリアレイの中央部に金属配線と同じ金属配線層で、デ
ジット線と平行に信号配線及び電源配線とを配設し、ワ
ード線を選択するデコーダを２機配設することによりワ
ード線を中央部と両端部の３つの部分に分割し、中央部
のワード線にデコーダ付近からメモリアレイの中央部に
設けられた信号配線及び電源配線付近まで金属配線を配
設し、両端部のワード線にそれぞれデコーダ付近から両
端部のワード線の端部の途中まで金属配線を配設し、ワ
ード線だけが配設されたメモリアレイの両端部の領域に
金属配線と同じ金属配線層で、デジット線と平行に信号
配線及び電源配線とを配設したことにより金属配線をワ
ード線の端部から端部まで平行に配設したときと同様な
ワード線の動作時間を達成することができる。
【００４２】また、金属配線の端部からワード線の端部
までの領域に、金属配線と同じ金属配線層で、デジット
線と平行に、信号配線および電源配線を配設することが
可能となりチップサイズを縮小化することができる。
までの領域に、金属配線と同じ金属配線層で、デジット
線と平行に、信号配線および電源配線を配設することが
可能となりチップサイズを縮小化することができる。
【００４３】また、メモリアレイの両端部だけでなく、
中央部にもワード線アシスト用の金属配線の空き領域を
作ることができるので、例えばメモリアレイ領域外に接
続された周辺回路からの信号線がメモリアレイの中央部
付近に配設されるときに信号線をメモリアレイの両端部
にまで延ばして配設する必要がなくなり時間のロスを減
らすことができる。
中央部にもワード線アシスト用の金属配線の空き領域を
作ることができるので、例えばメモリアレイ領域外に接
続された周辺回路からの信号線がメモリアレイの中央部
付近に配設されるときに信号線をメモリアレイの両端部
にまで延ばして配設する必要がなくなり時間のロスを減
らすことができる。
【００４４】また電源線もメモリアレイの両端部と中央
部に配設することができるため電源の強化につながる。
部に配設することができるため電源の強化につながる。
【図１】本発明の半導体集積回路装置の第一の実施形態
の全体の構成を表す構成図である。
の全体の構成を表す構成図である。
【図２】第一の実施形態におけるワード線の端部の断面
図である。
図である。
【図３】本発明の半導体集積回路装置のＸデコーダとワ
ード線と第２アルミ配線との接続関係を示す部分構成図
である。
ード線と第２アルミ配線との接続関係を示す部分構成図
である。
【図４】本発明の半導体集積回路装置の第二の実施形態
の全体の構成を表す構成図である。
の全体の構成を表す構成図である。
【図５】従来のワード線のアルミアシスト法を用いたＳ
ＲＡＭの構成を表す構成図である。
ＲＡＭの構成を表す構成図である。
【図６】従来のワード線のアルミアシスト法を用いたＳ
ＲＡＭにおけるワード線の端部の断面図である。
ＲＡＭにおけるワード線の端部の断面図である。
【図７】従来のワード線のアルミアシスト法を用いたＳ
ＲＡＭのＸデコーダとワード線と第２アルミ配線との接
続関係を表す部分構成図である。
ＲＡＭのＸデコーダとワード線と第２アルミ配線との接
続関係を表す部分構成図である。
【図８】ワード線のアルミアシスト法を用いていないＳ
ＲＡＭにおけるＸデコーダとワード線との接続関係を表
す部分構成図である。
ＲＡＭにおけるＸデコーダとワード線との接続関係を表
す部分構成図である。
１ ワード線 ２ 第２アルミ配線 ３ コンタクト ４ デジット線 ５ Ｘデコーダ ６ 周辺回路Ａ ７ 周辺回路Ｂ ８ アレイ部 ９ アレイ部 １０、１１、１２ 信号線及び電源線
Claims (2)
- 【請求項１】 ワード線を高速に動作させるための金属
配線を前記ワード線と平行に配設した半導体集積回路装
置において、 前記金属配線を、前記ワード線を選択するデコーダ側か
ら前記ワード線の遠端部の途中まで配設し、前記金属配
線の端部から前記ワード線の遠端部までの領域に前記金
属配線と同一の金属配線層で、デジット線と平行に信号
配線及び電源線とを配設したことを特徴とする半導体集
積回路装置。 - 【請求項２】 ワード線を高速に動作させるための金属
配線を前記ワード線と平行に配設した半導体集積回路装
置において、 メモリアレイの中央部に前記金属配線と同一の金属配線
層で、デジット線と平行に信号配線及び電源配線とを配
設し、 前記ワード線を選択するデコーダを２機配設することに
より前記ワード線を中央部と両端部の３つの部分に分割
し、 前記中央部のワード線に前記デコーダ付近から前記メモ
リアレイの中央部に設けられた前記信号配線及び電源配
線付近まで前記金属配線を配設し、 前記両端部のワード線にそれぞれ前記デコーダ付近から
前記両端部のワード線の端部の途中まで前記金属配線を
配設し、 前記ワード線だけが配設された前記メモリアレイの両端
部の領域に前記金属配線と同一の金属配線層で、前記デ
ジット線と平行に前記信号配線及び前記電源配線とを配
設したことを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169234A JP3064967B2 (ja) | 1997-06-25 | 1997-06-25 | 半導体集積回路装置 |
| TW087110200A TW394948B (en) | 1997-06-25 | 1998-06-24 | An integrated semiconductor circuit device |
| US09/104,041 US5949699A (en) | 1997-06-25 | 1998-06-25 | Semiconductor integrated circuit device |
| KR10-1998-0024012A KR100351780B1 (ko) | 1997-06-25 | 1998-06-25 | 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169234A JP3064967B2 (ja) | 1997-06-25 | 1997-06-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117122A JPH1117122A (ja) | 1999-01-22 |
| JP3064967B2 true JP3064967B2 (ja) | 2000-07-12 |
Family
ID=15882727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9169234A Expired - Fee Related JP3064967B2 (ja) | 1997-06-25 | 1997-06-25 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5949699A (ja) |
| JP (1) | JP3064967B2 (ja) |
| KR (1) | KR100351780B1 (ja) |
| TW (1) | TW394948B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10127951B2 (en) * | 2015-11-09 | 2018-11-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device with reduced-resistance interconnect |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2629645B2 (ja) * | 1995-04-20 | 1997-07-09 | 日本電気株式会社 | 半導体記憶装置 |
-
1997
- 1997-06-25 JP JP9169234A patent/JP3064967B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-24 TW TW087110200A patent/TW394948B/zh not_active IP Right Cessation
- 1998-06-25 KR KR10-1998-0024012A patent/KR100351780B1/ko not_active IP Right Cessation
- 1998-06-25 US US09/104,041 patent/US5949699A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100351780B1 (ko) | 2003-08-19 |
| US5949699A (en) | 1999-09-07 |
| JPH1117122A (ja) | 1999-01-22 |
| KR19990007308A (ko) | 1999-01-25 |
| TW394948B (en) | 2000-06-21 |
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