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JP2782948B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2782948B2
JP2782948B2 JP2312044A JP31204490A JP2782948B2 JP 2782948 B2 JP2782948 B2 JP 2782948B2 JP 2312044 A JP2312044 A JP 2312044A JP 31204490 A JP31204490 A JP 31204490A JP 2782948 B2 JP2782948 B2 JP 2782948B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に冗長回路による不
良救済方法を改善する半導体メモリに関する。
〔従来の技術〕
半導体メモリの大容量化に伴ない、現在、１メガビッ
トクラス以上の半導体メモリが市販されているに至って
いるが、これらの大容量メモリに於ては、一般に、冗長
回路を搭載することにより、良品歩留りの向上を計って
いる。
従来の冗長回路を搭載した半導体メモリの一例を、図
面を参照して説明する。第８図は、従来例の要部回路図
を示す。
第８図に於て、セル102,Xデコーダ801,冗長ワード線
ドライバ103の回路は、それぞれ第３図，第９図，第４
図に示される。第３図からわかる様に、本従来例の半導
体メモリの単位メモリセルは、４個のＮチャネルトラン
ジスタQN31，QN32，QN33，QN34と２個の抵抗素子R31，R
32より構成されているフリップフロップ回路、即ちスタ
ティックRAM用メモリセルである。一般に、消費電力を
十分低く抑える為、抵抗素子R31，R32は、極めて高い抵
抗値、例えば１テラオーム（10の12乗オーム）程度とな
る様に、ほぼノンドープのポリシリコンにより形成され
る。セル102は、複数のワード線WL1，WL2，……WLi，…
…と複数のビット線対BL1・▲▼，BL2・▲
▼，……，BLj・▲▼，……の交点に配置され
る。半導体メモリの動作時モードに於ては、ただ一つの
ワード線WLiが“H"レベル、ただ一つのビット選択用Ｙ
デコーダ104の出力Yjが“L"レベルとなることにより、
ただ一つのセル102だけが選択され、セルへのデータ入
力或いはセルからのデータ出力が行なわれる。
本従来例の半導体メモリは、冗長回路として冗長ワー
ド線ドライバ103,冗長ワード線SWL1，SWL2に接続される
セル102群，および（第８図に図示されないが）冗長Ｘ
デコーダを搭載しており、拡散工程でのゴミ，パターン
くずれ等による発生した不良セルを冗長回路のセルに置
換することにより不良品を良品にすることができる。こ
の置換作業は、拡散工程後のウェハープロービングテス
ト時に検出された不良セルを含むワード線（不良ワード
線）のアドレス位置に対応して、冗長Ｘデコーダ中およ
びＸデコーダ中のヒューズ素子を適宜に切断することに
より実行される。一般に、切断はレーザビームにより行
なわれる。ここで、Ｘデコーダのヒューズ素子F81は、
不良ワード線を駆動しているＸデコーダのヒューズ素子
だけが切断される。第９図からわかる様にヒューズ素子
F81が切断されると、ノーマリオントランジスタQP88に
より、節点81はVcc電位まで引き上げられる。従って、
不良ワード線WLi，WLi+1は、アドレスの最下位入力信号
A0′，およびその相補信号▲▼のレベルに無関係
に、常に“L"レベルに固定される。即ち、冗長ワード線
SWL1，SWL2が“H"レベルになった時、不良ワード線も
“H"レベルになって多重選択による誤動作を引き起こす
ことが無い様にしている。
尚、第５図にメモリセルのレイアウトの一例を示す。
同図に示す様に、高密度化を計る為、一般にセルV
cc線，セルGND線は、異なるポリシリコン層（或いはポ
リサイド層、或いはシリサイド層）を用いて、層状に重
ねて配線されている。
〔発明が解決しようとする課題〕
この従来の半導体メモリでは、層間絶縁膜形成時のゴ
ミ等により、セルVcc用ポリシリコン層とセルGND用ポリ
シリコン層が短絡或るいはリーク性に導通した場合、そ
の不良箇所を含むワード線を冗長ワード線に置換して動
作的に良品となっても、Vcc・GND間に流れる消費電源電
流が大きい為に不良品となってしまう、と言う問題点が
あった。特に、待機時モードの消費電源電流規格が10マ
イクロアンペア程度以下を要求する製品の場合、この種
のセルVcc線とセルGND線の短絡不良は、非常に問題とな
り、良品歩留りを著しく下げる原因となっていた。
〔課題を解決するための手段〕
本発明の半導体メモリは、メモリセル用電源配線と主
電源配線の間にヒューズ素子を設け、メモリセル用電源
配線の電位により、ワード線デコーダ回路を制御する様
に構成されている。或るいは、上述の構成に於て、メモ
リセル用電源配線とGND配線の間に１ギガオーム以上の
抵抗素子を設けている。或るいは、本発明の半導体メモ
リは、ビット線負荷用Ｐチャネル（Ｎチャネル）トラン
ジスタのゲート電極とGND配線（電源配線）の間にヒュ
ーズ素子を設け、ゲート電極の電位により、ビット線用
デコーダ回路を制御する様に構成されている。或るい
は、上述の構成に於て、ゲート電極と電源配線（GND配
線）の間に１ギガオーム以上の抵抗素子を設けている。
〔実施例〕
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例の半導体メモリの要部回路図、第２
図は本実施例の半導体メモリのＸデコーダ101の回路図
をそれぞれ示す。
本実施例の半導体メモリは、前述の従来例に於けるＸ
デコーダ801をＸデコーダ101に置き換えた半導体メモリ
である。第２図からわかる様に、セルVcc線と主Vcc線の
間にヒューズ素子F21が挿入されている。前述の従来例
同様、不良ワード線に対応するＸデコーダ中のヒューズ
素子を切断する。ヒューズ素子F21が切断されると、セ
ルVcc線は抵抗素子R21によりGND電位迄下げられるの
で、Ｘデコーダ101の中のＰチャネルトランジスタQP21
がオン,NチャネルトランジスタQN24がオフになる。その
結果、プリデコーダ出力のレベルに関係なく、節点11は
常にVcc電位に固定されるので、ワード線WLi，WL
i+1は、A0′、▲▼のレベルに関係なく、常にGND
電位に固定される。即ち、本実施例のＸデコーダは、前
述の従来例のＸデコーダと同じく、ヒューズ素子を切断
することにより、ワード線をGND電位に固定することが
できる。更に、本実施例では、ヒューズ素子F21の切断
により、主Vcc線とセルVcc線が電気的に分離できるの
で、セルVcc線とセルGND線の短絡不良による異常電源電
流を遮断して、電流的にも不良品を良品に変えることが
できる。
尚、第２図に於て、抵抗素子R21は例えば10ギガオー
ム程度となる様に、ほぼノンドープのポリシリコンによ
り形成される。この様に高い抵抗値にするのは、待機時
モードの消費電源電流の正常値（例えば５マイクロアン
ペア）の大部分が、メモリセル全体の消費電流（例え
ば、１メガビットの半導体メモリの場合、セル102の抵
抗素子R31R32の消費電流の100万倍）になる様にするた
めである。一般に、Ｘデコーダ中の抵抗素子R21も、メ
モリセルの抵抗素子と同様のプロセスで形成することに
より、10ギガオーム程度の抵抗値は十分実現可能であ
る。
以上の様に、本実施例の半導体メモリは、セルVcc線
とセルGND線の短絡による不良箇所を置換すると同時
に、異常電流経路も遮断することにより、電流的にも良
品にすることができると言う著しい特長を有する。
本発明の第２の実施例を、第６図に示す。
この実施例は、前述の第一の実施例に、冗長ビット線
SBL,▲▼とその周辺回路，ビット線負荷用Ｐチャ
ネルトランジスタQP16，QP17のゲート電位制御用のヒュ
ーズ素子F61，抵抗素子R61等を追加した半導体メモリで
ある。
一般に、拡散工程中で層間絶縁膜形成時のゴミ等によ
り、ワード線用ポリシリコン層とビット線用アルミニウ
ム層が短絡する場合も発生するが、従来のこの種の不良
があると、第８図のビット線負荷用のノーマリオンのＰ
チャネルトランジスタQP11（QP12）および第９図のＮチ
ャネルトランジスタQN85またはQN87を介して、 VCC→QP11（QP12）→BL（▲▼）→WL→QN85また
はQN87→GNDの経路で異常電流が流れてしまっていた。
従って、不良箇所を含むビット線（不良ビット線）を冗
長ビット線に置換して、動作的に良品となっても、電流
規格的に不良品のままであった。
本実施例の半導体メモリは、ビット線負荷用Ｐチャネ
ルトランジスタQP11（QP12）のゲート電極とGND配線と
の間にヒューズ素子F61を設けている。また、このゲー
ト電極とVcc配線との間に抵抗素子R61を設けており、こ
の抵抗値は例えば10ギガオーム程度に設定している。従
って、ヒューズ未切断時は、このゲート電位はほぼGND
電位となるので、前述の従来例同様、Ｐチャネルトラン
ジスタQP11（QP12）はノーマリオン状態になっており、
動作的には従来例同様になる。
次に、不良ビット線に対応するヒューズ素子F61を切
断すると、ＰチャネルトランジスタQP11（QP12）のゲー
ト電極は、抵抗素子R61によって、Vcc電位まで引き上げ
られる。その結果、ビット線負荷用Ｐチャネルトランジ
スタQP11（QP12）はオフ状態となり、ビット線・ワード
線間短絡不良に伴なう異常電流経路を遮断する。一方、
ビット線負荷用ＰチャネルトランジスタQP11（QP12）の
ゲート電極がVcc電位になると、インバータIN61の出力
がGND電位になり、Ｙデコーダ601（NAND回路）の出力
は、プリＹデコーダ出力のレベルに関係なく、Vcc電位
になり、その結果、Ｙスイッチ用トランジスタQP16，Q
P17，QN11，QN12はいずれもオフ状態となり、動作的に
不良ビット数を不活性化する。従って、冗長Ｙデコーダ
出力により選択される冗長ビット線SBL,▲▼の選
択時、不良ビット線も選択されて誤動作を引き起こすこ
とが無い様になっている。
以上の様に、本実施例の半導体メモリは、セルVcc線
とセルGND線の短絡による異常電流経路だけでなく、ビ
ット線とワード線の短絡による異常電流経路も遮断する
ことにより、良品歩留りを更に向上することができると
言う効果を有する。
本発明の第３の実施例を、第７図に示す。
この実施例は、前述の第二の実施例を８ビット入出力
型の半導体メモリに適用した場合を示す。８ビット入出
力型の場合、第７図に示す様に、８組のビット線対BL・
▲▼に対して、１台のＹデコーダ701を設ければよ
いので、同図に示す様に、ヒューズ素子F71，抵抗素子R
71もまた８組のビット線対BL・▲▼に対して、共通
に１つずつ設ければよい。従って、前述の第二の実施例
に比べて、素子数をかなり削減することができる。その
他、動作，効果については、前述の第二の実施例と同様
である。
〔発明の効果〕
以上説明した様に本発明は、メモリセル用Vcc配線と
主Vcc配線の間、或るいはビット線負荷用トランジスタ
のゲート電極とGND配線の間にヒューズ素子を設けて、
不良箇所に対応してヒューズ素子を切断することによ
り、セル用Vcc線・セル用GND線間短絡或るいはビット線
・ワード線間短絡の様な不良に伴なう異常電流経路を遮
断して、電流規格不良品を良品に変えることにより、良
品歩留りを著しく改善する半導体メモリを提供できると
言う効果を有する。
尚、前述の各実施例は、スタティックRAMに本発明を
適用した例であるが、同様に本発明はダイナミックRAM,
プログラマブルROM等にも適用できる。その他、本発明
の主旨を満たす種々の応用例が可能であることは言うま
でもない。
【図面の簡単な説明】
第１図は本発明の第一の実施例の半導体メモリを示す要
部回路図、第２図はそのＸデコーダの回路図、第３図は
そのメモリセルの回路図、第４図はその冗長Ｘデコーダ
の回路図、第５図はそのメモリセルのレイアウト図、第
６図は本発明の第二の実施例の半導体メモリを示す要部
回路図、第７図は本発明の第三の実施例の半導体メモリ
を示す要部回路図、第８図は従来例の半導体メモリを示
す要部回路図、第９図はそのＸデコーダの回路図であ
る。 101,801……Ｘデコーダ、102……メモリセル、103……
冗長ワード線ドライバ、104,601,701……Ｙデコーダ、1
05……データ入力ドライバ、106……データセンスアン
プ、IN11，IN61，IN62，IN71，IN72……インバータ。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ワード線に接続されたメモリセルに電源電
    圧を供給するメモリセル用電源配線と、電源電圧端子に
    接続された主電源配線と、前記主電源配線と前記メモリ
    セル用電源配線間に設けられたヒューズ素子と、前記メ
    モリセル用電源配線と接地電源間に設けられた抵抗素子
    と、前記電源電圧端子に接続し前記メモリセル用電源配
    線の電位に応じて活性・不活性が制御されるワード専用
    デコーダ回路とを有することを特徴とする半導体メモ
    リ。
  2. 【請求項２】前記抵抗素子は１ギガオーム以上の抵抗値
    を有することを特徴とする請求項１記載の半導体メモ
    リ。
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