JPS60173799A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、半導体メモリ装置の製造過程で生じるワード
系の欠陥により引き起こされるワード線の多重選択障害
を、救済可能な非選択障害に縮退する構成を有する半導
体メモリ装置に関するものである。

従来技術 従来、半導体メモリ装置の製造歩留シを向上させること
を目的とした冗長構成としては、記憶セルアレイに対し
、予備の行あるいは列を設け、レーザーあるいはヒユー
ズを用いてワード線あるいはビット線の選択アドレスを
切替え、予備の行あるいは列をアクセスする方式が多く
採られてきた。

解決すべき問題点 しかし、これらの従来の冗長構成において、切替える対
象となるのは、記憶セル単独の故障となる欠陥あるいは
ビット線沿いの阻害となる欠陥が生じた列あるいは行で
あシ、ワード線のスタックハイレベル障害等によシ、多
重選択障害が生じた場合には、予備切替の効果は無く、
これらの障害を引き起こすワード系の欠陥に対しては救
済対策が施されていなかった。

発明の目的 本発明は、この問題を解決するためになされたもので、
羊の目的は半導体メモリ装置のワード系欠陥の救済を可
能とする手段を提供すること、および欠陥による消費電
力の増加を防ぐことにある。

問題点解決の手段 本発明は、上記目的を達成するために、記憶セルの電源
電位を制御することによシ、記憶セルアレイにおけるワ
ード線の多重選択障害を非選択障害に縮退させる構成を
半導体メモリ装置に具備せしめる。以下、具体的に本発
明を実施例を示して説明する。

第１図において、１はワード線選択用デコーダ回路、２
はワード線駆動回路、３は欠陥検出回路、４は欠陥情報
保持回路、５は電源供給制御回路、６はスタティック形
記憶セル、７はスタティック形記憶セルアレイを示す。

また、ＶＣは記憶セル用電源線、Ｗはワード線を示し、
Ｔ１．Ｔ２は半導体メモリ装置内に設けた検査タイミン
グ発生手段によ多発生した検査タイミングを示す。

第１図は記憶セルアレイの内、１本のワード線のみに着
目した図である。第１図を用いて、本発明の動作を説明
する。通常の記憶セルアレイでは、行選択アドレス（Ａ
Ｄ）によシ指定される特定のデコーダ回路１のみが活性
化し、ワード線駆動回路２を駆動することによシ、１本
のワード線のみがハイレベルとなシ、記憶セルの選択を
行う。本発明では、前記通常の記憶セルの選択動作に入
る前に、ワード線に関る欠陥の検出および欠陥による障
害の縮退のために以下の動作を行う。まず、欠陥の検出
手段として、ワード線駆動回路２に検査タイミングＴ１
　を入力し、被検査ワード線をロウレベルとし、続いて
フローティング状態とする。

正常なワード線では、ワード線終端８は、ロウレベルと
なるが、ワード線と記憶セルの電源線との短絡等の欠陥
が発生している場合にはワード線終端８はロウレベルと
はならない。そこで検査タイミングＴ１　に同期した検
査タイミングＴ２によシ欠陥検出回路６を活性化し、ワ
ード線終端８がロウレベルでない場合には欠陥情報保持
回路４に記憶する。欠陥情報保持回路４は欠陥の情報）
保持しつつ電源供給制御回路５を制御し、欠陥によシ障
害の生じているワード線と対応する記憶セル用電源線Ｖ
Ｃに電源を供給しない。すなわち該電源線をロウレベル
とする。さらに、この電源線はワード線選択用デコーダ
回路１の制御信号線として電源線がロウレベルの場合に
は該デコーダ回路を制御して、障害の生じているワード
線を、検査終了後も定常的に非選択状態とする。

本動作によシ、多重選択障害を引き起こす、ワード線Ｗ
と記憶セル用電源線ＶＣとの短絡等の欠陥によるワード
線のスタックハイレベル障害を検出してワード線の非選
択障害への縮退が可能となる。このことは、予備行を設
ける冗長構成をとる際に、本発明を適用すれば、正常な
記憶セルアレイあるいは予備行からの読み出しデータを
不定とする、ワード線のスタックハイレベル障害による
多重選択障害を生じさせなくすることができ、ワード系
欠陥１対する救済効果を高めることができる。さらに、
障害の生じているワード線に関わる記憶セルに電源を供
給しないことから、欠陥による消費電力の増加および予
備を設けたことによる消＊電力の増加を抑えることが可
能となる。

第２図は検査対象のワード蕨Ｗｔ−複数とした場合の実
施例であシ、各部の番号は第１図と統一しているので特
に説明しない。この実施例では、記憶セルアレイを複数
のワード線ごとにいくつかの苧 ブロック分割し、各ブロックごとにワード線および記憶
セルの′電源線の欠陥検査および電源供給の制御を行う
。第２図は１つのブロックに着目した例である。本構成
によジブロックを単位として、多重選択障害の非選択障
害への縮退が可能となジブロックを単位とした予備切替
えが可能となる。

なお、記憶セルの電源線によシ、デコーダ回路を制御す
るかわりに、ワード線駆動回路を制御して、ワード線を
定常的に非選択状態としても、本発明の効果は同じであ
る。

発明の詳細 な説明したように、本発明の半導体メモリ装置によれば
、スタックハイレベル障害を生じているワード線に関わ
る記憶セルへの電源の供給を制御することによシ、障害
を生じているワード線を定常的に非選択除害に縮退する
ことが可能となシ、ビットｍを共通にした他の記憶セル
への影響を排除することが可能となる。従って本発明に
よυ、記憶セルアレイ内のワード系欠陥に対する冗長栴
成の救済能力を高めることができるため、半導体メモリ
装置の製造歩留シの向上が期待できるとともに、欠陥に
よる消費電力の増加を抑えることが可能となる。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の実施例の構成図、
第２図は本発明の半導体メモリ装置の他の実施例の構成
図。 １・・・ワード１ｖＩｌｉＩ選択用デコーダ回路２・・
・ワード線駆動回路 ６・・・欠陥検出回路 ４・・・欠陥情報保持回路 ５・・・電源供給制御回路 ６・・・スタティック形記憶セル フ・・・スタティック形記憶セルアレイ８・・・ワード
線終端 ＶＣ・・・記憶セル用電源線 Ｗ・・・ワー　ド線 Ｔ１．Ｔ２・・・検査タイミング 特許出願人　日本電信電話公社

Claims (1)

【特許請求の範囲】
1. スタティック形記憶セルを用いた半導体メモリ装置にお
   いて、スタティック形記憶セルアレイの記憶セル用電源
   線を制御線に有するワード線選択手段を備え、また、前
   記スタティック形記憶セルアレイのワード線に関わる欠
   陥を検出する欠陥検出手段と、該欠陥検出手段から得ら
   れる欠陥の検出信号をラッチする欠陥情報保持手段と、
   該欠陥情報保持手段から得られる前記欠陥の検出信号に
   よシ前記記憶セル用電源線への電源供給を停止する電源
   供給制御手段の各手段を備え、さらに、前記ワード線選
   択手段と欠陥検出手段と欠陥情報保持手段とを制御する
   検査タイミング発生手段を備えることを特徴とする半導
   体メモリ装置。