JP2616544B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/24—Radio transmission systems, i.e. using radiation field for communication between two or more posts
- H04B7/26—Radio transmission systems, i.e. using radiation field for communication between two or more posts at least one of which is mobile
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- Techniques For Improving Reliability Of Storages (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、不揮発性トランジスタからなるメモリセルを
有する半導体記憶装置に関するものである。
し、特に、不揮発性トランジスタからなるメモリセルを
有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置（半導体メモリ）の生産
性の高効率化を図る上で、チップ製造歩留りを向上させ
ることは非常に重要な課題である。しかし、近年、微細
加工技術の進歩に伴い半導体メモリの大容量化が進行す
るにつれて、ゴミなどに起因するパターン欠陥によっ
て、メモリセルブロック内に数個程度の不良メモリセル
が発生したり、行線および列線の断線や短絡などが生じ
たりして、不良チップとして選別される事例が多くなっ
ている。そのため、チップ製造歩留り向上による生産性
の追及も限界にきている。このような不良チップを良品
化する手段として、チップ内に予備メモリセルおよび冗
長制御回路を設け、不良メモリセルを予備メモリセルに
切り替え制御する冗長救済方法が一般的に用いられてい
る。
性の高効率化を図る上で、チップ製造歩留りを向上させ
ることは非常に重要な課題である。しかし、近年、微細
加工技術の進歩に伴い半導体メモリの大容量化が進行す
るにつれて、ゴミなどに起因するパターン欠陥によっ
て、メモリセルブロック内に数個程度の不良メモリセル
が発生したり、行線および列線の断線や短絡などが生じ
たりして、不良チップとして選別される事例が多くなっ
ている。そのため、チップ製造歩留り向上による生産性
の追及も限界にきている。このような不良チップを良品
化する手段として、チップ内に予備メモリセルおよび冗
長制御回路を設け、不良メモリセルを予備メモリセルに
切り替え制御する冗長救済方法が一般的に用いられてい
る。
【０００３】ここで、冗長救済方法とは、たとえば、列
線用予備メモリセル，行線用予備メモリセル，列線冗長
切替情報用フューズ回路，行線冗長切替情報用フューズ
回路および冗長切替制御回路を設け、予め各フューズ回
路に冗長切替情報を記億させておき、その冗長切替情報
に従って不良メモリセルを列線用予備メモリセルまたは
行線用予備メモリセルに冗長切替制御して良品化する方
法をいう。
線用予備メモリセル，行線用予備メモリセル，列線冗長
切替情報用フューズ回路，行線冗長切替情報用フューズ
回路および冗長切替制御回路を設け、予め各フューズ回
路に冗長切替情報を記億させておき、その冗長切替情報
に従って不良メモリセルを列線用予備メモリセルまたは
行線用予備メモリセルに冗長切替制御して良品化する方
法をいう。
【０００４】ＤＲＡＭまたはＳＲＡＭのような揮発性メ
モリ集積回路の場合には、フューズ回路を構成するフュ
ーズ素子としては、通常、ポリシリコンが使用される。
この場合、パッケージに封入する前にレーザーなどを用
いてポリシリコンを溶断して冗長切替情報を記憶させる
工程が必要であるため、チップの検査工程に要する時間
が長くなる。
モリ集積回路の場合には、フューズ回路を構成するフュ
ーズ素子としては、通常、ポリシリコンが使用される。
この場合、パッケージに封入する前にレーザーなどを用
いてポリシリコンを溶断して冗長切替情報を記憶させる
工程が必要であるため、チップの検査工程に要する時間
が長くなる。
【０００５】これに対して、不揮発性メモリ集積回路で
あるＥＰＲＯＭやフラッシュメモリでは、メモリセルは
電気的に書き込み可能な不揮発性トランジスタから構成
されるが、フューズ回路もまた不揮発性トランジスタか
らなるフューズ素子を用いて構成することができる。こ
のフューズ回路は、冗長切替情報を電気的に書き込むこ
とができるため、不良チップに対する冗長切替救済処置
が容易である。しかしながら、フューズ回路，フューズ
回路用書込電圧供給回路およびフューズ回路用書込制御
回路などが必要であるため、これら周辺回路の占める面
積が大きくなる傾向にある。
あるＥＰＲＯＭやフラッシュメモリでは、メモリセルは
電気的に書き込み可能な不揮発性トランジスタから構成
されるが、フューズ回路もまた不揮発性トランジスタか
らなるフューズ素子を用いて構成することができる。こ
のフューズ回路は、冗長切替情報を電気的に書き込むこ
とができるため、不良チップに対する冗長切替救済処置
が容易である。しかしながら、フューズ回路，フューズ
回路用書込電圧供給回路およびフューズ回路用書込制御
回路などが必要であるため、これら周辺回路の占める面
積が大きくなる傾向にある。
【０００６】さらに、近年では、ＣＰＵの能力向上に合
わせて多ビット出力構成の半導体メモリ集積回路が要求
されており、多ビット出力構成に対応した大規模な冗長
切替構成をとる必要がある。その結果、周辺回路の占め
る面積は増加するので、さらにチップを大型化させる危
険がある。
わせて多ビット出力構成の半導体メモリ集積回路が要求
されており、多ビット出力構成に対応した大規模な冗長
切替構成をとる必要がある。その結果、周辺回路の占め
る面積は増加するので、さらにチップを大型化させる危
険がある。
【０００７】図５は、不揮発性トランジスタからなるメ
モリセルを有する半導体記憶装置の一従来例を示すブロ
ック図である。
モリセルを有する半導体記憶装置の一従来例を示すブロ
ック図である。
【０００８】半導体記憶装置100 は、２つのメモリセル
ブロック1201，1202と、２つの列線予備メモリセルブロ
ック1211，1212と、６個の行プリデコーダ1101〜110
6と、アドレスバッファ111 と、４本の行線がそれぞれ
出力された１２個の行デコーダ11211〜11262と、４本の
列線がそれぞれ出力された２個の列セレクタ1131，1132
と、１本の予備列線がそれぞれ出力された２個の冗長切
替回路1141，1142と、２個のセンスアンプ1151，115
2と、冗長切替制御回路116 と、フューズ回路用書込制
御回路117 と、６個のフューズ回路1181〜1186と、フュ
ーズ回路用書込電圧供給回路119 とを含む。ここで、冗
長切替回路1141，1142と冗長切替制御回路116 とフュー
ズ回路用書込制御回路117 とフューズ回路1181〜1186と
が、メモリセルブロック1201，1202内に発生した不良メ
モリセルを含む列線メモリセルを列線予備メモリセルブ
ロック1211，1212中の列線予備メモリセルに置き換える
ための冗長回路として機能する。
ブロック1201，1202と、２つの列線予備メモリセルブロ
ック1211，1212と、６個の行プリデコーダ1101〜110
6と、アドレスバッファ111 と、４本の行線がそれぞれ
出力された１２個の行デコーダ11211〜11262と、４本の
列線がそれぞれ出力された２個の列セレクタ1131，1132
と、１本の予備列線がそれぞれ出力された２個の冗長切
替回路1141，1142と、２個のセンスアンプ1151，115
2と、冗長切替制御回路116 と、フューズ回路用書込制
御回路117 と、６個のフューズ回路1181〜1186と、フュ
ーズ回路用書込電圧供給回路119 とを含む。ここで、冗
長切替回路1141，1142と冗長切替制御回路116 とフュー
ズ回路用書込制御回路117 とフューズ回路1181〜1186と
が、メモリセルブロック1201，1202内に発生した不良メ
モリセルを含む列線メモリセルを列線予備メモリセルブ
ロック1211，1212中の列線予備メモリセルに置き換える
ための冗長回路として機能する。
【０００９】図示左側のメモリセルブロック1201は、各
行デコーダ11211〜11261からそれぞれ出力されている４
本の行線と列セレクタ1131から出力されている４本の列
線との交点に配置された、不揮発性トランジスタで構成
された、４×４×６＝９６個のメモリセルからなるもの
である。なお、「列線メモリセル」とは、たとえば行デ
コーダ11211 から出力されている４本の行線と列セレク
タ1131から出力されている１本の列線との交点に配置さ
れた４個のメモリセルのことをいう。図示右側のメモリ
セルブロック1202も、メモリセルブロック1201と同様に
構成されている。
行デコーダ11211〜11261からそれぞれ出力されている４
本の行線と列セレクタ1131から出力されている４本の列
線との交点に配置された、不揮発性トランジスタで構成
された、４×４×６＝９６個のメモリセルからなるもの
である。なお、「列線メモリセル」とは、たとえば行デ
コーダ11211 から出力されている４本の行線と列セレク
タ1131から出力されている１本の列線との交点に配置さ
れた４個のメモリセルのことをいう。図示右側のメモリ
セルブロック1202も、メモリセルブロック1201と同様に
構成されている。
【００１０】図示左側の列線予備メモリセルブロック12
11は、各行デコーダ11211〜11261からそれぞれ出力され
ている４本の行線と冗長切替回路1141から出力されてい
る１本の予備列線との交点に配置された、不揮発性トラ
ンジスタで構成された、４×１×６＝２４個の予備メモ
リセルからなるものであり、メモリセルブロック1201内
に発生した不良メモリセルを含む列線メモリセルと置き
換えるための６個の列線予備メモリセルからなるもので
ある。なお、「列線予備メモリセル」とは、たとえば行
デコーダ11211 から出力されている４本の行線と冗長切
替回路1141から出力されている１本の予備列線との交点
に配置された４個の予備メモリセルのことをいう。図示
右側の列線予備メモリセルブロック1212も、列線予備メ
モリセルブロック1211と同様に構成されている。
11は、各行デコーダ11211〜11261からそれぞれ出力され
ている４本の行線と冗長切替回路1141から出力されてい
る１本の予備列線との交点に配置された、不揮発性トラ
ンジスタで構成された、４×１×６＝２４個の予備メモ
リセルからなるものであり、メモリセルブロック1201内
に発生した不良メモリセルを含む列線メモリセルと置き
換えるための６個の列線予備メモリセルからなるもので
ある。なお、「列線予備メモリセル」とは、たとえば行
デコーダ11211 から出力されている４本の行線と冗長切
替回路1141から出力されている１本の予備列線との交点
に配置された４個の予備メモリセルのことをいう。図示
右側の列線予備メモリセルブロック1212も、列線予備メ
モリセルブロック1211と同様に構成されている。
【００１１】６個の行プリデコーダ1101〜1106はそれぞ
れ、第１のアドレス信号線ＬAD1 を介してアドレスバッ
ファ111 と接続されており、各メモリセルブロック12
01，1202の行を選択するためのものである。１２個の行
デコーダ11211〜11262は、各行プリデコーダ1101〜1106
に２個ずつ、第１乃至第６のプリ行線ＬPC1〜ＬPC6を介
して接続されている。すなわち、行デコーダ11211 およ
び行デコーダ11212 は第１のプリ行線ＬPC1 を介して行
プリデコーダ1101に接続されており、行デコーダ11221
および行デコーダ11222 は第２のプリ行線ＬPC2 を介し
て行プリデコーダ1102に接続されており、行デコーダ11
231 および行デコーダ11232 は第３のプリ行線ＬPC3 を
介して行プリデコーダ1103に接続されており、行デコー
ダ11241 および行デコーダ11242 は第４のプリ行線Ｌ
PC4 を介して行プリデコーダ1104に接続されており、行
デコーダ11251 および行デコーダ11252 は第５のプリ行
線ＬPC 5 を介して行プリデコーダ1105に接続されてお
り、行デコーダ11261 および行デコーダ11262 は第６の
プリ行線ＬPC6 を介して行プリデコーダ1106に接続され
ている。
れ、第１のアドレス信号線ＬAD1 を介してアドレスバッ
ファ111 と接続されており、各メモリセルブロック12
01，1202の行を選択するためのものである。１２個の行
デコーダ11211〜11262は、各行プリデコーダ1101〜1106
に２個ずつ、第１乃至第６のプリ行線ＬPC1〜ＬPC6を介
して接続されている。すなわち、行デコーダ11211 およ
び行デコーダ11212 は第１のプリ行線ＬPC1 を介して行
プリデコーダ1101に接続されており、行デコーダ11221
および行デコーダ11222 は第２のプリ行線ＬPC2 を介し
て行プリデコーダ1102に接続されており、行デコーダ11
231 および行デコーダ11232 は第３のプリ行線ＬPC3 を
介して行プリデコーダ1103に接続されており、行デコー
ダ11241 および行デコーダ11242 は第４のプリ行線Ｌ
PC4 を介して行プリデコーダ1104に接続されており、行
デコーダ11251 および行デコーダ11252 は第５のプリ行
線ＬPC 5 を介して行プリデコーダ1105に接続されてお
り、行デコーダ11261 および行デコーダ11262 は第６の
プリ行線ＬPC6 を介して行プリデコーダ1106に接続され
ている。
【００１２】２個の列セレクタ1131，1132は、各メモリ
セルブロック1201，1202の列を選択するためのものであ
る。ここで、図示左側の列セレクタ1131は、第１の列ア
ドレス信号線ＬRAD1を介してアドレスバッファ111 と接
続されているとともに、第１のデータ線ＬD1を介して図
示左側の冗長切替回路1141と接続されている。また、図
示右側の列セレクタ1132は、第１の列アドレス信号線Ｌ
RAD1を介してアドレスバッファ111 と接続されていると
ともに、第２のデータ線ＬD2を介して図示右側の冗長切
替回路1142と接続されている。
セルブロック1201，1202の列を選択するためのものであ
る。ここで、図示左側の列セレクタ1131は、第１の列ア
ドレス信号線ＬRAD1を介してアドレスバッファ111 と接
続されているとともに、第１のデータ線ＬD1を介して図
示左側の冗長切替回路1141と接続されている。また、図
示右側の列セレクタ1132は、第１の列アドレス信号線Ｌ
RAD1を介してアドレスバッファ111 と接続されていると
ともに、第２のデータ線ＬD2を介して図示右側の冗長切
替回路1142と接続されている。
【００１３】２個の冗長切替回路1141，1142は、各メモ
リセルブロック1201，1202からのデータを各予備メモリ
セルブロック1211，1212からのデータに切り替えるため
のものである。ここで、図示左側の冗長切替回路114
1は、第３のデータ線ＬD3を介して図示左側のセンスア
ンプ1151と接続されているとともに、第１の制御信号線
Ｌ C1を介して冗長切替制御回路116 と接続されている。
また、図示右側の冗長切替回路1142は、第４のデータ線
ＬD4を介して図示右側のセンスアンプ1152と接続されて
いるとともに、第２の制御信号線ＬC2を介して冗長切替
制御回路116 と接続されている。
リセルブロック1201，1202からのデータを各予備メモリ
セルブロック1211，1212からのデータに切り替えるため
のものである。ここで、図示左側の冗長切替回路114
1は、第３のデータ線ＬD3を介して図示左側のセンスア
ンプ1151と接続されているとともに、第１の制御信号線
Ｌ C1を介して冗長切替制御回路116 と接続されている。
また、図示右側の冗長切替回路1142は、第４のデータ線
ＬD4を介して図示右側のセンスアンプ1152と接続されて
いるとともに、第２の制御信号線ＬC2を介して冗長切替
制御回路116 と接続されている。
【００１４】冗長切替制御回路116 は、各フューズ回路
1181〜1186にそれぞれ書き込まれている冗長切替情報を
参照して、各メモリセルブロック1201，1202からのデー
タを各予備メモリセルブロック1211，1212からのデータ
に切り替えるか否かの指示を各冗長切替回路1141，1142
に与えるためのものである。なお、冗長切替制御回路11
6 は、第２の列アドレス信号線ＬRAD2を介してアドレス
バッファ111 と接続されているとともに、第１１乃至第
１６の信号線ＬS11〜ＬS16を介して各フューズ回路1181
〜1186とそれぞれ接続されている。
1181〜1186にそれぞれ書き込まれている冗長切替情報を
参照して、各メモリセルブロック1201，1202からのデー
タを各予備メモリセルブロック1211，1212からのデータ
に切り替えるか否かの指示を各冗長切替回路1141，1142
に与えるためのものである。なお、冗長切替制御回路11
6 は、第２の列アドレス信号線ＬRAD2を介してアドレス
バッファ111 と接続されているとともに、第１１乃至第
１６の信号線ＬS11〜ＬS16を介して各フューズ回路1181
〜1186とそれぞれ接続されている。
【００１５】６個のフューズ回路1181〜1186は、前記メ
モリセルと同一の構造の不揮発性トランジスタからなる
フューズ素子で構成されており、冗長切替情報を書き込
むためのものである。なお、各フューズ回路1181〜1186
は、フューズ回路書込電圧供給回路119 と接続されてい
るとともに、第２１乃至第２６の信号線ＬS21〜ＬS26を
介してフューズ回路用書込制御回路117 と接続されてい
る。
モリセルと同一の構造の不揮発性トランジスタからなる
フューズ素子で構成されており、冗長切替情報を書き込
むためのものである。なお、各フューズ回路1181〜1186
は、フューズ回路書込電圧供給回路119 と接続されてい
るとともに、第２１乃至第２６の信号線ＬS21〜ＬS26を
介してフューズ回路用書込制御回路117 と接続されてい
る。
【００１６】フューズ回路用書込制御回路117 は、冗長
切替情報を各フューズ回路1181〜1186に書き込むための
ものであり、第２のアドレス信号線ＬAD2 を介してアド
レスバッファ111 と接続されている。また、フューズ回
路用書込電圧供給回路119 は、冗長切替情報を書き込む
ために必要な電圧を各フューズ回路1181〜1186に供給す
るためのものである。
切替情報を各フューズ回路1181〜1186に書き込むための
ものであり、第２のアドレス信号線ＬAD2 を介してアド
レスバッファ111 と接続されている。また、フューズ回
路用書込電圧供給回路119 は、冗長切替情報を書き込む
ために必要な電圧を各フューズ回路1181〜1186に供給す
るためのものである。
【００１７】次に、半導体記憶装置100 における冗長切
替制御について説明する。
替制御について説明する。
【００１８】読出しモード時では、アドレスバッファ11
1 から第１のアドレス信号線ＬAD1に出力される行アド
レス信号によって、６個の行プリデコーダ1101〜1106の
うちのいずれか一つが選択される。たとえば図示一番上
の行プリデコーダ1101が選択されたとすると、選択され
た行プリデコーダ1101と第１のプリ行線ＬPC1 を介して
接続されている行デコーダ11211，11212により、行デコ
ーダ11211，11212から出力されている４本の行線のうち
の１本が選択される。
1 から第１のアドレス信号線ＬAD1に出力される行アド
レス信号によって、６個の行プリデコーダ1101〜1106の
うちのいずれか一つが選択される。たとえば図示一番上
の行プリデコーダ1101が選択されたとすると、選択され
た行プリデコーダ1101と第１のプリ行線ＬPC1 を介して
接続されている行デコーダ11211，11212により、行デコ
ーダ11211，11212から出力されている４本の行線のうち
の１本が選択される。
【００１９】図示左側の列セレクタ1131では、アドレス
バッファ111 から第１の列アドレス信号線ＬRAD1に出力
される第１の列アドレス信号に従って、図示左側のメモ
リセルブロック1201の中の４本の列線のうちの１本が選
択されて、選択された列線上のデータが図示左側の冗長
切替回路1141に出力される。冗長切替回路1141では、冗
長切替制御回路116 から第１の制御信号線ＬC1に出力さ
れる第１の制御信号によって、図示左側のセンスアンプ
1151に出力するデータとして、列セレクタ1131からのデ
ータにするか列線予備メモリセルブロック1211からのデ
ータにするかの切替えが行われる。センスアンプ1151で
は、冗長切替回路1141から送られてくるデータが増幅さ
れたのち、出力バッファ回路（不図示）に出力される。
なお、図示右側の列セレクタ1132，冗長切替回路1142お
よびセンスアンプ1152についても同様である。
バッファ111 から第１の列アドレス信号線ＬRAD1に出力
される第１の列アドレス信号に従って、図示左側のメモ
リセルブロック1201の中の４本の列線のうちの１本が選
択されて、選択された列線上のデータが図示左側の冗長
切替回路1141に出力される。冗長切替回路1141では、冗
長切替制御回路116 から第１の制御信号線ＬC1に出力さ
れる第１の制御信号によって、図示左側のセンスアンプ
1151に出力するデータとして、列セレクタ1131からのデ
ータにするか列線予備メモリセルブロック1211からのデ
ータにするかの切替えが行われる。センスアンプ1151で
は、冗長切替回路1141から送られてくるデータが増幅さ
れたのち、出力バッファ回路（不図示）に出力される。
なお、図示右側の列セレクタ1132，冗長切替回路1142お
よびセンスアンプ1152についても同様である。
【００２０】冗長切替制御回路116 では、各フューズ回
路1181〜1186に書き込まれた冗長切替情報に従って、各
メモリセルブロック1201，1202のどの列線メモリセルを
列線予備メモリセルに置き換えるかを指示する第１およ
び第２の制御信号が作成される。作成された第１および
第２の制御信号は、第１および第２の制御信号線ＬC1，
ＬC2を介して各冗長切替回路1141，1142に出力される。
路1181〜1186に書き込まれた冗長切替情報に従って、各
メモリセルブロック1201，1202のどの列線メモリセルを
列線予備メモリセルに置き換えるかを指示する第１およ
び第２の制御信号が作成される。作成された第１および
第２の制御信号は、第１および第２の制御信号線ＬC1，
ＬC2を介して各冗長切替回路1141，1142に出力される。
【００２１】たとえば、出荷前の検査工程で、図示左側
のメモリセルブロック1201において不良メモリセルが判
明した場合には、判明した不良メモリセルを含む列線メ
モリセルを列線予備メモリセルブロック1211中の列線予
備メモリセルと置き換えるように指示する冗長切替情報
を各フューズ回路1181〜1186に書き込む必要がある。こ
のような冗長切替情報書込みモードにおいては、書き込
みに必要な高電圧がフューズ回路用書込電圧供給回路11
9 から各フューズ回路1181〜1186に与えられるととも
に、アドレスバッッファ111 から第２のアドレス信号線
ＬAD2 に出力されるアドレス信号に従って、冗長切替情
報がフューズ回路用書込制御回路117 によって各フュー
ズ回路1181〜1186に選択的に書き込まれる。
のメモリセルブロック1201において不良メモリセルが判
明した場合には、判明した不良メモリセルを含む列線メ
モリセルを列線予備メモリセルブロック1211中の列線予
備メモリセルと置き換えるように指示する冗長切替情報
を各フューズ回路1181〜1186に書き込む必要がある。こ
のような冗長切替情報書込みモードにおいては、書き込
みに必要な高電圧がフューズ回路用書込電圧供給回路11
9 から各フューズ回路1181〜1186に与えられるととも
に、アドレスバッッファ111 から第２のアドレス信号線
ＬAD2 に出力されるアドレス信号に従って、冗長切替情
報がフューズ回路用書込制御回路117 によって各フュー
ズ回路1181〜1186に選択的に書き込まれる。
【００２２】
【発明が解決しようとする課題】しかしながら、上述し
た半導体記憶装置100 （たとえば、ＥＰＲＯＭやフラッ
シュメモリのような半導体メモリ集積回路）では、検査
工程での冗長切替処置が容易である反面、フューズ回路
用書込電圧供給回路119 ，フューズ回路用書込制御回路
117 などが必要であるため，周辺回路の占有面積が増加
する傾向にある結果、将来の大規模な冗長回路の構成を
考慮した場合には、チップサイズはさらに大型化するの
で、量産性の低下や製造歩留りの低下を招いてしまい、
生産性の向上が図れないという問題がある。
た半導体記憶装置100 （たとえば、ＥＰＲＯＭやフラッ
シュメモリのような半導体メモリ集積回路）では、検査
工程での冗長切替処置が容易である反面、フューズ回路
用書込電圧供給回路119 ，フューズ回路用書込制御回路
117 などが必要であるため，周辺回路の占有面積が増加
する傾向にある結果、将来の大規模な冗長回路の構成を
考慮した場合には、チップサイズはさらに大型化するの
で、量産性の低下や製造歩留りの低下を招いてしまい、
生産性の向上が図れないという問題がある。
【００２３】大規模な冗長回路を実現する場合に特に問
題となるのは、フューズ回路用書込制御回路である。フ
ューズ回路用書込制御回路は、ユーザがメモリ製品を使
用する際には直接関係のないものであるが、その機能
は、不良メモリセルを予備メモリセルに切り替えるため
の冗長切替情報を書き込むフューズ回路を選択するの
に、どうしても必要なものである。さらに、フューズ回
路用書込制御回路によってフューズ回路を選択するの
に、アドレス入力端子を利用して必要なフューズ回路書
込制御信号を得ているため、アドレスバッファからの配
線引き回しも必要であり、チップサイズ縮小化に大きな
障害となる。
題となるのは、フューズ回路用書込制御回路である。フ
ューズ回路用書込制御回路は、ユーザがメモリ製品を使
用する際には直接関係のないものであるが、その機能
は、不良メモリセルを予備メモリセルに切り替えるため
の冗長切替情報を書き込むフューズ回路を選択するの
に、どうしても必要なものである。さらに、フューズ回
路用書込制御回路によってフューズ回路を選択するの
に、アドレス入力端子を利用して必要なフューズ回路書
込制御信号を得ているため、アドレスバッファからの配
線引き回しも必要であり、チップサイズ縮小化に大きな
障害となる。
【００２４】本発明の目的は、冗長回路の大規模化によ
っても生産性の向上が図れる半導体記憶装置を提供する
ことにある。
っても生産性の向上が図れる半導体記憶装置を提供する
ことにある。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、不揮発性トランジスタからなるメモリセルが二次元
的に配置されたメモリセルブロックと、該メモリセルブ
ロック内に発生した不良メモリセルと置き換えるための
複数個の予備メモリセルからなる予備メモリセルブロッ
クと、前記メモリセルブロックの行を選択するための複
数個の行プリデコーダ回路と、前記メモリセルと同一の
構造の不揮発性トランジスタからなるフューズ素子で構
成された、冗長切替情報が書き込まれる複数個のフュー
ズ回路と、該各フューズ回路に、前記冗長切替情報を書
き込むために必要な電圧を供給するフューズ回路用書込
電圧供給回路と、前記メモリセルブロックからのデータ
を前記予備メモリセルブロックからのデータに切り替え
るための冗長切替回路と、前記フューズ回路に書き込ま
れている冗長切替情報を参照して、前記メモリセルブロ
ックからのデータを前記予備メモリセルブロックからの
データに切り替えるか否かの指示を前記冗長切替回路に
与える冗長切替制御回路とを含む半導体記憶装置におい
て、前記複数個の行プリデコーダ回路と前記複数個のフ
ューズ回路とが一対一に接続され、冗長切替情報書込み
モードにおいては、前記複数個の行プリデコーダ回路に
より前記複数個のフューズ回路のうちの一つが選択され
て、前記冗長切替情報が前記各フューズ回路に書き込ま
れ、読出しモードにおいては、前記フューズ回路に書き
込まれている冗長切替情報を参照して、前記メモリセル
ブロックからのデータを前記予備メモリセルブロックか
らのデータに切り替えるか否かの指示を前記冗長切替回
路に与える冗長切替制御回路によって、冗長切替制御を
行うことを特徴とする。
は、不揮発性トランジスタからなるメモリセルが二次元
的に配置されたメモリセルブロックと、該メモリセルブ
ロック内に発生した不良メモリセルと置き換えるための
複数個の予備メモリセルからなる予備メモリセルブロッ
クと、前記メモリセルブロックの行を選択するための複
数個の行プリデコーダ回路と、前記メモリセルと同一の
構造の不揮発性トランジスタからなるフューズ素子で構
成された、冗長切替情報が書き込まれる複数個のフュー
ズ回路と、該各フューズ回路に、前記冗長切替情報を書
き込むために必要な電圧を供給するフューズ回路用書込
電圧供給回路と、前記メモリセルブロックからのデータ
を前記予備メモリセルブロックからのデータに切り替え
るための冗長切替回路と、前記フューズ回路に書き込ま
れている冗長切替情報を参照して、前記メモリセルブロ
ックからのデータを前記予備メモリセルブロックからの
データに切り替えるか否かの指示を前記冗長切替回路に
与える冗長切替制御回路とを含む半導体記憶装置におい
て、前記複数個の行プリデコーダ回路と前記複数個のフ
ューズ回路とが一対一に接続され、冗長切替情報書込み
モードにおいては、前記複数個の行プリデコーダ回路に
より前記複数個のフューズ回路のうちの一つが選択され
て、前記冗長切替情報が前記各フューズ回路に書き込ま
れ、読出しモードにおいては、前記フューズ回路に書き
込まれている冗長切替情報を参照して、前記メモリセル
ブロックからのデータを前記予備メモリセルブロックか
らのデータに切り替えるか否かの指示を前記冗長切替回
路に与える冗長切替制御回路によって、冗長切替制御を
行うことを特徴とする。
【００２６】
【作用】本発明の半導体記憶装置では、複数個の行プリ
デコーダ回路と複数個のフューズ回路とが一対一に接続
され、複数個の行プリデコーダ回路により複数個のフュ
ーズ回路のうちの一つが選択されて、冗長切替情報が各
フューズ回路に書き込まれることにより、冗長切替情報
を各フューズ回路に書き込むために従来必要であったフ
ューズ回路用書込制御回路およびフューズ回路用書込制
御回路に関係する配線を不要とすることができる。
デコーダ回路と複数個のフューズ回路とが一対一に接続
され、複数個の行プリデコーダ回路により複数個のフュ
ーズ回路のうちの一つが選択されて、冗長切替情報が各
フューズ回路に書き込まれることにより、冗長切替情報
を各フューズ回路に書き込むために従来必要であったフ
ューズ回路用書込制御回路およびフューズ回路用書込制
御回路に関係する配線を不要とすることができる。
【００２７】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００２８】図１は、本発明の半導体記憶装置の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【００２９】半導体記憶装置１は、６個のフューズ回路
１８1〜１８6が第１乃至第６のプリ行線ＬPC1〜ＬPC6を
介して６個の行プリデコーダ１０1〜１０6と一対一に接
続されており、６個の行プリデコーダ１０1〜１０6によ
り６個のフューズ回路１８1〜１８6のうちの一つが選択
されて、冗長切替情報が各フューズ回路１８1〜１８ 6に
書き込まれる点で、図５に示した従来の半導体記憶装置
100 と異なる。
１８1〜１８6が第１乃至第６のプリ行線ＬPC1〜ＬPC6を
介して６個の行プリデコーダ１０1〜１０6と一対一に接
続されており、６個の行プリデコーダ１０1〜１０6によ
り６個のフューズ回路１８1〜１８6のうちの一つが選択
されて、冗長切替情報が各フューズ回路１８1〜１８ 6に
書き込まれる点で、図５に示した従来の半導体記憶装置
100 と異なる。
【００３０】次に、半導体記憶装置１における冗長切替
制御について説明する。
制御について説明する。
【００３１】冗長切替情報書込みモード時における、メ
モリセルブロック２０1，２０2のどの列線メモリセルを
列線予備メモリセルブロック２１1，２１2中の列線予備
メモリセルに置き換えるかを指示する冗長切替情報の各
フューズ回路１８1〜１８6への書き込みは、次のように
して行われる。各フューズ回路１８1〜１８6は、不揮発
性トランジスタからなるフューズ素子を用いて構成され
ており、冗長切替情報を電気的に書き込むことができる
ものである。冗長切替情報をどのフューズ回路１８1〜
１８6に書き込むかの選択書込み制御は、アドレスバッ
ファ１１によって６個の行プリデコーダ１０1〜１０6の
うちのいずれか一つを選択することにより行われる。た
とえば、図示一番上の行プリデコーダ１０1 がアドレス
バッファ１１によって選択された場合には、行プリデコ
ーダ１０1 と第１のプリ行線ＬPC1を介して接続されて
いるフューズ回路１８1 に、冗長切替情報は書き込まれ
る。なお、このとき、各フューズ回路１８1〜１８6に
は、書き込みに必要な高電圧がフューズ回路用書込電圧
供給回路１９から供給される。
モリセルブロック２０1，２０2のどの列線メモリセルを
列線予備メモリセルブロック２１1，２１2中の列線予備
メモリセルに置き換えるかを指示する冗長切替情報の各
フューズ回路１８1〜１８6への書き込みは、次のように
して行われる。各フューズ回路１８1〜１８6は、不揮発
性トランジスタからなるフューズ素子を用いて構成され
ており、冗長切替情報を電気的に書き込むことができる
ものである。冗長切替情報をどのフューズ回路１８1〜
１８6に書き込むかの選択書込み制御は、アドレスバッ
ファ１１によって６個の行プリデコーダ１０1〜１０6の
うちのいずれか一つを選択することにより行われる。た
とえば、図示一番上の行プリデコーダ１０1 がアドレス
バッファ１１によって選択された場合には、行プリデコ
ーダ１０1 と第１のプリ行線ＬPC1を介して接続されて
いるフューズ回路１８1 に、冗長切替情報は書き込まれ
る。なお、このとき、各フューズ回路１８1〜１８6に
は、書き込みに必要な高電圧がフューズ回路用書込電圧
供給回路１９から供給される。
【００３２】冗長切替制御回路１６は、各フューズ回路
１８1〜１８6にそれぞれ書き込まれている冗長切替情報
を参照して、読出しモード時または書込みモード時に、
ユーザによって入力された列アドレスと比較し、不良メ
モリセルの存在する列アドレスを使用していれば、不良
メモリセルを含む列線メモリセルを列線予備メモリセル
ブロック２１1，２１2中の列線予備メモリセルに置き換
えさせる第１および第２の制御信号を各冗長切替回路１
４1，１４2に出力する。
１８1〜１８6にそれぞれ書き込まれている冗長切替情報
を参照して、読出しモード時または書込みモード時に、
ユーザによって入力された列アドレスと比較し、不良メ
モリセルの存在する列アドレスを使用していれば、不良
メモリセルを含む列線メモリセルを列線予備メモリセル
ブロック２１1，２１2中の列線予備メモリセルに置き換
えさせる第１および第２の制御信号を各冗長切替回路１
４1，１４2に出力する。
【００３３】各メモリセルブロック２０1，２０2には、
列線メモリセルは４列ある。したがって、たとえば図示
左側のメモリセルブロック２０1 について、列線予備メ
モリセルブロック２１1 を使用しているか否かの情報１
ビットと、冗長切替えをしているのならばどの列アドレ
スを切り替えているか否かの情報２ビットが必要となる
ので、一系統の冗長切替制御について、３ビットのフュ
ーズ回路が必要となる。その結果、２個のメモリセルブ
ロック２０1，２０2については、３ビット×２＝６ビッ
ト分のフューズ回路１８1〜１８6が必要となる。
列線メモリセルは４列ある。したがって、たとえば図示
左側のメモリセルブロック２０1 について、列線予備メ
モリセルブロック２１1 を使用しているか否かの情報１
ビットと、冗長切替えをしているのならばどの列アドレ
スを切り替えているか否かの情報２ビットが必要となる
ので、一系統の冗長切替制御について、３ビットのフュ
ーズ回路が必要となる。その結果、２個のメモリセルブ
ロック２０1，２０2については、３ビット×２＝６ビッ
ト分のフューズ回路１８1〜１８6が必要となる。
【００３４】図２は、図１に示したフューズ回路１８1
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【００３５】フューズ回路１８1 は、メモリセル５１1
と、ｎＭＯＳからなる第１のエンハンスメント型トラン
ジスタ５２1 と、ｎＭＯＳからなる第２のエンハンスメ
ント型トランジスタ５３1 と、ｎＭＯＳからなる第１の
ディプレッション型トランジスタ５４1 と、ｎＭＯＳか
らなる第２のディプレッション型トランジスタ５５1と
を含む。
と、ｎＭＯＳからなる第１のエンハンスメント型トラン
ジスタ５２1 と、ｎＭＯＳからなる第２のエンハンスメ
ント型トランジスタ５３1 と、ｎＭＯＳからなる第１の
ディプレッション型トランジスタ５４1 と、ｎＭＯＳか
らなる第２のディプレッション型トランジスタ５５1と
を含む。
【００３６】ここで、メモリセル５１1 は、図１に示し
たメモリセルブロック２０1，２０2を構成するメモリセ
ルと同一の工程で作成されかつ同一の構造をもつもので
あり、そのソースは接地されている。第１のエンハンス
メント型トランジスタ５２1のソースはメモリセル５１1
のドレインと接続されている。第２のエンハンスメン
ト型トランジスタ５３1 のソースは第１のエンハンスメ
ント型トランジスタ５２1 のドレインと接続されてい
る。また、第２のエンハンスメント型トランジスタ５３
1 のゲートは、入力端子５６1 および図１に示した第１
のプリ行線ＬPC1を介して行プリコーダ１０1 と接続さ
れている。メモリセル５１1 のゲートと第２のエンハン
スメント型トランジスタ５３1 のドレインおよびゲート
はそれぞれ、独立にフューズ回路用書込電圧供給回路１
９と接続されている。さらに、メモリセル５１1 のドレ
インは、ゲートが接地された第１のディプレッション型
トランジスタ５４1 を介して出力端子５７1 に接続され
ている。第２のディプレッション型トランジスタ５５1
のゲートおよびドレインは出力端子５７1 に接続されて
おり、そのソースは常に電源電圧レベルＶCCとされてい
る。
たメモリセルブロック２０1，２０2を構成するメモリセ
ルと同一の工程で作成されかつ同一の構造をもつもので
あり、そのソースは接地されている。第１のエンハンス
メント型トランジスタ５２1のソースはメモリセル５１1
のドレインと接続されている。第２のエンハンスメン
ト型トランジスタ５３1 のソースは第１のエンハンスメ
ント型トランジスタ５２1 のドレインと接続されてい
る。また、第２のエンハンスメント型トランジスタ５３
1 のゲートは、入力端子５６1 および図１に示した第１
のプリ行線ＬPC1を介して行プリコーダ１０1 と接続さ
れている。メモリセル５１1 のゲートと第２のエンハン
スメント型トランジスタ５３1 のドレインおよびゲート
はそれぞれ、独立にフューズ回路用書込電圧供給回路１
９と接続されている。さらに、メモリセル５１1 のドレ
インは、ゲートが接地された第１のディプレッション型
トランジスタ５４1 を介して出力端子５７1 に接続され
ている。第２のディプレッション型トランジスタ５５1
のゲートおよびドレインは出力端子５７1 に接続されて
おり、そのソースは常に電源電圧レベルＶCCとされてい
る。
【００３７】次に、本構成例のフューズ回路１８1 の動
作について説明する。
作について説明する。
【００３８】冗長切替情報書込みモード時には、フュー
ズ回路用書込高電圧供給回路１９から第２のエンハンス
メント型トランジスタ５３1 のゲートおよびドレインと
メモリセル５１1 のゲートに、高電圧が独立に供給され
る。続いて、行プリデコーダ１０1 により第１のプリ行
線ＬPC1 が選択されると、選択された第１のプリ行線Ｌ
PC1 を介して行プリデコーダ１０1 と接続されている第
１のエンハンスメント型トランジスタ５２1 のゲートに
高電圧が印加される。その結果、第１のエンハンスメン
ト型トランジスタ５２1 がオンし、メモリセル５１1 の
ドレインに高電圧が印加されてメモリセル５１1 の浮遊
ゲートに電子が注入されることにより、冗長切替情報が
書き込まれる。
ズ回路用書込高電圧供給回路１９から第２のエンハンス
メント型トランジスタ５３1 のゲートおよびドレインと
メモリセル５１1 のゲートに、高電圧が独立に供給され
る。続いて、行プリデコーダ１０1 により第１のプリ行
線ＬPC1 が選択されると、選択された第１のプリ行線Ｌ
PC1 を介して行プリデコーダ１０1 と接続されている第
１のエンハンスメント型トランジスタ５２1 のゲートに
高電圧が印加される。その結果、第１のエンハンスメン
ト型トランジスタ５２1 がオンし、メモリセル５１1 の
ドレインに高電圧が印加されてメモリセル５１1 の浮遊
ゲートに電子が注入されることにより、冗長切替情報が
書き込まれる。
【００３９】読出しモード時または書込みモード時に
は、フューズ回路用書込電圧供給回路１９によって、メ
モリセル５１1 のゲートが電源電圧レベルＶCCにされる
とともに、第２のエンハンスメント型トランジスタ５３
1 のゲートが接地にされる。このとき、第２のエンハン
スメント型トランジスタ５３1 のドレインについては、
どんな電位とされても構わない。いま、冗長切替情報が
メモリセル５１1 に書き込まれている場合には、メモリ
セル５１1 のしきい値は高くなっているため、メモリセ
ル５１1 は非導通状態である。したがって、この場合に
は、ロウレベルの出力信号が出力端子５７1 から出力さ
れる。一方、冗長切替情報がメモリセル５１1 に書き込
まれていなければ、メモリセル５１1 のしきい値はその
ままであるため、メモリセル５１1 は導通状態である。
したがって、この場合には、第２のディプレッション型
トランジスタ５５1 によって充電されるため、ハイレベ
ルの出力信号が出力端子５７1 から出力される。なお、
第１のディプレッション型トランジスタ５４1 は、冗長
切替情報をメモリセル５１1 に書き込むときに、メモリ
セル５１1 のドレインに印加される高電圧が出力端子５
７1 に印加されることを防ぐ働きをする。
は、フューズ回路用書込電圧供給回路１９によって、メ
モリセル５１1 のゲートが電源電圧レベルＶCCにされる
とともに、第２のエンハンスメント型トランジスタ５３
1 のゲートが接地にされる。このとき、第２のエンハン
スメント型トランジスタ５３1 のドレインについては、
どんな電位とされても構わない。いま、冗長切替情報が
メモリセル５１1 に書き込まれている場合には、メモリ
セル５１1 のしきい値は高くなっているため、メモリセ
ル５１1 は非導通状態である。したがって、この場合に
は、ロウレベルの出力信号が出力端子５７1 から出力さ
れる。一方、冗長切替情報がメモリセル５１1 に書き込
まれていなければ、メモリセル５１1 のしきい値はその
ままであるため、メモリセル５１1 は導通状態である。
したがって、この場合には、第２のディプレッション型
トランジスタ５５1 によって充電されるため、ハイレベ
ルの出力信号が出力端子５７1 から出力される。なお、
第１のディプレッション型トランジスタ５４1 は、冗長
切替情報をメモリセル５１1 に書き込むときに、メモリ
セル５１1 のドレインに印加される高電圧が出力端子５
７1 に印加されることを防ぐ働きをする。
【００４０】なお、他のフューズ回路１８2〜１８6の構
成および動作は、上述したフューズ回路１８1 の構成お
よび動作と同様である。
成および動作は、上述したフューズ回路１８1 の構成お
よび動作と同様である。
【００４１】図３は、図１に示した冗長切替制御回路１
６の一構成例を説明するための冗長切替制御回路ブロッ
ク６０を示すブロック図である。なお、図３に示す冗長
切替制御回路ブロック６０は、各メモリセルブロック２
０1，２０2に対して列冗長切替制御する一系統分であ
り、冗長切替制御回路１６は冗長切替制御回路ブロック
６０を２個設けることで構成されている。
６の一構成例を説明するための冗長切替制御回路ブロッ
ク６０を示すブロック図である。なお、図３に示す冗長
切替制御回路ブロック６０は、各メモリセルブロック２
０1，２０2に対して列冗長切替制御する一系統分であ
り、冗長切替制御回路１６は冗長切替制御回路ブロック
６０を２個設けることで構成されている。
【００４２】冗長切替制御回路ブロック６０は、２個の
冗長切替情報比較回路６１1，６２1と、３入力のＮＡＮ
Ｄ回路６３とを含む。ここで、図示上側の冗長切替情報
比較回路６１1 には、図１に示したフューズ回路１８1
の出力信号およびアドレスバッファ１１からの列アドレ
スＲＡＤ11が入力される。図示下側の冗長切替情報比較
回路６２1 には、フューズ回路１８2 の出力信号および
アドレスバッファ１１からの列アドレスＲＡＤ12が入力
される。ＮＡＮＤ回路６３には、各冗長切替情報比較回
路６１1，６２1の出力信号とフューズ回路１８3 の出力
信号とが入力される。ここで、フューズ回路１８1 およ
びフューズ回路１８2 には、不良メモリセルの存在する
列アドレスに関する冗長切替情報が書き込まれ、フュー
ズ回路１８3 には、各メモリセルブロック２０1，２０2
で冗長切替制御を実施しているか否かに関する冗長切替
情報（冗長切替制御が実施されているときはハイレベ
ル、冗長切替が実施されていないときはロウレベル）が
書き込まれる。
冗長切替情報比較回路６１1，６２1と、３入力のＮＡＮ
Ｄ回路６３とを含む。ここで、図示上側の冗長切替情報
比較回路６１1 には、図１に示したフューズ回路１８1
の出力信号およびアドレスバッファ１１からの列アドレ
スＲＡＤ11が入力される。図示下側の冗長切替情報比較
回路６２1 には、フューズ回路１８2 の出力信号および
アドレスバッファ１１からの列アドレスＲＡＤ12が入力
される。ＮＡＮＤ回路６３には、各冗長切替情報比較回
路６１1，６２1の出力信号とフューズ回路１８3 の出力
信号とが入力される。ここで、フューズ回路１８1 およ
びフューズ回路１８2 には、不良メモリセルの存在する
列アドレスに関する冗長切替情報が書き込まれ、フュー
ズ回路１８3 には、各メモリセルブロック２０1，２０2
で冗長切替制御を実施しているか否かに関する冗長切替
情報（冗長切替制御が実施されているときはハイレベ
ル、冗長切替が実施されていないときはロウレベル）が
書き込まれる。
【００４３】次に、本構成例の冗長切替制御回路ブロッ
ク６０の動作について説明する。
ク６０の動作について説明する。
【００４４】読出しモード時または書込みモード時に
は、図示上側の冗長切替情報比較回路６１1 では、フュ
ーズ回路１８1 から送られてくる冗長切替情報が示す列
アドレスとアドレスバッファ１１から送られてくる列ア
ドレスＲＡＤ11との比較が行われ、両者が一致したとき
にはハイレベルの出力信号が出力され、両者が一致しな
いときにはロウレベルの出力信号が出力される。また、
図示下側の冗長切替情報比較回路６２1 では、フューズ
回路１８2 から送られてくる冗長切替情報が示す列アド
レスとアドレスバッファ１１から送られてくる列アドレ
スＲＡＤ12との比較が行われ、両者が一致したときには
ハイレベルの出力信号が出力され、両者が一致しないと
きにはロウレベルの出力信号が出力される。
は、図示上側の冗長切替情報比較回路６１1 では、フュ
ーズ回路１８1 から送られてくる冗長切替情報が示す列
アドレスとアドレスバッファ１１から送られてくる列ア
ドレスＲＡＤ11との比較が行われ、両者が一致したとき
にはハイレベルの出力信号が出力され、両者が一致しな
いときにはロウレベルの出力信号が出力される。また、
図示下側の冗長切替情報比較回路６２1 では、フューズ
回路１８2 から送られてくる冗長切替情報が示す列アド
レスとアドレスバッファ１１から送られてくる列アドレ
スＲＡＤ12との比較が行われ、両者が一致したときには
ハイレベルの出力信号が出力され、両者が一致しないと
きにはロウレベルの出力信号が出力される。
【００４５】ＮＡＮＤ回路６３からは、２個の冗長切替
情報比較回路６１1，６２1の出力信号およびフューズ回
路１８3 の出力信号がすべてハイレベルのときに、ロウ
レベルの出力信号が出力され、それ以外のときには、ハ
イレベルの出力信号が出力される。すなわち、フューズ
回路１８1 からの列アドレスと列アドレスＲＡＤ11およ
びフューズ回路１８2 からの列アドレスと列アドレスＲ
ＡＤ12とがともに一致し、かつ、フューズ回路１８3 か
らの冗長切替情報が冗長切替制御を実施していることを
示しているときにのみ、ＮＡＮＤ回路６３の出力信号は
ロウレベルとなる。
情報比較回路６１1，６２1の出力信号およびフューズ回
路１８3 の出力信号がすべてハイレベルのときに、ロウ
レベルの出力信号が出力され、それ以外のときには、ハ
イレベルの出力信号が出力される。すなわち、フューズ
回路１８1 からの列アドレスと列アドレスＲＡＤ11およ
びフューズ回路１８2 からの列アドレスと列アドレスＲ
ＡＤ12とがともに一致し、かつ、フューズ回路１８3 か
らの冗長切替情報が冗長切替制御を実施していることを
示しているときにのみ、ＮＡＮＤ回路６３の出力信号は
ロウレベルとなる。
【００４６】冗長切替制御回路ブロック６０の出力信号
（すなわち、ＮＡＮＤ回路６３の出力信号）は、第１の
制御信号として、第１の制御信号線ＬC1を介して冗長切
替回路１４1 に入力される。冗長切替回路１４1 では、
送られてきた冗長切替制御回路ブロック６０の出力信号
がロウレベルのときには、列線予備メモリセルブロック
２１1 からのデータをセンスアンプ１５1 に出力し、一
方、送られてきた冗長切替制御回路ブロック６０の出力
信号がハイレベルのときには、メモリセルブロック２０
1 からのデータをセンスアンプ１５1 に出力する。
（すなわち、ＮＡＮＤ回路６３の出力信号）は、第１の
制御信号として、第１の制御信号線ＬC1を介して冗長切
替回路１４1 に入力される。冗長切替回路１４1 では、
送られてきた冗長切替制御回路ブロック６０の出力信号
がロウレベルのときには、列線予備メモリセルブロック
２１1 からのデータをセンスアンプ１５1 に出力し、一
方、送られてきた冗長切替制御回路ブロック６０の出力
信号がハイレベルのときには、メモリセルブロック２０
1 からのデータをセンスアンプ１５1 に出力する。
【００４７】なお、冗長切替制御回路１６が有する他の
冗長切替制御回路ブロックには、フューズ回路１８3 の
出力信号，フューズ回路１８4 の出力信号，フューズ回
路１８5 の出力信号，列アドレスＲＡＤ21および列アド
レスＲＡＤ22がそれぞれ入力されるとともに、その出力
信号は、第２の制御信号として、第２の制御信号線Ｌ C2
を介して冗長切替回路１４2 に入力される。この冗長切
替制御回路ブロックの構成および動作については、上述
した冗長切替制御回路ブロック６０の構成および動作と
同様であるため、説明は省略する。
冗長切替制御回路ブロックには、フューズ回路１８3 の
出力信号，フューズ回路１８4 の出力信号，フューズ回
路１８5 の出力信号，列アドレスＲＡＤ21および列アド
レスＲＡＤ22がそれぞれ入力されるとともに、その出力
信号は、第２の制御信号として、第２の制御信号線Ｌ C2
を介して冗長切替回路１４2 に入力される。この冗長切
替制御回路ブロックの構成および動作については、上述
した冗長切替制御回路ブロック６０の構成および動作と
同様であるため、説明は省略する。
【００４８】図４は、図１に示したフューズ回路１８1
の他の構成例を示すブロック図である。
の他の構成例を示すブロック図である。
【００４９】本構成例のフューズ回路１８1 は、大きな
ディメンジョンが必要である図２に示した第２のエンハ
ンスメント型トランジスタ５３1 を各フューズ回路１８
1〜１８6で共通化するため、フューズ回路用書込電圧供
給回路１９と各フューズ回路１８1〜１８6との間に、ｎ
ＭＯＳからなる第４のエンハンスメント型トランジスタ
９０が設けられている点で、図２に示した構成例のフュ
ーズ回路１８1 と異なる。なお、これにより、本構成例
のフューズ回路１８1 は、より小さい面積で同一の機能
を有するフューズ回路１８1〜１８6を実現することがで
きるため、周辺回路の占有面積をさらに小さくすること
が可能となる。
ディメンジョンが必要である図２に示した第２のエンハ
ンスメント型トランジスタ５３1 を各フューズ回路１８
1〜１８6で共通化するため、フューズ回路用書込電圧供
給回路１９と各フューズ回路１８1〜１８6との間に、ｎ
ＭＯＳからなる第４のエンハンスメント型トランジスタ
９０が設けられている点で、図２に示した構成例のフュ
ーズ回路１８1 と異なる。なお、これにより、本構成例
のフューズ回路１８1 は、より小さい面積で同一の機能
を有するフューズ回路１８1〜１８6を実現することがで
きるため、周辺回路の占有面積をさらに小さくすること
が可能となる。
【００５０】本構成例のフューズ回路１８1 は、メモリ
セル７１1 と、ｎＭＯＳからなる第１のエンハンスメン
ト型トランジスタ７２1 と、ｎＭＯＳからなる第１のデ
ィプレッション型トランジスタ７４1 と、ｎＭＯＳから
なる第２のディプレッション型トランジスタ７５1 と、
ｐＭＯＳからなる第２のエンハンスメント型トランジス
タ８１1 と、ｎＭＯＳからなる第３のエンハンスメント
型トランジスタ８２1とを含む。
セル７１1 と、ｎＭＯＳからなる第１のエンハンスメン
ト型トランジスタ７２1 と、ｎＭＯＳからなる第１のデ
ィプレッション型トランジスタ７４1 と、ｎＭＯＳから
なる第２のディプレッション型トランジスタ７５1 と、
ｐＭＯＳからなる第２のエンハンスメント型トランジス
タ８１1 と、ｎＭＯＳからなる第３のエンハンスメント
型トランジスタ８２1とを含む。
【００５１】ここで、メモリセル７１1 は、図１に示し
たメモリセルブロック２０1，２０2を構成するメモリセ
ルと同一の工程で作成されかつ同一の構造をもつもので
あり、そのソースは接地されている。第１のエンハンス
メント型トランジスタ７２1のソースはメモリセル７１1
のドレインと接続されている。第１のエンハンスメン
ト型トランジスタ７２1 のドレインは、ｎＭＯＳからな
る第４のエンハンスメントトランジスタ９０のソースと
接続されている。また、第１のエンハンスメント型トラ
ンジスタ７２1 のゲートは、第２のエンハンスメント型
トランジスタ８１1 ，入力端子７６1 および図１に示し
た第１のプリ行線ＬPC1 を介して行プリコーダ１０1 と
接続されているとともに、第３のエンハンスメント型ト
ランジスタ８２1 を介して接地されている。第２のエン
ハンスメント型トランジスタ８１ 1 のゲートと第３のエ
ンハンスメント型トランジスタ８２1 のゲートとは、互
いに接続されている。
たメモリセルブロック２０1，２０2を構成するメモリセ
ルと同一の工程で作成されかつ同一の構造をもつもので
あり、そのソースは接地されている。第１のエンハンス
メント型トランジスタ７２1のソースはメモリセル７１1
のドレインと接続されている。第１のエンハンスメン
ト型トランジスタ７２1 のドレインは、ｎＭＯＳからな
る第４のエンハンスメントトランジスタ９０のソースと
接続されている。また、第１のエンハンスメント型トラ
ンジスタ７２1 のゲートは、第２のエンハンスメント型
トランジスタ８１1 ，入力端子７６1 および図１に示し
た第１のプリ行線ＬPC1 を介して行プリコーダ１０1 と
接続されているとともに、第３のエンハンスメント型ト
ランジスタ８２1 を介して接地されている。第２のエン
ハンスメント型トランジスタ８１ 1 のゲートと第３のエ
ンハンスメント型トランジスタ８２1 のゲートとは、互
いに接続されている。
【００５２】メモリセル７１1 のゲートと第２のエンハ
ンスメント型トランジスタ８１1 のゲート（第３のエン
ハンスメント型トランジスタ８２1 のゲート）とはそれ
ぞれ、独立にフューズ回路用書込電圧供給回路１９と接
続されている。また、メモリセル７１1 のドレインは、
ゲートが接地された第１のディプレッション型トランジ
スタ７４1 を介して出力端子７７1 に接続されている。
第２のディプレッション型トランジスタ７５1 のゲート
およびドレインは出力端子７７1 に接続されており、そ
のソースは常に電源電圧レベルＶCCとされている。
ンスメント型トランジスタ８１1 のゲート（第３のエン
ハンスメント型トランジスタ８２1 のゲート）とはそれ
ぞれ、独立にフューズ回路用書込電圧供給回路１９と接
続されている。また、メモリセル７１1 のドレインは、
ゲートが接地された第１のディプレッション型トランジ
スタ７４1 を介して出力端子７７1 に接続されている。
第２のディプレッション型トランジスタ７５1 のゲート
およびドレインは出力端子７７1 に接続されており、そ
のソースは常に電源電圧レベルＶCCとされている。
【００５３】なお、第４のエンハンスメント型トランジ
スタ９０のドレインおよびゲートはそれぞれ、独立にフ
ューズ回路用書込電圧供給回路１９と接続されている。
スタ９０のドレインおよびゲートはそれぞれ、独立にフ
ューズ回路用書込電圧供給回路１９と接続されている。
【００５４】次に、本構成例のフューズ回路１８1 の動
作について説明するが、メモリセル７１1 ，第１のエン
ハンスメント型トランジスタ７２1 ，第１のディプレッ
ション型トランジスタ７４1 および第２のディプレッシ
ョン型トランジスタ７５1 の動作に関しては、図２に示
したメモリセル５１1 ，第１のエンハンスメント型トラ
ンジスタ５２1 ，第１のディプレッション型トランジス
タ５４1 および第２のディプレッション型トランジスタ
５５1 の動作と同様であるため、説明は省略する。
作について説明するが、メモリセル７１1 ，第１のエン
ハンスメント型トランジスタ７２1 ，第１のディプレッ
ション型トランジスタ７４1 および第２のディプレッシ
ョン型トランジスタ７５1 の動作に関しては、図２に示
したメモリセル５１1 ，第１のエンハンスメント型トラ
ンジスタ５２1 ，第１のディプレッション型トランジス
タ５４1 および第２のディプレッション型トランジスタ
５５1 の動作と同様であるため、説明は省略する。
【００５５】冗長切替情報書込みモード時には、書き込
み用の高電圧がフューズ回路用書込電圧供給回路１９か
ら第４のエンハンスメント型トランジスタ９０のゲート
およびドレインにそれぞれ印加されることにより、第４
のエンハンスメント型トランジスタ９０のゲートがハイ
レベルとなり、第４のエンハンスメント型トランジスタ
９０は導通状態となる。その結果、第４のエンハンスメ
ント型トランジスタ９０のソースに接続されているフュ
ーズ回路１８1 に、冗長切替情報の書き込みに必要な電
圧が供給される。また、このとき、第２のエンハンスメ
ント型トランジスタ８１1 のゲートおよび第３のエンハ
ンスメント型トランジスタ８２1 のゲートには、フュー
ズ回路用書込電圧供給回路１９からロウレベルの電圧が
印加される。その結果、第２のエンハンスメント型トラ
ンジスタ８１1 は導通状態となり、第３のエンハンスメ
ント型トランジスタ８２1 は非導通状態となるため、行
プリデコーダ１０1 の出力信号によって、フューズ回路
１８1 の書込み選択制御が可能となる。
み用の高電圧がフューズ回路用書込電圧供給回路１９か
ら第４のエンハンスメント型トランジスタ９０のゲート
およびドレインにそれぞれ印加されることにより、第４
のエンハンスメント型トランジスタ９０のゲートがハイ
レベルとなり、第４のエンハンスメント型トランジスタ
９０は導通状態となる。その結果、第４のエンハンスメ
ント型トランジスタ９０のソースに接続されているフュ
ーズ回路１８1 に、冗長切替情報の書き込みに必要な電
圧が供給される。また、このとき、第２のエンハンスメ
ント型トランジスタ８１1 のゲートおよび第３のエンハ
ンスメント型トランジスタ８２1 のゲートには、フュー
ズ回路用書込電圧供給回路１９からロウレベルの電圧が
印加される。その結果、第２のエンハンスメント型トラ
ンジスタ８１1 は導通状態となり、第３のエンハンスメ
ント型トランジスタ８２1 は非導通状態となるため、行
プリデコーダ１０1 の出力信号によって、フューズ回路
１８1 の書込み選択制御が可能となる。
【００５６】冗長切替情報読出しモード時には、第４の
エンハンスメント型トランジスタ９０のゲートはフュー
ズ回路用書込電圧供給回路１９によって接地されて、第
４のエンハンスメント型トランジスタ９０非導通状態と
される。なお、このとき、第４のエンハンスメント型ト
ランジスタ９０のドレインに印加される電圧は、どのよ
うな電位であっても構わない。また、第２のエンハンス
メント型トランジスタ８１1 のゲートおよび第３のエン
ハンスメント型トランジスタ８２1 のゲートには、フュ
ーズ回路用書込電圧供給回路１９によってハイレベルの
電圧が印加される。その結果、第２のエンハンスメント
型トランジスタ８１1 は非導通状態となり、第３のエン
ハンスメント型トランジスタ８２1 は導通状態となるた
め、第１のエンハンスメント型トランジスタ７２1 のゲ
ートは常にロウレベルとされる。
エンハンスメント型トランジスタ９０のゲートはフュー
ズ回路用書込電圧供給回路１９によって接地されて、第
４のエンハンスメント型トランジスタ９０非導通状態と
される。なお、このとき、第４のエンハンスメント型ト
ランジスタ９０のドレインに印加される電圧は、どのよ
うな電位であっても構わない。また、第２のエンハンス
メント型トランジスタ８１1 のゲートおよび第３のエン
ハンスメント型トランジスタ８２1 のゲートには、フュ
ーズ回路用書込電圧供給回路１９によってハイレベルの
電圧が印加される。その結果、第２のエンハンスメント
型トランジスタ８１1 は非導通状態となり、第３のエン
ハンスメント型トランジスタ８２1 は導通状態となるた
め、第１のエンハンスメント型トランジスタ７２1 のゲ
ートは常にロウレベルとされる。
【００５７】以上説明した本発明の半導体記憶装置に係
る冗長回路は、メモリセルブロック中の不良メモリセル
を含む列線メモリセルを列線予備メモリセルブロック中
の列線予備メモリセルに置き換えるためのものである
が、メモリセルブロック中の不良メモリセルをを含む行
線メモリセルを行線予備メモリセルブロック中の行線予
備メモリセルに置き換えるためのもの，複数個のメモリ
セルブロック中の不良メモリセルブロックを予備メモリ
セルブロックに置き換えるためのもの、または、これら
の組み合わせによるものについても、同様にして構成す
ることができるとともに、同様の効果を得ることができ
る。
る冗長回路は、メモリセルブロック中の不良メモリセル
を含む列線メモリセルを列線予備メモリセルブロック中
の列線予備メモリセルに置き換えるためのものである
が、メモリセルブロック中の不良メモリセルをを含む行
線メモリセルを行線予備メモリセルブロック中の行線予
備メモリセルに置き換えるためのもの，複数個のメモリ
セルブロック中の不良メモリセルブロックを予備メモリ
セルブロックに置き換えるためのもの、または、これら
の組み合わせによるものについても、同様にして構成す
ることができるとともに、同様の効果を得ることができ
る。
【００５８】なお、チップサイズ縮小化が図れる半導体
記憶装置として、以下に示す２つの半導体記憶装置が提
案されているが、本発明の半導体記憶装置は、これらの
半導体記憶装置よりもさらにチップサイズの低減を図れ
る。 （１）冗長デコーダのアドレスセレクタ内のアドレスヒ
ューズラッチを廃止し、アドレス信号の伝達路線上にプ
ログラミングヒューズを設けることにより、冗長デコー
ダの面積を小さくした半導体記憶装置（特開昭６３−１
３８５９９号公報） （２）行アドレスロール回路および列アドレスロール回
路のいずれか一方を用いて、冗長用メモリの行ラインお
よび列ラインの双方を同時に切り替えるようにして、ア
ドレスロール回路を半減させることにより、チップサイ
ズの低減を図った半導体記憶装置（特開平１−１３８６
９８号公報）
記憶装置として、以下に示す２つの半導体記憶装置が提
案されているが、本発明の半導体記憶装置は、これらの
半導体記憶装置よりもさらにチップサイズの低減を図れ
る。 （１）冗長デコーダのアドレスセレクタ内のアドレスヒ
ューズラッチを廃止し、アドレス信号の伝達路線上にプ
ログラミングヒューズを設けることにより、冗長デコー
ダの面積を小さくした半導体記憶装置（特開昭６３−１
３８５９９号公報） （２）行アドレスロール回路および列アドレスロール回
路のいずれか一方を用いて、冗長用メモリの行ラインお
よび列ラインの双方を同時に切り替えるようにして、ア
ドレスロール回路を半減させることにより、チップサイ
ズの低減を図った半導体記憶装置（特開平１−１３８６
９８号公報）
【００５９】
【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。
ので、次の効果を奏する。
【００６０】冗長切替情報を各フューズ回路に書き込む
ために従来必要であったフューズ回路用書込制御回路お
よびフューズ回路用書込制御回路に関係する配線を不要
とすることができるため、周辺回路の面積を減少するこ
とができる結果、冗長回路の大規模化によっても生産性
の向上が図れる。
ために従来必要であったフューズ回路用書込制御回路お
よびフューズ回路用書込制御回路に関係する配線を不要
とすることができるため、周辺回路の面積を減少するこ
とができる結果、冗長回路の大規模化によっても生産性
の向上が図れる。
【図１】本発明の半導体記憶装置の一実施例の構成を示
すブロック図である。
すブロック図である。
【図２】図１に示したフューズ回路の一構成例を示すブ
ロック図である。
ロック図である。
【図３】図１に示した冗長切替制御回路の一構成例を説
明するための冗長切替制御回路ブロックを示すブロック
図である。
明するための冗長切替制御回路ブロックを示すブロック
図である。
【図４】図１に示したフューズ回路の他の構成例を示す
ブロック図である。
ブロック図である。
【図５】不揮発性トランジスタからなるメモリセルを有
する半導体記憶装置の一従来例を示すブロック図であ
る。
する半導体記憶装置の一従来例を示すブロック図であ
る。
１ 半導体記憶装置 １０1〜１０6 行プリデコーダ １１ アドレスバッファ １２11〜１２62 行デコーダ １３1，１３2 列セレクタ １４1，１４2 冗長切替回路 １５1，１５2 センスアンプ １６ 冗長切替制御回路 １８1〜１８6 フューズ回路 １９ フューズ回路用書込電圧供給回路 ２０1，２０2 メモリセルブロツク ２１1，２１2 列線予備メモリセルブロック ５１1，７１1 メモリセル ５２1，７２1 第１のエンハンスメント型トランジス
タ ５３1，８１1 第２のエンハンスメント型トランジス
タ ５４1，７４1 第１のディプレッション型トランジス
タ ５５1，７５1 第２のディプレッション型トランジス
タ ６０ 冗長切替制御回路ブロック ６１1，６２1 冗長切替情報比較回路 ６３ ＮＡＮＤ回路 ８２1 第３のエンハンスメント型トランジスタ ９０ 第４のエンハンスメント型トランジスタ
タ ５３1，８１1 第２のエンハンスメント型トランジス
タ ５４1，７４1 第１のディプレッション型トランジス
タ ５５1，７５1 第２のディプレッション型トランジス
タ ６０ 冗長切替制御回路ブロック ６１1，６２1 冗長切替情報比較回路 ６３ ＮＡＮＤ回路 ８２1 第３のエンハンスメント型トランジスタ ９０ 第４のエンハンスメント型トランジスタ
Claims (2)
- 【請求項１】 不揮発性トランジスタからなるメモリセ
ルが二次元的に配置されたメモリセルブロックと、 該メモリセルブロック内に発生した不良メモリセルと置
き換えるための複数個の予備メモリセルからなる予備メ
モリセルブロックと、 前記メモリセルブロックの行を選択するための複数個の
行プリデコーダ回路と、 前記メモリセルと同一の構造の不揮発性トランジスタか
らなるフューズ素子で構成された、冗長切替情報が書き
込まれる複数個のフューズ回路と、 該各フューズ回路に、前記冗長切替情報を書き込むため
に必要な電圧を供給するフューズ回路用書込電圧供給回
路と、 前記メモリセルブロックからのデータを前記予備メモリ
セルブロックからのデータに切り替えるための冗長切替
回路と、 前記フューズ回路に書き込まれている冗長切替情報を参
照して、前記メモリセルブロックからのデータを前記予
備メモリセルブロックからのデータに切り替えるか否か
の指示を前記冗長切替回路に与える冗長切替制御回路と
を含む半導体記憶装置において、 前記複数個の行プリデコーダ回路と前記複数個のフュー
ズ回路とが一対一に接続され、冗長切替情報書込みモードにおいては、 前記複数個の行
プリデコーダ回路により前記複数個のフューズ回路のう
ちの一つが選択されて、前記冗長切替情報が前記各フュ
ーズ回路に書き込まれ、 読出しモードにおいては、前記フューズ回路に書き込ま
れている冗長切替情報を参照して、前記メモリセルブロ
ックからのデータを前記予備メモリセルブロックからの
データに切り替えるか否かの指示を前記冗長切替回路に
与える冗長切替制御回路によって、冗長切替制御を行う
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記フューズ回路用書込電圧供給回路と
前記複数個のフューズ回路との間に、エンハンスメント
型トランジスタが設けられていることを特徴とする請求
項１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23638593A JP2616544B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置 |
| KR1019940023756A KR0140350B1 (ko) | 1993-09-22 | 1994-09-17 | 반도체 기억 장치 |
| KR1019940023756A KR950009744A (ko) | 1993-09-22 | 1994-09-17 | 반도체 기억 장치 |
| EP94114729A EP0645712B1 (en) | 1993-09-22 | 1994-09-19 | Semiconductor storage device with redundancy |
| DE69430890T DE69430890T2 (de) | 1993-09-22 | 1994-09-19 | Halbleiterspeichergerät mit Redundanz |
| US08/310,311 US5446693A (en) | 1993-09-22 | 1994-09-22 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23638593A JP2616544B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793991A JPH0793991A (ja) | 1995-04-07 |
| JP2616544B2 true JP2616544B2 (ja) | 1997-06-04 |
Family
ID=17000000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23638593A Expired - Fee Related JP2616544B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5446693A (ja) |
| EP (1) | EP0645712B1 (ja) |
| JP (1) | JP2616544B2 (ja) |
| KR (2) | KR950009744A (ja) |
| DE (1) | DE69430890T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221993A (ja) * | 1994-03-25 | 1996-08-30 | Seiko Instr Inc | 半導体集積回路装置、その製造方法及びその駆動方法 |
| JPH08335390A (ja) * | 1995-06-08 | 1996-12-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JP3036411B2 (ja) * | 1995-10-18 | 2000-04-24 | 日本電気株式会社 | 半導体記憶集積回路装置 |
| US5706292A (en) * | 1996-04-25 | 1998-01-06 | Micron Technology, Inc. | Layout for a semiconductor memory device having redundant elements |
| US5966388A (en) * | 1997-01-06 | 1999-10-12 | Micron Technology, Inc. | High-speed test system for a memory device |
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