[go: up one dir, main page]

KR920010347B1 - 분할된 워드라인을 가지는 메모리장치의 리던던시 구조 - Google Patents

분할된 워드라인을 가지는 메모리장치의 리던던시 구조 Download PDF

Info

Publication number
KR920010347B1
KR920010347B1 KR1019890020608A KR890020608A KR920010347B1 KR 920010347 B1 KR920010347 B1 KR 920010347B1 KR 1019890020608 A KR1019890020608 A KR 1019890020608A KR 890020608 A KR890020608 A KR 890020608A KR 920010347 B1 KR920010347 B1 KR 920010347B1
Authority
KR
South Korea
Prior art keywords
block
redundant
redundancy
output
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019890020608A
Other languages
English (en)
Other versions
KR910013283A (ko
Inventor
박희철
김창래
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019890020608A priority Critical patent/KR920010347B1/ko
Priority to US07/486,400 priority patent/US5060197A/en
Priority to JP2096600A priority patent/JPH03203895A/ja
Publication of KR910013283A publication Critical patent/KR910013283A/ko
Application granted granted Critical
Publication of KR920010347B1 publication Critical patent/KR920010347B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용 없음.

Description

분할된 워드라인을 가지는 메모리장치의 리던던시 구조
제1도는 종래의 리던던시 셀을 가지는 스태이틱 램의 구성도.
제2도는 제1도의 주요내부 회로도.
제3도는 본 발명의 리던던시 셀을 가지는 스태이틱 램의 구성도.
제4도는 제3도의 주요내부 회로도.
제5a도는 리던던시 디코더의 회로도.
제5b도는 블록선택 디코더의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,100 : 메모리셀 어레이 20,200 : 어드레스 버퍼
30,300 : 로우디코더 40,410, 20,430 : 리던던시 디코딩
50,500 : 컬럼디코더 60,600 : 블록선택디코더
본 발명은 반도체 메모리장치의 리던던시 구조에 관한 것으로서, 특히 분할워드라인 구조를 가지는 스태이틱 램의 리던던시 장치에 관한 것이다.
반도체 메모리장치에서 불량 메모리셀의 대체를 위한 스패어셀을 가지는 리던던시의 채용은 통상적인 것으로 되고 있으나, 메모리 집적도의 향상에 따라 상기 스패어셀 어레이(또는 리던던시셀 어레이)가 차지하는 면적의 배울이 커진다. 그리고 고집적화에 따른 보다 효율적인 리던던시 동작이 필요하다.
제1도는 종래의 리던던시 구조를 채용한 스태이틱 램(SPAM)이 칩구성도로서, 메로리셀 어레이(10)에 노멀셀 블록(NB1-NBK)과 리던던트블럭(RB1-RBK) 및 블록셀렉터(BS1-BSK) 가 배열되어 었다. 그리고 상기 메모리셀 어레이(10)의 우측에는 외부어드레스신호 XA0-XA7를 받는 어드레스버퍼(20)와, 로우디코더(30)가 구성되어 있고, 좌측에는 블록선택 디코더(60)가 있고, 상부 및 하부에는 각각 컬럼디코더(50)와 리던던시 디코딩회로(40)가 구성되어 있다.
상기 제1도에서 상기 리던던트 블록(RB1-RBK)내의 리던던트셀(또는 스패어셀)들은 한 행에서 하나의 워드라인에 연결되어 있고, 로우디코더(30)로부터 나도는 라인 MWL1-MWLn은 외부 어드레스신호 XA0-XAk에 의해 m개의 행중에서 하나가 선택되기 위한 주워드라인이다.
상기 주워드라인(MWL1-MWLm)은 제2도에 도시된 바와 같이 블럭선택 디코더(60)로 부터 반전되어 들어오는 블록선택신호(BSWL1-BSWLk)와 함께 OR게이트(1)에서 각각 조합되어 단지 선택되는 하나의 블럭의 블록워드라인(BWL11-BWLkm)만을 각각 선택한다.
이와같이 워드라인을 선택하는 방식을 분할워드라인(Divide Word Line : DWL)기술이라고 부르는데, 이에 관한 내용은 이미 공지되어 있다.
상기 제1도 및 제2도의 종래의 리던던시 방법에 의하면, 상기 주워드라인(MWL1-MWLm)에 의해 제어되는 노멜셀에 결함에 발생하였을때, 상기 결함이 있는 셀에 해당하는 행번지에 호함된 모든 노밀셀을 리던던트 셀(또는 스패어셀)로 교환시킨다.
예를들면, 노밀블럭 NB2의 첫번째 블록워드라인 BWL21에 연결되어있는 노밀셀에 결함이 발생하였을 때에는, 상기 블록워드라인 BWL21의 행에 해당되는 블럭워드라인들(BWL11, B지21- BWLk1)에 연결된 노멀셀들을 상기 리던던트블럭(RB1-RBk)내에서 한 행의 워드라인에 연결되어 있는 리던던트 셀(또는 스패어셀)로 대체시키는 것이다.
따라서 상기와 같은 종래의 리던던시 구조 및 방법하에서는 하나의 노멀셀을 대체시키기 위해 하나의 행번지 전체를 바꿔주게 되므로 리던던시의 효울이 떨어지고, 결국 하나의 노멀셀만 리패어(repair)할 수 밖에 없다.
따라서 본 발명의 목적은 SPAM의 리던던시 구조에 있어서, 리더던시 효울을 높일 수 있는 리던던시 장치 및 방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 노멀블럭과 리던던트브럭을 구비하는 반도체 메모리장치에 있어서, 상기 노밀블럭을 선택하는 블록셀렉터와, 외부어드레스의 정형 및 프리디코딩된 신호를 입력하여 블량된 어드레스신호가 물어왔을 때 리던던트 모드를 감지하는 신호를 출력하는 리던던트 디코딩회로(410)와, 외부어드레스의 정형된 신호를 입력하여 블럭선택 신호를 출력하는 블록선택 디코더(600)와, 상기 블럭선택 디코디(600)와 상기 리던던트 디코딩회로(410)의 출력을 입력하여 상기 노멀블럭을 선택하는 반전된 출력과 상기 리던던트 디코딩회로(410)의 출력을 입력하여 상기 리던던트블럭을 선택하는 신호를 출력하는 제2논리 게이트로 구성된 리던던시 조합회로(100)에 의해 상기 노멀블럭을 리던던트블럭으로 대체함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 리던던시 구조를 채용한 SPAM의 구성도이다.
상기 제3도는 SPAM은 노밀셀 블록들(NB1-NBk)과 리던던트 블록들(RB1-RBk)과 상기 블록들 사이의 블록셀렉터(BS1-BSk)를 받는 어드레스 버퍼(200)와, 상기 어드레스 버퍼(200)의 출력에 의해 주워드라인(MWL1-MWLm)을 선택하는 로우디코더(300)와, 컬럼디코더(500)와, 상기 어드레스버퍼(200)의 출력을 받는 블럭선택 디코더(600)와, 리던던트디코딩 회로(410)(420)(30)로 구성되어 있다.
상기 리던던트 디코딩회로(410)(420)(430)는 제5a도에 도시한 바와같이, 휴즈 FR1과 저항R1으로 구성된 휴즈 프로그래밍 회로를 사용하여, 휴즈들(F1-F2)과 상기 어드레스버퍼(200)의 프리디코딩된 출력(RA0/RA0, …, RAk/RAk)을 게이트로 입력하는 N형 HOSFET들에 의한 NOR논리화에 의해 출력단의 인버터를 통해 리던던트 출력신호 RDi(i=1-k)를 출력하는 회로이다.
상기 블럭선택 디코더(600)는 제5b도에 도시한 바와같이 상기 어드레스버퍼(200)의 출력(Ai, Aj, Ak)을 3입력 낸드게이트로 입력하여 인버터를 통해 블럭셀렉팅 신호 øBSi(i=1-k)를 출력하는 회로이다.
제4도는 본 발명에 따른 리던던시 동작을 보여주는 회로도로서, 상기 제4도에서는 도시한 바와같이, 상기 제3도의 브럭셀렉터(BS1-BSk)의 내부게이트 회로와, 리던던트 디코딩회로(40)(420)(430) 및 블록선택 디코터(600)와, 상기 리던던트 디코딩회로(410)(420)(430) 및 블록선택 디코더(600)의 출력신호들을 조합하여 노밀블럭 워드라인(BWL11-BWLkm) 및 리던던트 블록 워드라인(RBWL1-RBWLk)을 선택할 수 있는 리던던시 조합회로(100)가 구성되어 있다.
상기 리던던시조합회로(100)는 상기 리던던트 디코딩회로(410)(420)(430)의 출력신호 RD1, RD2, ..., RDk와 상기 블록선택 디코더(600)의 출력신호 øBS1, øBS2, ..., øBSk를 입력하여 노밀선택 신호 BSWL1, BSWL2, ..., BSWLk를 출력하는 NAND게이트(31)(32)(33)와, 상기 출력신호 RD1, RD2, ...RDk와 인버터(37-39)에 의해 반전된 상기 출력신호 øBS1, øBS2, ...øBSk를 입력하여 리던던트 선택신호 RBWL1, RBWL2, RBWLk를 출력하는 NOR게이트(34-36)로 구성되어 있다.
이하 상기 제3도 및 제5a-b도와 함께 상기 제4도에 의하여 본 발명이 리던던시 동작을 설명한다.
먼저 제3도에 도시한 바와같이 어드레스버퍼(200)로 입력된 외부어드래스 XA0, ...XAk-1는 버퍼링후 각각 노밀 및 리던던트 프리디코딩되어, 상기 노밀프리디코딩된 신호는 로우디코더(300)에 입력되어 주워드라인 MWL1-MWLm중 하나를 선택하게 된다. 그리고 상기 리던던트 프리디코딩된 신호(RA0-RAk-1)는 제5a도의 리던던트 디코딩회로(410)(420)(430)의 N형 HOSFET의 게이트로 입력된다.
만약 노멀셀에 결함이 발생하지 않아 리패어(repair), 즉 리던던시 동작이 필요하지 않은 경우에는 상기 리던던트 디코딩회로(410)(420)(430)의 출력RDi항상 “하이”상태를 유지하게 되어 선택된 노멀블럭의 노멀 선택번호 BSWLi(i=1-8)를 “로우”상태로 만들어 주어 주워드라인(M지1-MWLm)신호와 함께 NOR게이트(11)를 통해 노밀블럭 워드라인(BWL11-BWLkm)을 인에이블(enable)시킨다.
그리고 블록선택 디코더의 출력 BS1-BSk는 반전되어 리던던시 조합회로(100)의 NOR게이트(34-36)에서 상기 리던던트 디코딩회로 (410)(420)(430)의 출력 RD1-RDk와 함께 게이팅되어 리던던시 동작이 아닐 경우에는 디스에이블 상태가 되어 리던던트 선택신호 RBWL1-RBWLk를 출력하고, 리던던시 동작일때에는 상기 리던던트 선택신호를 인에어블시켜 결함이 발생한 노밀블럭을 해당되는 열에 있는 리던던트 블록으로 대체되도록 한다.
상술한 바와같이 본 발명은 SRAM 리던던시 회로에서 블록선택 디코더와 리던던트 디코딩회로의 출력신호를 조합하여 분할된 노밀블럭당 대응하는 리던던트 블럭으로 리패어가 가능하게 하고, 상기 리던던트 디코딩회로를 칩의 셀영역을 제외한 빈공간에 형성시킴으로써 고집적화에 따른 면적효율을 증대시키고, 리던던시 효율을 크게 하는 이점이 있다.

Claims (1)

  1. 노밀블럭과 리던던트블럭을 구비하는 반도체 메모리장치에 있어서, 상기 노밀블럭을 선택하는 블럭셀렉터와, 어드레스신호가 물어왔을때 리던던트 모드를 감지하는 신호를 출력하는 리던던트 디코딩회로(410)와, 외부어드레스의 정형된 신호를 입력하여 블럭선택 신호를 출력하는 블록선택 디코더(600)와, 상기 블럭선택 디코더(600)와 상기 리던던트 디코딩회로(410)의 출력을 입력하여 상기 노밀블럭을 선택하는 반전된 출력과 상기 리던던트 디코딩회로(410)의 출력을 입력하여 상기 리던던트블럭을 선택하는 신호를 출력하는 제2논리 게이트로 구성된 리던던시 조합회로(100)에 의해 상기 노밀블럭을 리던던트블럭으로 대체함을 특징으로 하는 반도체메모리 장치의 리던던시회로.
KR1019890020608A 1989-12-29 1989-12-30 분할된 워드라인을 가지는 메모리장치의 리던던시 구조 Expired KR920010347B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019890020608A KR920010347B1 (ko) 1989-12-30 1989-12-30 분할된 워드라인을 가지는 메모리장치의 리던던시 구조
US07/486,400 US5060197A (en) 1989-12-30 1990-02-28 Static random access memory with redundancy
JP2096600A JPH03203895A (ja) 1989-12-29 1990-04-13 冗長構造を持つ半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890020608A KR920010347B1 (ko) 1989-12-30 1989-12-30 분할된 워드라인을 가지는 메모리장치의 리던던시 구조

Publications (2)

Publication Number Publication Date
KR910013283A KR910013283A (ko) 1991-08-08
KR920010347B1 true KR920010347B1 (ko) 1992-11-27

Family

ID=19294657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890020608A Expired KR920010347B1 (ko) 1989-12-29 1989-12-30 분할된 워드라인을 가지는 메모리장치의 리던던시 구조

Country Status (3)

Country Link
US (1) US5060197A (ko)
JP (1) JPH03203895A (ko)
KR (1) KR920010347B1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03194774A (ja) * 1989-12-25 1991-08-26 Hitachi Ltd 外部記憶装置の不良ブロック交替処理方式
US5208775A (en) * 1990-09-07 1993-05-04 Samsung Electronics Co., Ltd. Dual-port memory device
JPH0831279B2 (ja) * 1990-12-20 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 冗長システム
JP3115623B2 (ja) * 1991-02-25 2000-12-11 株式会社日立製作所 スタティック型ｒａｍ
US5392247A (en) * 1991-09-19 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including redundancy circuit
JPH05210998A (ja) * 1992-01-30 1993-08-20 Nec Corp 半導体メモリ装置
US5295101A (en) * 1992-01-31 1994-03-15 Texas Instruments Incorporated Array block level redundancy with steering logic
JP2567180B2 (ja) * 1992-03-23 1996-12-25 株式会社東芝 半導体メモリ
KR950000275B1 (ko) * 1992-05-06 1995-01-12 삼성전자 주식회사 반도체 메모리 장치의 컬럼 리던던시
KR960002777B1 (ko) * 1992-07-13 1996-02-26 삼성전자주식회사 반도체 메모리 장치의 로우 리던던시 장치
US5469401A (en) * 1992-07-14 1995-11-21 Mosaid Technologies Incorporated Column redundancy scheme for DRAM using normal and redundant column decoders programmed with defective array address and defective column address
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
KR960008788B1 (en) * 1992-12-30 1996-07-03 Hyundai Electronics Ind Row redundancy circuit
JP2616544B2 (ja) * 1993-09-22 1997-06-04 日本電気株式会社 半導体記憶装置
US5491664A (en) * 1993-09-27 1996-02-13 Cypress Semiconductor Corporation Flexibilitiy for column redundancy in a divided array architecture
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3351595B2 (ja) * 1993-12-22 2002-11-25 株式会社日立製作所 半導体メモリ装置
JP3077868B2 (ja) * 1993-12-27 2000-08-21 日本電気株式会社 半導体記憶回路装置
US5548225A (en) * 1994-05-26 1996-08-20 Texas Instruments Incorportated Block specific spare circuit
KR960016807B1 (ko) * 1994-06-30 1996-12-21 삼성전자 주식회사 반도체 메모리 장치의 리던던시 회로
JP3260761B2 (ja) * 1994-09-13 2002-02-25 マクロニクス インターナショナル カンパニイ リミテッド フラッシュ・イーピーロム集積回路構造
US5528539A (en) * 1994-09-29 1996-06-18 Micron Semiconductor, Inc. High speed global row redundancy system
JP3807744B2 (ja) * 1995-06-07 2006-08-09 マクロニクス インターナショナル カンパニイ リミテッド 可変プログラムパルス高及びパルス幅によるページモードフラッシュメモリ用自動プログラミングアルゴリズム
AU5251796A (en) * 1996-03-13 1997-10-01 Craig Coel Apparatus and method for utilizing nonperfect memory elements
US5732030A (en) * 1996-06-25 1998-03-24 Texas Instruments Incorporated Method and system for reduced column redundancy using a dual column select
US5841710A (en) * 1997-02-14 1998-11-24 Micron Electronics, Inc. Dynamic address remapping decoder
US6332183B1 (en) 1998-03-05 2001-12-18 Micron Technology, Inc. Method for recovery of useful areas of partially defective synchronous memory components
US6314527B1 (en) 1998-03-05 2001-11-06 Micron Technology, Inc. Recovery of useful areas of partially defective synchronous memory components
US6381707B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. System for decoding addresses for a defective memory array
US6381708B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. Method for decoding addresses for a defective memory array
JP3301398B2 (ja) * 1998-11-26 2002-07-15 日本電気株式会社 半導体記憶装置
US6496876B1 (en) 1998-12-21 2002-12-17 Micron Technology, Inc. System and method for storing a tag to identify a functional storage location in a memory device
JP2000231795A (ja) * 1999-02-08 2000-08-22 Sanyo Electric Co Ltd 半導体メモリ装置
KR100322538B1 (ko) * 1999-07-05 2002-03-18 윤종용 래치 셀을 채용하는 리던던시 회로
US6578157B1 (en) 2000-03-06 2003-06-10 Micron Technology, Inc. Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components
US7269765B1 (en) * 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
JP2002014875A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
JP2003100094A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体記憶装置
KR20080006113A (ko) * 2006-07-11 2008-01-16 삼성전자주식회사 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법
KR101282967B1 (ko) * 2007-09-21 2013-07-08 삼성전자주식회사 리던던시 메모리 블록을 가지는 반도체 메모리 장치 및그의 셀 어레이 구조

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59171318A (ja) * 1983-03-18 1984-09-27 Toshiba Corp プログラム可能スイッチ回路
JPH0666120B2 (ja) * 1983-11-09 1994-08-24 株式会社東芝 半導体記憶装置の冗長部
KR890003691B1 (ko) * 1986-08-22 1989-09-30 삼성전자 주식회사 블럭 열 리던던씨 회로
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
JPH01150298A (ja) * 1987-12-07 1989-06-13 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR910013283A (ko) 1991-08-08
JPH03203895A (ja) 1991-09-05
US5060197A (en) 1991-10-22

Similar Documents

Publication Publication Date Title
KR920010347B1 (ko) 분할된 워드라인을 가지는 메모리장치의 리던던시 구조
EP0029322B1 (en) Semiconductor memory device with redundancy
JP2575919B2 (ja) 半導体記憶装置の冗長回路
KR940007241B1 (ko) 반도체 메모리 장치의 로우 리던던시장치
US20020054518A1 (en) Semiconductor memory device having redundancy
US5461587A (en) Row redundancy circuit and method for a semiconductor memory device with a double row decoder
JPH0666120B2 (ja) 半導体記憶装置の冗長部
KR910009549B1 (ko) 용장회로를 구비한 반도체기억장치
KR19990077600A (ko) 반도체메모리장치
US5357470A (en) Semiconductor memory device having redundancy memory cells
US6094381A (en) Semiconductor memory device with redundancy circuit
US6657907B2 (en) Column repair circuit of semiconductor memory
US6426902B1 (en) Semiconductor memory device having redundancy circuit capable of improving redundancy efficiency
KR100639635B1 (ko) 반도체 기억 장치
JP3688443B2 (ja) 半導体記憶装置
JPH04222998A (ja) 半導体メモリ装置
JPWO2004095471A1 (ja) 半導体記憶装置
US6618301B2 (en) Modular memory structure having adaptable redundancy circuitry
US5479371A (en) Semiconductor memory device
KR0172352B1 (ko) 반도체 메모리 장치의 컬럼 리던던시 제어회로
KR100363089B1 (ko) 리던던시 효율을 향상시키는 리던던시 회로를 포함하는반도체 메모리 장치
KR100572758B1 (ko) 로우 리던던시 리페어 효율을 증가시키는 반도체 메모리장치
JP2000163986A (ja) 半導体記憶装置
KR20020080472A (ko) 메모리 뱅크의 결함 정정을 위한 어드레스 디코딩 시스템및 그 방법
KR940006923B1 (ko) 리던던트 컬럼 디코더를 내장하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

FPAY Annual fee payment

Payment date: 20071101

Year of fee payment: 16

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 16

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20081128

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20081128

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000