JP3354267B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不良メモリセルを救済
する冗長セルを有する半導体メモリに関するもので、特
にスタンバイ時の電流の低減化が要求されるメモリに使
用されるものである。

【０００２】

【従来の技術】半導体メモリにおいては、待機時（スタ
ンバイ時）の電流消費の低減化が要求される場合が多
い。即ちメモリセルにおいては、正常に動作して機能的
な問題ないが、リーク電流が、許容値よりも多く流れる
場合がある。この様なメモリセルが存在すると、スタン
バイ時の電流が増加してしまうので、不良メモリセルと
みなして不使用とし、冗長メモリセルと切り替えるのが
望ましい。

【０００３】図７は、この様な不都合を防止する従来の
手段を示す。図７において、１は、行方向に並んだメモ
リセル、２は、セルよう共通電源線、３は、電源電圧Ｖ
ｃｃを共通電源線２に供給する電源端子、４はヒューズ
である。

【０００４】ここで、許容値以上にリーク電流が生じる
メモリセルを、テスタを用いて発見し、その不良とみな
せるメモリセルと電源端子３との間に接続されているレ
ーザ・ヒューズ４を溶断することによって、リーク経路
を断つことにより、予備（冗長）のメモリセルに置き換
えている。また近時、メモリ容量の増大化が行われてお
り、そのようなために共通電源線２の配線抵抗が大きく
なると、各メモリセル１への電源電圧供給が、端子３か
ら遠距離になるにしたがって低下するため、動作マージ
ンの低下をおこし、問題である。つまり、近時メモリ容
量が大容量化されており、共通電源線２が長尺化される
ことからも問題である。

【０００５】

【発明が解決しようとする課題】本発明は、上記実情に
鑑みてなされたもので、メモリセルがマトリクス状に配
置されたメモリセル・アレイを有する半導体メモリにお
いて、行方向に並ぶメモリセルへ電源供給する共通電源
線の配線抵抗の増大による電源電圧の低下およびチップ
サイズの増大を招くことなく、リーク電流が許容値より
も大きいメモリセルを冗長セルへ置き換え可能で、かつ
安定した動作を期待できるようにしたものである。

【０００６】

【課題を解決するための手段と作用】本発明は、メモリ
セルがマトリクス状に配置されたメモリセル・アレイを
有する半導体メモリにおいて、行方向にある複数のメモ
リセルへ共通に電源を供給する形でＮ（Ｎは１以上の整
数）分割され、一端側から他端側へ電源を供給する共通
電源線と、この共通電源線をＮ分割して得られる各分割
電源線の隣接相互間にそれぞれ介在され、前記電源の供
給を行う一端側から見て近い方に隣接した分割電源線か
らの電圧を増幅することにより得た電源電圧レベルを、
前記電源の供給端から見て遠い方に隣接した分割電源線
へ供給させる電源電圧供給手段と、前記共通電源線の一
端側の電源供給端とこの電源供給端から数えて１番目に
位置した分割電源線との間に介在されたヒューズと、こ
のヒューズを切断して後、前記共通電源線を接地電位に
保持する電位保持手段と、前記ヒューズの切断後、その
ヒューズを切断した行の代りに用いる冗長セルとを具備
したことを特徴とする半導体メモリである。

【０００７】即ち本発明は、共通電源線をＮ分割して、
その分割点の境目毎にそれらをつなぐごとく、増副作用
を行う電源電圧供給手段を設け、該手段から見て電源供
給端に近い方の分割電源線からの降下電源電圧を降下前
の電源電圧まで上昇させて、電源供給端から遠い側の電
圧低下を防止することにより、行方向に渡る各メモリセ
ルへの供給電源電圧を高く保持する。このため、各メモ
リセルでの動作が確実となり、かつ動作の過渡応答にお
いても電源の変動をおさえることができ、しかもヒュー
ズ切断後は、共通電源線を接地電位に保持し続けるよう
にして、ヒューズを切断した共通電源線のフローティン
グ状態をなくするなどのことから、動作の安定化を期待
できる。また、複数本の行選択線については、１本の共
通電源線、１個のヒューズの使用で済ませるので、チッ
プ占有面積を縮小化が可能となると共に、切断すべきヒ
ューズの数が極少となって、信頼性が向上する。このこ
とは、近時の大容量メモリ化のもとでは、一本の共通電
源線、行選択線に付随するメモリセル数が多くなるた
め、もしヒューズの数が多くなって、ヒューズの切断回
数が多くなると、信頼性が低下することからもいえるこ
とである。

【０００８】

【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は、メモリセルがマトリクス状に配列されたメ
モリセル・アレイにおいて、行方向にあるメモリセルが
付随する共通電源線の１列のみを示したもので、図７の
ものに対応させた場合の例である。このため、図１にお
いて図７のものと対応する箇所には同一符号を付してお
く。

【０００９】図１では、共通電源線２を２分割した場合
の例である。その分割電源線２ａと２ｂとの分割点の境
目は、電源電圧供給手段１１で接続される。この手段１
１は、ここではＣＭＯＳインバータ１１ａ、１１ｂを縦
続接続したものを用いている。ＣＭＯＳインバータは、
通常、その電源Ｖｃｃ側にＰＭＯＳトランジスタが、配
置されるため、ＣＭＯＳインバータ出力端に電源Ｖｃｃ
レベルが得られて、好ましい。

【００１０】電源Ｖｃｃの供給端子３に接続されるヒュ
ーズ４と該ヒューズに一番近いメモリセル１との間の分
割電源線２ａには、共通電源線２を接地電位に保持する
電位保持手段１２の出力端１２ａが接続されている。こ
の手段１２は、トランジスタ１３〜１５の部分のフリッ
プフロップ部と、カップリング容量１６からなってい
る。この手段１２の動作は、ヒューズ４が切断されてい
ない状態では、端子３からヒューズ４を介して電源Ｖｃ
ｃ（“１”）レベルが供給され続け、反対側のノード１
２ｂは“０”レベルになっている。一方、図１のメモリ
セル１のいずれかにリーク不良が検出されたときは、レ
ーザ溶断等によって、ヒューズ４を切断し、冗長セルと
の切り替えを行う。尚、ヒューズ４を切断するときは、
電源Ｖｃｃの印加は一切なされていない。よって、ヒュ
ーズ４の切断後に電源Ｖｃｃが再投入されると、容量１
６を介してノード１２ｂが“１”レベルとなり、ノード
１２ａが“０”つまり接地レベルに保持され続け、共通
電源線２は接地レベルに保持され続けるものである。

【００１１】図２、図３は、図１の構成の作用効果説明
するためのものである。ここで図２（ａ）は、図１の電
源電圧供給手段１１を介在させないもので、いわば従来
例のものに相当する。図２（ｂ）は、図１を等価回路的
に示したものである。ここでＬは共通電源線２の長さ、
Ｌ／２は、それぞれ分割電源線２ａ、２ｂの長さ、ｉは
共通電源線２を流れる電流、Ｒは共通電源線の配線抵
抗、Ｖａ、Ｖａ´は、それぞれ図２（ａ）、（ｂ）の遠
端側電圧である。図３は、電源線２の抵抗による電圧降
下状態を示している。

【００１２】即ち図２（ｂ）に示すように、共通電源線
２を２分割しかつ増幅による電源電圧供給手段１１を配
置することにより、手段１１で、分割電源線２ｂにその
始端から末端に向けて、改めてＶｃｃを供給できること
により、従来例に比し、図３にも示される如く Ｖａ´＝Ｖａ／２ の電圧降下となり、電圧降下を従来例の半分にできる。
このため、各メモリセル１には、従来例よりも電圧効果
の少ない、比較的高い電源電圧を供給できるものであ
る。またこのため、動作の過渡応答においても、電源の
変動が小となり、動作マージンが向上する。加えて、共
通電源線２を接地レベルに保持しておくため、動作の安
定化も期待できるものである。

【００１３】図４、図５に、メモリの大容量化および共
通電源線の配線抵抗が上昇したときのメモリセル・アレ
イ（共通電源線１本分）を示す。図４は、本発明を更に
具体化した場合の実施例、図５は、通常の手段を用いて
考えられる共通電源線の電圧降下防止手段（それぞれヒ
ューズ４を介したＶｃｃ供給）を用いたものを示す。図
４、図５共に、ここでは本発明において１本化できる共
通電源線をＮ分割している。

【００１４】図４、図５において、２１、２１、…は行
選択回路（ローデコーダ）、２２、２２、…は行選択線
つまりワード線、２３、２３、…はＮ分割された共通電
源線、２、２、…もＮ分割された電源線を示す。又メモ
リセル１、１、…は、ここではフリップフロップ構成の
スタティック型ＲＡＭセルを仮定している。このメモリ
セル１、１、…は、Ｎ分割の共通電源線２３、２３、…
で（図４）、また２、２、…で（図５）それぞれ動作さ
れ、１つのメモリセル１に着目して、行線２２につなが
る２本の線の一方は、メモリセル１の記憶データをビッ
ト線（図示せず）に通電するスイッチ（トランスファゲ
ート）（図示せず）を開閉制御するためのもの、上記２
本の線の他方は、上記記憶データとは相補関係にあるデ
ータを、上記ビット線とは相補関係にあるビット線（図
示せず）に通電するスイッチを開閉制御するためのもの
である。

【００１５】しかして近時、メモリ容量は増大化されて
いるが、図５のものは、大容量メモリであるから、共通
電源線２の数及びそれに伴うヒューズ４の数とか行選択
線２２の数が多くなるし、１本の共通電源線、行選択線
の長さも長くなるし、これら線中のメモリセル１の数も
多くなるため、チップ占有面積が増大すると共に、１本
の共通電源線、行選択線中にリーク大のメモリセルが存
在する可能性が大であり、従ってセル・アレイ中の複数
のヒューズ４を溶断する必要性が大となって、信頼性に
問題が生じる。しかし図４のものは、各行選択線２２に
ついても共通の共通電源線２３は１本とみなすことがで
き、しかもＶｃｃ供給端の１個のヒューズ４を切断する
だけでよいから、チップ占有面積の増大も少なく、かつ
ヒューズ切断時の信頼性も向上するものである。

【００１６】図６は、電源供給手段１１の異なる実施例
である。この手段１１も、前実施例の場合と同様に、共
通電源線２３を分割する如く配置され、この線２３の手
前で降下しかけた電源電圧を、ＣＭＯＳインバータ３
１、ＰＭＯＳトランジスタ３２により、Ｖｃｃまで上昇
させる。

【００１７】この図６の場合、図１のインバータ２段の
ものより小規模回路化できるし、ＰＭＯＳトランジスタ
３２を介して電源電圧Ｖｃｃを電源線２３に伝えるか
ら、電圧Ｖｃｃがトランジスタ３２を通っても、そのま
まの電源電圧値を電源線２３に伝えることができるもの
である。

【００１８】

【発明の効果】以上説明したごとく本発明によれば、メ
モリセルがマトリクス状に配置されたメモリセル・アレ
イを有する半導体メモリにおいて、行方向に並ぶメモリ
セルへ電源供給する共通電源線の配線抵抗の増大による
電源電圧の低下およびチップサイズの増大を招くことな
く、リーク電流が許容値よりも大きいメモリセルを冗長
セルへ置き換え可能で、かつ安定した動作を期待できる
ものである。

【図面の簡単な説明】

【図１】本発明の実施例を示す回路構成図。

【図２】図１の作用効果の説明図。

【図３】図１の作用効果の説明図。

【図４】図１をさらに具体化した実施例の回路構成図。

【図５】図４の回路と比較するため、従来例を改良した
回路図。

【図６】本発明の異なる実施例の要部の回路図。

【図７】従来のメモリ回路図。

【符号の説明】

１…メモリセル、２、２３…共通電源線、２ａ、２ｂ…
分割電源線、３…電源端子、４…ヒューズ、１１…電源
電圧供給手段、１２…電位保持手段、２１…行デコー
ダ、２２…行選択線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−121687（ＪＰ，Ａ) 特開 平３−149867（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルがマトリクス状に配置されたメ
   モリセル・アレイを有する半導体メモリにおいて、行方
   向にある複数のメモリセルへ共通に電源を供給する形で
   Ｎ（Ｎは１以上の整数）分割され、一端側から他端側へ
   電源を供給するメモリセル用の共通電源線と、この共通
   電源線をＮ分割して得られる各分割電源線の隣接相互間
   にそれぞれ介在され、前記電源の供給を行う一端側から
   見て近い方に隣接した分割電源線からの電圧を増幅する
   ことにより得た電源電圧レベルを、前記電源の供給端か
   ら見て遠い方に隣接した分割電源線へ供給させる電源電
   圧供給手段と、前記共通電源線の一端側の電源供給端と
   この電源供給端から数えて１番目に位置した分割電源線
   との間に介在されたヒューズと、このヒューズを切断し
   て後、前記共通電源線を接地電位に保持する電位保持手
   段と、前記ヒューズの切断後、そのヒューズを切断した
   行の代りに用いる冗長セルとを具備したことを特徴とす
   る半導体メモリ。
2. 【請求項２】前記ヒューズの切断は、スタンバイ時のリ
   ーク電流が、許容値を越えるメモリセルが存在する共通
   電源線について行われる請求項１に記載の半導体メモ
   リ。
3. 【請求項３】前記共通電源線の分割数とその共通電源線
   に付随するメモリセル用の行選択線の数とは対応する請
   求項１に記載の半導体メモリ。
4. 【請求項４】前記電源電圧供給手段は、ＰＭＯＳトラン
   ジスタを介して電源を分割電源線へ供給する請求項１に
   記載の半導体メモリ。
5. 【請求項５】前記メモリセルは、フリップフロップ構成
   のスタティック型セルである請求項１に記載の半導体メ
   モリ。