KR0157339B1 - 반도체 메모리의 불량셀 구제회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야: 메모리 셀중의 불량셀을 리던던시 셀과 대치하고자 하는 분야에서 불량 셀의 동작뿐 아니라 대기 전류 불량원을 완전히 차단시키는 기술이다.

2. 발명이 해결하려고 하는 기술적 과제: 셀 전원전압에 의한 대기전류 불량을 완전히 방지하는 회로를 제공한다.

3. 발명의 해결방법의 요지 : 개시된 회로는, 저항들을 통해 연결된 저항 부하단들과 상기 저항 부하단에 각각의 드레인 단자가 연결되고 게이트 단자들이 워드라인에 접속되며 소오스 단자들이 비트라인 쌍에 각기 연결된 한쌍의 억세스 트랜지스터로 구성된 복수개의 메모리 셀들과, 상기 비트라인 쌍을 통하여 상기 메모리 셀들을 열방향 단위로 프리차아지 하기 위한 복수개의 프리차아지 트랜지스터 쌍을 구비한 반도체 메모리에 있어서: 상기 열 방향 단위로 배치된 상기 메모리 셀들이 대기 전류 불량셀로서 판정된 경우에 상기 저항 부하단들을 통해 메모리 셀로 제공되는 셀 전류 공급을 차단시키는 수단을 제공하며, 상기 프리차아지 트랜지스터쌍의 전류 공급동작 차단시키는 전류차단 수단을 가진다.

4. 발명의 중요한 용도 : 스태틱 메모리의 불량셀 구제회로로로서 적합하게 사용된다.

Description

반도체 메모리의 불량셀 구제회로

제1도는 일반적인 스태틱 램(SRAM)의 메모리 셀의 기본 구조를 보여주는 회로도.

제2도는 종래의 대기 전류(Standby Current)불량셀의 구제를 설명하는 회로도.

제3도는 종래의 또 다른 대기전류 불량셀의 구제를 보여주는 회로도.

제4도는 본 발명의 일 실시예에 따른 불량셀 구제회로도.

제5도는 본 발명의 또다른 실시예의 불량셀 구제회로도.

본 발명은 반도체 메모리의 대기전류(Standby Current) 불량 칩 (Chip)의 구제 분야에 관한 것으로, 특히 대기전류 페일(Fail)을 유발시키는 메모리 셀 혹은 다수의 상기 메모리 셀을 포함하는 하나 혹은 다수의 칼럼(열:Column)이 대기전류 불량을 유발시키지 않도록 이를 제거하여 여분의 셀로의 대치가 될 수 있도록 하는 불량셀 구체회로에 관한 것이다.

일반적으로, 반도체 메모리 장치중 대기전류가 중요한 특성항목인 스태틱 램 제품등에서는 대기전류 불량에 의한 수율감소가 생산성 저하의 주원인중 하나로 되고 있다. 특히, 대용량화되어지면서 메모리 셀은 네배씩 증가하여도 오히려 요구되는 대기전류의 특성치는 같거나 낮아지고 있는 실정이다.

따라서, 일단 웨이퍼상태에서 대기전류 불량으로 판명되어도, 이를 보편적인 동작상의 불량인 칩처럼 불량인 셀을 여분의 셀로 대치함으로써 정상적인 칩으로 구제하고자 하는 것이 최근의 보편적인 기술적 추세이다.

대기전류를 중요시하는 반도체 메모리 장치. 특히 SRAM을 예를 들어보면 대기 전류불량을 유발시키는 요인은 대별하여 메모리 셀 어레이와 주변회로부로 나누어 볼 수 있다. 먼저, 상기 주변회로부에서 대기전류불량을 유발시키는 요인이 존재하는 경우는 대부분 주변회로부를 구성하는 트랜지스터를 포함한 능동소자의 과다 누설전류에 의한 것이거나, 각 회로간의 내부연결 수단들끼리의 잘못된 접속에 의한 것등이 주된 이유임은 공지의 사실이다.

따라서, 상기의 불량상태가 일시적인 비정상적 공정에 의한 것이든 파티클(Particle) 등에 의한 외부적 요인에 의한 것이든 일단 발생하면 주변회로부 내의 불량인 회로를 정상인 회로로 대치하여야 하는데 이는 여분의 주변회로를 갖거나 여분의 내부연결수단을 갖지 않으면 가능하지 않으므로 현실적으로 실현하기 어려운 일이다.

또한, 상기 메모리 셀 어레이가 불량요인인 경우를 고려해 보기 위해 제1도를 참조한다. 제1도는 일반적인 SRAM의 셀 30과 프라차아지 부 20의 회로구성이 나타나 있다. 제1도에서, 상기 메모리 셀 30에 대기전류의 불량을 유발시킬 수 있는 전류원이 접속된 노드들은 비트라인 쌍 BL/BLb 및 33과 셀 전원전압(Cell Power)노드 31이다.

여기서, 상기 셀 파워를 수신하는 상기 노드31에는 고저항 성분 혹은 이와 유사한 전류제한 수단을 가진 소자가 접속되므로, 엑세스 트랜지스터들 36,37의 드레인 단자들에 나타나는 셀 노드(Cell node)CD/CDb 34 및 35에는 극도로 제한된 데이터 유지전류가 공급됨을 알 수 있다.

또한, 상기 비트라인 쌍 BL/BLb 32, 및 33에 접속된 전류원(여기서는 프리차아지 부 20에서 공급되는 전류원)은 스탠바이 상태에서 상기 비트라인을 설정된 전압으로 유지시키는 프리차아지 부 20의 동작에 의해 통상적으로 상기 라인에 제공된다. 상기 비트라인에 흐르는 전류원이 대기전류 불량의 원인으로 되었을 경우에 이를 구제하기 위한 종래의 회로는 제2도에 도시되어 있다.

제2도는 상기한 설명과 메모리 셀 어레이내에 대기전류 불량의 요인이 존재하는 경우 이를 구제하기 위한 회로로서, 특히 비트라인측에 접속된 전류원(즉, 비트라인 프리차아지 회로가 불량 전류의 소스)이 대기전류 불량의 요인이 되었을 때 이를 구제하기 위한 회로이다. 제2도에서; 고부하 저항의 일단과 접지간에 연결된 퓨즈 F11를 포함하는 구제회로 50는 칼럼단위로 프리차아지 회로 20에 각기 연결되어 있음을 알 수 있다.

이러한 구제회로 50의 특징은 대기전류 불량을 유발하는 메모리 셀 30 혹은 상기 셀을 포함하는 칼럼에 전류를 공급하는 전류원을 선택적으로 제거하여 불량인 칼럼을 통해 비정상적인 대기전류가 흐르는 것을 방지할 수 있다는 것이다.

물론, 이때 여분의 칼럼으로써 불량인 칼럼을 대치할 수 있다. 상기 회로가 통상적인 불량셀 구제회로와 근본적으로 다른점은 불량인 칼럼에 위치된 비트라인 프리차아지 회로의 동작을 오프시키는데 있다.

제2도에서 예를 들어, 칼럼 Columnll이 대기 전류불량으로 판명되면 상기 칼럼의 프리차아지 회로 20내의 트랜지스터들 M11 및 M12의 게이트와 접속된 퓨즈 F11을 절단한다. 그러면, 상기 해당 칼럼의 비트라인 프리차아지 회로 20의 게이트에 는 로직 하이가 인가되어 상기 트랜지스터들 M11 및 M12가 오프된다. 따라서, 불량으로 판정된 상기 비트라인에는 전류의 공급이 중단된다. 상기 제2도에 도시된 회로는 미합중국 특허USP 4,587,639호에 보다 상세히 개시되어 있다.

그렇지만, 상기 제2도의 회로는 비트라인 프리차아지 회로의 동작을 금지하는 기술이므로, 제1도의 셀 파워 노드 31를 통해 발생하는 대기전류 불량을 구제할 수 없는 문제점이 있다. 따라서, 이러한 문제점을 해결하기 위해 또다른 종래의 대기전류 불량 구제회로 60이 제3도에 도시되어 있다. 제3도를 참조하면, 구제회로 60이 로직 '로'인 인가신호 Pb에 응답하여 전원전압을 전달하는 전달 트랜지스터들 및 그에 각기 연결된 퓨즈 21를 포함한다.

상기 구제회로 60이 가지는 기술은 메모리 셀 어레이 내의 셀 파워라인을 행(Row) 방향으로 하나 혹은 특정다수의 행씩 분리하여 접속시킨 다음 대기전류 불량셀, 혹은 상기 셀을 포함하는 행으로 공급되는 셀 파워를 절단함으로써 불량인 셀 혹은 행방향으로 셀 파워가 접속되어 대기전류 불량이 발생하는 것을 방지한다.

따라서, 불량인 행을 여분의 행으로 대치하여 셀 파워에 의한 대기전류 불량의 구제를 가능하게 해준다. 예를들어, 제3도의 행 21이 대기전류 불량으로 판명되면 상기 행에 대응하는 메모리 셀과 접속된 셀 파워는 퓨즈 F21을 절단함에 의해 상기 대응된 메모리 셀 내에 인가되는 전원은 차단된다.

상기 제3도와 같이 대기전류 불량의 요인을 제거하는 기술은 미합중국 특허 USP 4,639,895호에 보다 상세히 개시되어 있다.

그런, 상기한 제2,3도에 개시된 회로들과 같이 대기전류 불량을 구제할 경우에, 상기 제2도의 기술은 칼럼단위의 구제이고, 상기 제3도의 기술은 행단위의 구제이어서 이를 행 및 칼럼으로 동시에 구제할 경우 이중으로 구제하여야 할 뿐만 아니라 퓨즈 및 관련 구제회로 역시 이중으로 메모리 소자내에 구비하여야 하는 문제점이 있다.

이러한 이중구제의 경우에 메모리 소자의 설계는 매우 복잡하며, 그에 따른 공정의 복잡화는 생산성을 저하시키는 요인이 된다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 대기전류 불량인 칩을 구제함에 있어서 불량을 유발시키는 요인이 메모리 셀 어레이내의 메모리 셀의 파워노드와 접속된 셀 파워와 관련 있는 경우 이를 하나 혹은 특정다수개의 칼럼단위로 구제할 수 있는 불량셀 구제회로를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명의 회로는 저항등 전류제한 수단들을 통해 연결된 소자 부하단들과 상기 소자 부하단에 각각의 드레인 단자가 연결되고 게이트 단자들이 워드라인에 접속되며 소오스 단자들이 비트라인 쌍에 각기 연결된 한쌍의 억세스 트랜지스터 및 상기 드레인 단자들에 게이트 단자들이 교차 연결된 한쌍의 구동 트랜지스터로 구성된 복수개의 메모리 셀들과, 상기 비트라인 쌍을 열방향 단위로 프리차아지 하기위한 복수개의 프리차아지 트랜지스터 쌍을 구비한 반도체 메모리를 향한 것이다.

여기서, 상기 회로는 상기 열 방향 단위로 배치된 상기 메모리 셀들이 대기 전류 불량셀로서 판정된 경우에 상기 저항 부하단들을 통해 제공되는 셀 전원전류의 공급을 차단하며, 상기 프리차아지 트랜지스터쌍의 전류 공급 동작을 차단시키는 전류차단 수단을 가짐을 특징으로 한다.

상기 전류차단 수단은 상기 전원전압과 접지전압 사이에 차례로 연결된 저항 및 퓨즈소자와, 상기 저항 및 퓨즈소자간의 접속점에 입력단이 연결되어 상기 메모리 셀들이 대기 전류 불량셀로서 판정된 경우에 상기 퓨즈소자의 블로잉에 기인하여 상기 저항 부하단들에 접지전압을 제공하는 제1인버터와, 상기 제1인버터의 출력단에 연결되어 상기 제1인버터가 접지전압을 출력할 경우에 상기 전원전압을 상기 프리차아지 트랜지스터쌍의 게이트단자에 제공하는 제2인버터를 포함할 수 있으며;

또 다른 경우에 상기 전원전압과 임의의 노드사이에 차례로 연결된 저항 및 퓨즈소자와, 상기 임의의 노드에 출력단이 연결되고 외부 선택신호가 일측 입력단에 연결되고, 내부 선택신호가 타측입력단에 연결되어 상기 내부 혹은 외부 혹은 내.외부 선택신호에 응답하여 대기 전류 불량셀을 판정하는 수단을 제공하는 제1수단과, 상기 저항 및 퓨즈소자간의 접속점에 입력단이 연결되어 상기 메모리 셀들이 대기 전류 불량셀로 판명된 경우에 상기 퓨즈소자의 블로잉에 기인하여 상기 소자 부하단들에 접지전압을 제공하는 제2수단과, 상기 제2수단의 출력단에 일측 입력단이 연결되고 내부 선택신호가 타측입력단에 연결되어 상기 제2수단이 접지전압을 출력할 경우에는 상기 전원전압을 상기 프리차아지 트랜지스터 쌍의 게이트단자에 제공하고, 상기 제2수단이 전원전압아을 출력할 경우 상기 내부선택 신호에 응답하여 상기 프리차아지 트랜지스터 쌍의 게이트단자에 소정의 전압을 제공하는 제3수단을 가질수 있다.

후자의 경우에 상기 제1수단을 노아게이트, 제2수단은 인버터이고, 제3수단을 낸드게이트로 구성하는 것이 바람직하다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선, 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음을 이해하여야 한다.

또한 하기 설명에서는 구제적인 소자의 명칭등과 같은 많은 특정한 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 상기한 기술적 사상에 의해 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다.

그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성소자에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명할 것이나, 본 발명의 기본적 스코프에서 벗어나지 않는 한도내에서 여러 가지 변화와 변경이 가능함은 물론이다.

특히 본 발명의 실시예에서는 고밀도 스태이틱 램에 적합한 구제회로의 경우를 예시하기로 한다.

제4도에는 본 발명의 일실시예에 따른 불량셀 구제회로도가 도시되며, 제5도에는 본 발명의 또다른 실시예의 불량셀 구제회로도가 나타나 있다.

먼저, 제4도를 참조하면, 칼럼단위로 각 메모리 셀 30로 공급되는 셀 파워는 셀 파워라인을 통해 퓨즈회로 400와 독립적으로 연결되어 있다. 상기 퓨즈회로 400는 본 발명에서 상기 전류차단 수단에 대응된다. 상기 회로 400는 상기 셀 전원전압과 접지전압사이에 차례로 연결된 저항 401 및 퓨즈소자 F31와 상기 저항 401 및 퓨즈소자 F31간의 접속점에 입력단이 연결되어 상기 메모리 셀들이 대기 전류 불량셀로서 판정된 경우에 상기 퓨즈소자의 블로잉에 기인하여 상기 라인을 통하여 저항 부하단들에 접지전압을 제공하는 제1인버터 402와, 상기 제1인버터 402의 출력단에 연결되어 상기 제1인버터 402가 접지전압을 출력할 경우에 상기 셀 전원전압 근방의 레벨을 상기 프리차아지 트랜지스터쌍 M31,32의 게이트단자에 제공하는 제2인버터 403를 포함한다.

제4도에서, 예를들어 칼럼 Column31이 대기전류 불량을 유발시키는 요인이라고 판명되면 레이저 빔 또는 전기적 신호로써 절단(블로잉) 가능한 퓨즈 소자 31를 절단시킨다. 그에 따라 상기 인버터 402는 논리 레벨 로우를 출력한다. 따라서, 제1도의 노드 31에는 로우레벨이 제공된다.

그러므로, 하이레벨로 있던 셀 파워는 접지레벨의 상태로 변환되어 더 이상 전류원의 역할을 하지 못한다. 또한, 상기 로우 신호는 또 다른 인버터 403에 의해 하이상태로 변환된다. 그러므로, 비트라인 프로차아지 회로 20내의트랜지스터 쌍 M31, M32의 게이트에는 하이신호가 인가된다.

따라서, 피 모오스 트랜지스터로 구성된 상기 회로 20는 오프되어 비트라인 쌍으로 전류를 더 이상 공급하지 않는다.

그러므로, 상기 불량으로 판명된 상기 칼럼은 전기적으로 전류원과 완전히 차단되어 더 이상 대기전류의 불량을 유발시키지 않는다. 이후 상기 전기적으로 분리된 칼럼을 여분의 칼럼 대치하여 사용하면 되는데, 이러한 대치방법은 본 분야에서 통상적인 기술을 가진자에게 널리 알려져 있다.

또한, 상기 퓨즈회로 400은 본 발명의 전반적인 이해를 돕기 위해 제공된 특정한 일실시예 일뿐이며 퓨즈회로의 다양한 구성에 의해서도 본 발명의 요지가 설명될 수 있음은 상기 기술분야에 통상적인 지식을 가진자에게는 자명한 사실이다.

제5도를 참조하면, 퓨즈회로 500은 서로 차례로 연결된 저하 502 및 퓨즈소자 F41뿐 아니라, 상기 퓨즈소자와 출력단이 연결되고 내부선택 신호가 일입력에 연결되며, 내부 선택신호가 타입력에 연결되어 상기 내.외부 선택신호에 응답하여 대기전류 불량셀을 판정하는 수단을 제공하는 노아게이트와 상기 저항 및 퓨즈소자간의 접속점에 입력단에 연결되어 상기 메모리 셀들이 대기 전류 불량으로 판명된 경우에 상기 소자 부하단들에 정지전압을 제공하는 인버터503와, 상기 인버터의 출력단에 일입력단이 연결되고, 내부 선택신호가 타측 입력단에 연결되어 상기 인버터가 접지전압을 출력할 때는 상기 전원전압을 트랜지스터 쌍M41, 42의 게이트 단자에 제공하고, 상기 인버터가 전원전압을 출력할 경우에는 상기 게이트단자에 상기 내부 선택신호에 응답하는 소정의 전압을 제공하는 낸드게이트 504를 포함한다.

상기 제5도에서는 퓨즈소자 이외의 외부선택신호 OPTION에 의해서도 임의의 칼럼을 전기적으로 전류원과 완전히 차단시킬 수 있도록 하였다. 또 내부 선택신호 COL에 의해 외부선택 신호 OPTION의 상태와 무관하게 임의의 칼럼을 전기적으로 전류원과 연결시킬 수 있도록 하였다. 이때 상기 OPTION 신호는 특정 테스트의 실행을 위한 모드선택 신호이고, 상기 COL신호는 칼럼 어드레스 디코딩 신호를 사용할 수 있다.

즉, 상기 OPTION 신호와 COL 신호를 접지전압으로하여 전체 칼럼을 전류원으로부터 전기적으로 완전히 차단한 다음 임의의 칼럼의 COL 신호를 전원전압으로 제공하여 임의의 칼럼단위만을 전류원과 연결하여 상기 임의의 칼럼의 대기전류 불량 여부를 판명할 수 있다.

상기한 바와 같은 본 발명에 따르면, 메모리 셀중의 불량 셀을 리던던시 셀과 대치하고자 하는 분야에서 불량 셀의 동작뿐아니라 대기전류 불량 전류원을 완전히 차단시킬 수 있어 셀 전원전압에 의한 대기전류 불량을 완전히 방지하는 효과가 있다.

Claims (10)

1. 저항등 전류제한 수단들을 통해 연결된 소자 부하단들과 상기 소자 부하단에 각각의 드레인 단자가 연결되고 게이트 단자들이 워드라인에 접속되며 소오스 단자들이 비트라인 쌍에 각기 연결된 한쌍의 엑세스 트랜지스터 및 상기 드레인 단자들에 게이트 단자들이 교차 연결된 한쌍의 구동 트랜지스터로 구성된 복수개의 메모리 셀들과, 상기 비트라인 쌍을 통하여 상기 메모리 셀들을 열방향 단위로 프리차아지 하기 위한 복수개의 프리차아지 트랜지스터 쌍을 구비한 반도체 메모리에 있어서; 상기 열 방향 단위로 배치된 상기 메모리 셀들이 대기 전류 불량셀로서 판정된 경우에 상기 저항 부하단들을 통해 메모리 셀로 제공되는 셀 전류공급을 차단시키는 수단을 제공하며, 상기 프리차아지 트랜지스터쌍의 전류 공급동작을 차단시키는 전류차단 수단을 가짐을 특징으로 하는 불량셀 구제 회로.
2. 제1항에 있어서, 상기 메모리 셀로 제공되는 셀 전류공급을 차단하기 위해 상기 메모리 셀의 저항등 전류제한 수단들과 연결된 상기 셀 전류원은 상기 메모리셀에 대해 하나 혹은 다수개의 열방향 단위로 연결되어 있어 상기 열방향 단위로 셀 전류공급 동작을 차단시키는 전류차단 수단을 가짐을 특징으로 하는 불량셀 구제회로.
3. 제2항에 있어서, 상기 메모리 셀로 제공되는 셀 전류공급을 차단하는 수단이 상기제1항의 상기 프리차아지 트랜지스터 쌍의 전류공급 동작을 차단시키는 수단과 연결되어 있어 상기 두가지 전류공급 차단 동작을 동시에 실현할 수 있음을 특징으로하는 불량셀 구제회로.
4. 제3항에 있어서, 상기 전류차단 수단은 상기 셀 전원전압과 접지전압사이에 차례로 연결된 저항 및 퓨즈소자와, 상기 저항 및 퓨즈소자간의 접속점에 입력단이 연결되어 상기 메모리 셀들이 대기 전류 불량셀로서 판정된 경우에 상기 퓨즈소자의 불로잉에 기인하여 상기 저항 부하단들에 접지전압을 제공하는 제1인버터와, 상기 제1인버터의 출력단에 연결되어 상기 제1인버터가 접지전압을 출력할 경우에 상기 셀 전원전압 근방의 레벨을 상기 프리차아지 트랜지스터쌍의 게이트단자에 제공하는 제2인버터를 가짐을 특징으로 하는 불량셀 구제회로.
5. 제1항에 있어서, 상기 메모리 셀로 제공되는 셀 전류 공급을 차단하는 수단, 또는 상기 프리차아지 트랜지스터 쌍의 전류공급 동작을 차단시키는 수단, 혹은 상기 두가지 전류공급 차단수단 모두가 외부 신호 등에 의한 일시적인 전기적 상태 조절에 의해 차단 동작을 실현할 수 있음을 특징으로 하는 불량셀 구제회로.
6. 제5항에 있어서, 상기 외부 신호 등에 의한 일시적인 전기적 상태 조절에 의한 실현된 상기 메모리 셀로 제공되는 셀전류 공급의 차단, 또는 상기 프리차아지 트랜지스터 쌍의 전류 공급 동작의 차단, 혹은 상기 두가지 전류공급 모두의 차단 동작이 실현된 다음 어드레스 디코딩 신호 등에 의해 하나 또는 다수개의 열방향 단위로 상기 차단상태를 선택적으로 해제함을 특징으로 하는 불량셀 구제회로.
7. 제6항에 있어서, 상기 전류 공급차단 동작이 실현된 다음, 어드레스 디코딩 신호 등에 의해 하나 또는 다수개의 열단위로 상기 차단상태를 선택적으로 해제함으로서 하나 또는 다수개의 열단위로 대기전류 불량셀을 포함하고 있는 칼럼의 존재를 판명할 수 있음을 특징으로 하는 불량셀 구제회로.
8. 제7항에 있어서, 상기 전류차단 수단을 상기 서로 차례로 연결된 저항 및 퓨즈소자와, 상기 퓨즈소자와 출력단이 연결되고 내부선택 신호가 일입력에 연결되며, 내부 선택신호가 타입력에 연결되어 상기 내.외부 선택신호에 응답하여 대기전류 불량셀을 판정하는 수단을 제공하는 제1수단과, 상기 저항 퓨즈소자간의 접속점에 입력단이 연결되어 상기 메모리 셀들이 대기 전류 불량으로 판명된 경우에 상기 소자 부하단들에 접지전압을 제공하는 제2수단과, 상기 제2수단의 출력단에 일입력단이 연결되고 내부 선택신호가 타입력단에 연결되어 상기 제2수단의 출력과 상기 내부 선택신호에 응답하여 상기 프리차아지 트랜지스터쌍의 게이트단에 소정의 전압을 제공하는 제3수단을 가짐을 특징으로 하는 불량셀 구제회로.
9. 제8항에 있어서, 상기 제1수단은 노아게이트이고, 상기 제2수단은 인버터이며, 상기 제3수단은 낸드게이트를 특징으로 하는 불량셀 구제회로.
10. 제9항에 있어서, 상기 낸드게이트의 일입력은 칼럼 어드레스 디코딩 신호임을 특징으로하는 불량셀 구제회로.