JPH05307899A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05307899A JPH05307899A JP4221786A JP22178692A JPH05307899A JP H05307899 A JPH05307899 A JP H05307899A JP 4221786 A JP4221786 A JP 4221786A JP 22178692 A JP22178692 A JP 22178692A JP H05307899 A JPH05307899 A JP H05307899A
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- semiconductor memory
- memory device
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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Abstract
(57)【要約】
【目的】 本発明は冗長回路を有する半導体メモリ装置
に関するもので、欠陥セルを有するカラムが冗長回路の
スペアカラムにリペアされても、ビットライン対の工程
的な欠陥によって情報を維持させる待機状態において、
ビットラインが接地電圧端に連結されて発生する電力消
費を最小化するものである。 【構成】複数のメモリブロックで構成された半導体メモ
リ装置において、ロウアドレスを受けて、所定のメモリ
ブロックのワードラインを駆動するワードライン駆動手
段と、カラムアドレスを受けて、駆動された前記ワード
ラインに連結されるメモリセルの複数のビットライン対
から所定のビットライン対を選択して駆動するビットラ
イン駆動手段と、所定の制御信号により、選択された前
記ワードラインと前記ビットライン対とによってアクセ
スされるメモリセルの情報を維持して外部に伝達する情
報維持手段と、前記制御信号により前記メモリセルの情
報を維持する時に、前記ビットライン対に供給される電
圧を遮断する電圧遮断手段とを具備することを特徴とす
る。
に関するもので、欠陥セルを有するカラムが冗長回路の
スペアカラムにリペアされても、ビットライン対の工程
的な欠陥によって情報を維持させる待機状態において、
ビットラインが接地電圧端に連結されて発生する電力消
費を最小化するものである。 【構成】複数のメモリブロックで構成された半導体メモ
リ装置において、ロウアドレスを受けて、所定のメモリ
ブロックのワードラインを駆動するワードライン駆動手
段と、カラムアドレスを受けて、駆動された前記ワード
ラインに連結されるメモリセルの複数のビットライン対
から所定のビットライン対を選択して駆動するビットラ
イン駆動手段と、所定の制御信号により、選択された前
記ワードラインと前記ビットライン対とによってアクセ
スされるメモリセルの情報を維持して外部に伝達する情
報維持手段と、前記制御信号により前記メモリセルの情
報を維持する時に、前記ビットライン対に供給される電
圧を遮断する電圧遮断手段とを具備することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に冗長回路を有する半導体メモリ装置に関
するものである。
るもので、特に冗長回路を有する半導体メモリ装置に関
するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化は単位セル
の面積を縮小させる。これによって製造の歩留りが低下
するので、欠陥のあるメモリセルをリペアするスペアセ
ルを包含する冗長回路を半導体メモリ装置に採用するの
が普通である。一般的に、冗長回路を有するメモリ装置
において、ノーマルワードラインはノーマルデコーダ
に、冗長ワードラインは冗長デコーダに各々連結され
る。前記デコーダは、成形されたロウアドレス信号を受
けて前記冗長デコーダからメモリセルの状態を感知し、
正常モードまたは冗長モードの動作を感知する信号を出
力して、ノーマルワードラインまたは冗長ワードライン
が選択される。カラムデコーダの出力はカラム選択トラ
ンジスタを選択的に導通させ、前記ワードラインによっ
て駆動されて選択された所定セルの情報は、前記カラム
選択トランジスタに連結された入／出力ゲートを通じて
外部に伝達される。
の面積を縮小させる。これによって製造の歩留りが低下
するので、欠陥のあるメモリセルをリペアするスペアセ
ルを包含する冗長回路を半導体メモリ装置に採用するの
が普通である。一般的に、冗長回路を有するメモリ装置
において、ノーマルワードラインはノーマルデコーダ
に、冗長ワードラインは冗長デコーダに各々連結され
る。前記デコーダは、成形されたロウアドレス信号を受
けて前記冗長デコーダからメモリセルの状態を感知し、
正常モードまたは冗長モードの動作を感知する信号を出
力して、ノーマルワードラインまたは冗長ワードライン
が選択される。カラムデコーダの出力はカラム選択トラ
ンジスタを選択的に導通させ、前記ワードラインによっ
て駆動されて選択された所定セルの情報は、前記カラム
選択トランジスタに連結された入／出力ゲートを通じて
外部に伝達される。
【０００３】図１に図示のOsamu Kurakamiに特許付与さ
れた米国特許第４，７８０，８５１号を参考として、冗
長回路を有するメモリセルの正常モードおよび冗長モー
ドの動作を観察して見る。まず、正常モード時には、ロ
ウデコーダによってメインメモリのワードライン中の１
つが選択され、カラムデコーダ１９によって所定のビッ
トラインが選択されて、メモリセルの情報をアクセスす
る。次に、メインメモリセルのデータが、カラム選択ト
ランジスタの導通によって入／出力ゲート（図示されて
いない）に伝達される。一方、冗長モードにおいては、
カラムデコーダ１９の出力Ｙｉ／（以下Ｘ／は信号Ｘの
反転信号を表す）が“ハイ”状態で出力されて、前記カ
ラム選択トランジスタＮＰ１，ＮＰ２，ＮＰ３およびＮ
Ｐ４はターンオフされる。したがって、欠陥セルのある
カラムの情報は、前記カラム選択トランジスタに連結さ
れた入出力ゲートに伝達されない。即ち、欠陥のあるセ
ルを包含するカラムのアクセスが抑制される。以後、前
記欠陥セルは、正常状態のスペアセルでリペアされて、
前記スペアセルの情報が入／出力ゲートに伝達される。
これによって、データのリード／ライト動作が正常に遂
行される。
れた米国特許第４，７８０，８５１号を参考として、冗
長回路を有するメモリセルの正常モードおよび冗長モー
ドの動作を観察して見る。まず、正常モード時には、ロ
ウデコーダによってメインメモリのワードライン中の１
つが選択され、カラムデコーダ１９によって所定のビッ
トラインが選択されて、メモリセルの情報をアクセスす
る。次に、メインメモリセルのデータが、カラム選択ト
ランジスタの導通によって入／出力ゲート（図示されて
いない）に伝達される。一方、冗長モードにおいては、
カラムデコーダ１９の出力Ｙｉ／（以下Ｘ／は信号Ｘの
反転信号を表す）が“ハイ”状態で出力されて、前記カ
ラム選択トランジスタＮＰ１，ＮＰ２，ＮＰ３およびＮ
Ｐ４はターンオフされる。したがって、欠陥セルのある
カラムの情報は、前記カラム選択トランジスタに連結さ
れた入出力ゲートに伝達されない。即ち、欠陥のあるセ
ルを包含するカラムのアクセスが抑制される。以後、前
記欠陥セルは、正常状態のスペアセルでリペアされて、
前記スペアセルの情報が入／出力ゲートに伝達される。
これによって、データのリード／ライト動作が正常に遂
行される。
【０００４】前記選択されたワードラインに連結された
スタティックＲＡＭ（以下ＳＲＡＭ）のメモリセルの中
で欠陥が発見されると、これを冗長回路のスペアセルで
リペアする。しかし、リペア動作が遂行されても、図面
に表示のような点Ａ，Ｂ，Ｃで欠陥が発生すると、これ
による電力の消耗が効果的に防止されない。したがっ
て、メモリセルに連結される電源は、メインメモリ配列
および冗長メモリ配列の各々の列に、所定のヒューズの
ようなプログラミングライン１１，１２を通じて選択的
に供給される。即ち、正常モードである時には、メイン
メモリのヒューズ１１，１２によって電源電圧
（ＶCC），接地電圧（ＶSS）が供給され、冗長モードで
ある場合には、メインメモリの欠陥のあるセルの電力消
耗を防止するために、メインメモリのヒューズ１１また
は１２をカットして電源供給を遮断する。結果的に、メ
モリセルの欠陥による電力消耗を減らすことができる。
スタティックＲＡＭ（以下ＳＲＡＭ）のメモリセルの中
で欠陥が発見されると、これを冗長回路のスペアセルで
リペアする。しかし、リペア動作が遂行されても、図面
に表示のような点Ａ，Ｂ，Ｃで欠陥が発生すると、これ
による電力の消耗が効果的に防止されない。したがっ
て、メモリセルに連結される電源は、メインメモリ配列
および冗長メモリ配列の各々の列に、所定のヒューズの
ようなプログラミングライン１１，１２を通じて選択的
に供給される。即ち、正常モードである時には、メイン
メモリのヒューズ１１，１２によって電源電圧
（ＶCC），接地電圧（ＶSS）が供給され、冗長モードで
ある場合には、メインメモリの欠陥のあるセルの電力消
耗を防止するために、メインメモリのヒューズ１１また
は１２をカットして電源供給を遮断する。結果的に、メ
モリセルの欠陥による電力消耗を減らすことができる。
【０００５】
【発明が解決しようとする課題】しかしながら、欠陥セ
ルのあるカラムをアクセスしないで所定のスペアカラム
を選択するカラムリペアの場合、ビットラインに連結さ
れたトランジスタＮ１，Ｎ２は、待機状態、即ちチップ
がエネイブルされた状態では、接地電圧レベルの論理
“ロウ”信号（φＢＬ）の制御を受けて導通する。ビッ
トラインの漏洩電流を抑制するためのＰＭＯＳトランジ
スタＮ３，Ｎ４も、接地電圧を制御電圧として受けて導
通する。即ち、ビットラインは電源電圧（ＶCC）のレベ
ル状態になる。従って、ビットライン対（ＢＬ，ＢＬ
／）に欠陥が発生してビットラインから接地電圧に電流
路が形成されると、たとえカラムリペアが遂行されて
も、ビットラインのプリチャージ用およびクランプ用の
ＰＭＯＳトランジスタを通じた電源電圧と接地電圧間の
漏洩電流に因って電力が消耗される。
ルのあるカラムをアクセスしないで所定のスペアカラム
を選択するカラムリペアの場合、ビットラインに連結さ
れたトランジスタＮ１，Ｎ２は、待機状態、即ちチップ
がエネイブルされた状態では、接地電圧レベルの論理
“ロウ”信号（φＢＬ）の制御を受けて導通する。ビッ
トラインの漏洩電流を抑制するためのＰＭＯＳトランジ
スタＮ３，Ｎ４も、接地電圧を制御電圧として受けて導
通する。即ち、ビットラインは電源電圧（ＶCC）のレベ
ル状態になる。従って、ビットライン対（ＢＬ，ＢＬ
／）に欠陥が発生してビットラインから接地電圧に電流
路が形成されると、たとえカラムリペアが遂行されて
も、ビットラインのプリチャージ用およびクランプ用の
ＰＭＯＳトランジスタを通じた電源電圧と接地電圧間の
漏洩電流に因って電力が消耗される。
【０００６】本発明の目的は、カラムリペアの場合に待
機状態の電力消耗を減らすことができる冗長回路を有す
る半導体メモリ装置を提供することにある。また、本発
明の他の目的は、電力消耗を減少させながら高集積半導
体の効果的なレイアウトを有する半導体メモリ装置を提
供することにある。
機状態の電力消耗を減らすことができる冗長回路を有す
る半導体メモリ装置を提供することにある。また、本発
明の他の目的は、電力消耗を減少させながら高集積半導
体の効果的なレイアウトを有する半導体メモリ装置を提
供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の半導体メモリ装置は、複数のメモリブロ
ックで構成された半導体メモリ装置において、ロウアド
レスを受けて、所定のメモリブロックのワードラインを
駆動するワードライン駆動手段と、カラムアドレスを受
けて、駆動された前記ワードラインに連結されるメモリ
セルの複数のビットライン対から所定のビットライン対
を選択して駆動するビットライン駆動手段と、所定の制
御信号により、選択された前記ワードラインと前記ビッ
トライン対とによってアクセスされるメモリセルの情報
を維持して外部に伝達する情報維持手段と、前記制御信
号により前記メモリセルの情報を維持する時に、前記ビ
ットライン対に供給される電圧を遮断する電圧遮断手段
とを具備する。
めに、本発明の半導体メモリ装置は、複数のメモリブロ
ックで構成された半導体メモリ装置において、ロウアド
レスを受けて、所定のメモリブロックのワードラインを
駆動するワードライン駆動手段と、カラムアドレスを受
けて、駆動された前記ワードラインに連結されるメモリ
セルの複数のビットライン対から所定のビットライン対
を選択して駆動するビットライン駆動手段と、所定の制
御信号により、選択された前記ワードラインと前記ビッ
トライン対とによってアクセスされるメモリセルの情報
を維持して外部に伝達する情報維持手段と、前記制御信
号により前記メモリセルの情報を維持する時に、前記ビ
ットライン対に供給される電圧を遮断する電圧遮断手段
とを具備する。
【０００８】ここで、前記電圧遮断手段はヒューズを少
なくとも１つ具備する。また、前記ヒューズが電源電圧
端に連結され、前記情報維持手段は、前記ヒューズと前
記ビットライン対との間にチャンネルが形成され、前記
制御手段を受けて選択的にターンオンされる第１および
第２ＭＯＳトランジスタを具備する。また、前記ヒュー
ズの一端が前記制御信号に連結され、前記ヒューズの他
端が電源電圧端に連結される高抵抗素子に直列に連結さ
れ、前記情報維持手段は、前記ヒューズと前記高抵抗素
子との接点にゲートが連結され、チャンネルの一端が電
源電圧端に連結される第３および第４ＭＯＳトランジス
タを具備する。また、前記情報維持手段は、前記ビット
ラインと前記ヒューズとの間にチャンネルが連結され、
ゲートが所定の制御電圧端に連結される第５および第６
ＭＯＳトランジスタを更に具備する。また、前記情報維
持手段は、前記チャンネルが接地電圧端と前記ビットラ
イン対の第１および第２ビットラインとの間に形成さ
れ、ゲートが前記第４ＭＯＳトランジスタおよび第３Ｍ
ＯＳトランジスタに連結された前記第２および第１ビッ
トラインに連結される第７および第８ＭＯＳトランジス
タを更に具備する。また、前記ＭＯＳトランジスタがＰ
ＭＯＳトランジスタである。
なくとも１つ具備する。また、前記ヒューズが電源電圧
端に連結され、前記情報維持手段は、前記ヒューズと前
記ビットライン対との間にチャンネルが形成され、前記
制御手段を受けて選択的にターンオンされる第１および
第２ＭＯＳトランジスタを具備する。また、前記ヒュー
ズの一端が前記制御信号に連結され、前記ヒューズの他
端が電源電圧端に連結される高抵抗素子に直列に連結さ
れ、前記情報維持手段は、前記ヒューズと前記高抵抗素
子との接点にゲートが連結され、チャンネルの一端が電
源電圧端に連結される第３および第４ＭＯＳトランジス
タを具備する。また、前記情報維持手段は、前記ビット
ラインと前記ヒューズとの間にチャンネルが連結され、
ゲートが所定の制御電圧端に連結される第５および第６
ＭＯＳトランジスタを更に具備する。また、前記情報維
持手段は、前記チャンネルが接地電圧端と前記ビットラ
イン対の第１および第２ビットラインとの間に形成さ
れ、ゲートが前記第４ＭＯＳトランジスタおよび第３Ｍ
ＯＳトランジスタに連結された前記第２および第１ビッ
トラインに連結される第７および第８ＭＯＳトランジス
タを更に具備する。また、前記ＭＯＳトランジスタがＰ
ＭＯＳトランジスタである。
【０００９】又、本発明の半導体メモリ装置は、メモリ
アレイブロックが複数に分割され、前記分割されたメモ
リアレイブロックの中に少なくとも１つの欠陥セルがあ
る場合に前記欠陥セルをリペアするスペアセルを有する
冗長メモリブロックを備える半導体メモリ装置におい
て、メインセルに連結されるワードラインおよびビット
ライン対と、前記ビットライン対の電位をプリチャージ
させるために前記ビットライン対と電源電圧端との間に
連結された第１ＭＯＳトランジスタ対と、前記電源電圧
端の電圧が前記第１ＭＯＳトランジスタ対を通じて前記
ビットライン対に伝達されることを制御する制御手段と
を具備する。
アレイブロックが複数に分割され、前記分割されたメモ
リアレイブロックの中に少なくとも１つの欠陥セルがあ
る場合に前記欠陥セルをリペアするスペアセルを有する
冗長メモリブロックを備える半導体メモリ装置におい
て、メインセルに連結されるワードラインおよびビット
ライン対と、前記ビットライン対の電位をプリチャージ
させるために前記ビットライン対と電源電圧端との間に
連結された第１ＭＯＳトランジスタ対と、前記電源電圧
端の電圧が前記第１ＭＯＳトランジスタ対を通じて前記
ビットライン対に伝達されることを制御する制御手段と
を具備する。
【００１０】ここで、前記制御手段は前記電源電圧端に
連結されるヒューズで構成され、前記スペアセルの情報
を維持させる時に、前記ヒューズによって前記電源電圧
端への連結を電気的に遮断する。また、前記制御手段は
前記電源電圧端に連結された高抵抗素子に直列に連結さ
れ、前記制御手段と前記高抵抗素子の接点が前記第１Ｍ
ＯＳトランジスタ対の各々のゲートに連結される。ま
た、前記第１ＭＯＳトランジスタ対の各々に連結される
前記ビットライン対の第１および第２ビットラインと前
記電源電圧端との間にチャンネルが形成され、ゲートが
前記第２ビットラインおよび第１ビットラインに連結さ
れるＰＭＯＳトランジスタ対を更に具備する。
連結されるヒューズで構成され、前記スペアセルの情報
を維持させる時に、前記ヒューズによって前記電源電圧
端への連結を電気的に遮断する。また、前記制御手段は
前記電源電圧端に連結された高抵抗素子に直列に連結さ
れ、前記制御手段と前記高抵抗素子の接点が前記第１Ｍ
ＯＳトランジスタ対の各々のゲートに連結される。ま
た、前記第１ＭＯＳトランジスタ対の各々に連結される
前記ビットライン対の第１および第２ビットラインと前
記電源電圧端との間にチャンネルが形成され、ゲートが
前記第２ビットラインおよび第１ビットラインに連結さ
れるＰＭＯＳトランジスタ対を更に具備する。
【００１１】
【実施例】本発明の実施例を図２および図３を参考とし
て詳細に説明する。図２は、図１に図示されている電源
電圧端ＶCCとプリチャージ用トランジスタＮ１，Ｎ２お
よびクランプ用トランジスタＮ３，Ｎ４との間にヒュー
ズ，を連結した構成である。
て詳細に説明する。図２は、図１に図示されている電源
電圧端ＶCCとプリチャージ用トランジスタＮ１，Ｎ２お
よびクランプ用トランジスタＮ３，Ｎ４との間にヒュー
ズ，を連結した構成である。
【００１２】待機状態では、制御信号φＢＬは接地電圧
レベルの論理“ロウ”状態になって、プリチャージ用ト
ランジスタＮ１，Ｎ２をターンオンさせ、接地電圧レベ
ルの制御電圧を受けるクランプ用トランジスタＮ３，Ｎ
４もターンオンされて、電源電圧ＶCCがビットラインに
伝達される。ところが、前記トランジスタＮ１，Ｎ２，
Ｎ３およびＮ４への電源電圧の伝達はヒューズ，の
切断状態によって制御される。即ち、カラムリペア時に
は、ビットライン対（ＢＬ，ＢＬ／）に欠陥が発見され
るかされないかに関係なしに、待機状態において電源電
圧がビットラインに連結されるのがヒューズの切断によ
り遮断される。勿論、前記プリチャージ用およびクラン
プ用トランジスタの欠陥が発見されない時には、前記ヒ
ューズをカットしないでもよい。しかし、前記トランジ
スタに工程上の問題に因る欠陥が発生された時に前記ヒ
ューズをカットすると、前記欠陥素子による電力消費が
相当に防止される。
レベルの論理“ロウ”状態になって、プリチャージ用ト
ランジスタＮ１，Ｎ２をターンオンさせ、接地電圧レベ
ルの制御電圧を受けるクランプ用トランジスタＮ３，Ｎ
４もターンオンされて、電源電圧ＶCCがビットラインに
伝達される。ところが、前記トランジスタＮ１，Ｎ２，
Ｎ３およびＮ４への電源電圧の伝達はヒューズ，の
切断状態によって制御される。即ち、カラムリペア時に
は、ビットライン対（ＢＬ，ＢＬ／）に欠陥が発見され
るかされないかに関係なしに、待機状態において電源電
圧がビットラインに連結されるのがヒューズの切断によ
り遮断される。勿論、前記プリチャージ用およびクラン
プ用トランジスタの欠陥が発見されない時には、前記ヒ
ューズをカットしないでもよい。しかし、前記トランジ
スタに工程上の問題に因る欠陥が発生された時に前記ヒ
ューズをカットすると、前記欠陥素子による電力消費が
相当に防止される。
【００１３】図３は本発明の他の実施例であって、前記
図１のプリチャージ用トランジスタを２つのＰＭＯＳト
ランジスタＮ１′，Ｎ２′（Ｎ３′，Ｎ４′）と高抵抗
素子Ｒ１（Ｒ２）とから構成しており、ビットラインの
電流漏洩を防止するためのクランプ用トランジスタをＰ
ＭＯＳトランジスタＮＰ１′，ＮＰ２′（ＮＰ３′，Ｎ
Ｐ４′）で構成した。
図１のプリチャージ用トランジスタを２つのＰＭＯＳト
ランジスタＮ１′，Ｎ２′（Ｎ３′，Ｎ４′）と高抵抗
素子Ｒ１（Ｒ２）とから構成しており、ビットラインの
電流漏洩を防止するためのクランプ用トランジスタをＰ
ＭＯＳトランジスタＮＰ１′，ＮＰ２′（ＮＰ３′，Ｎ
Ｐ４′）で構成した。
【００１４】まず、プリチャージ用トランジスタに対し
て観察して見る。図２においては、ヒューズ，が電
源電圧端ＶCCに直接連結された反面、図３においてはヒ
ューズ，の一端は制御信号φＢＬに連結され、他端
は高抵抗素子Ｒ１（Ｒ２）に直列に連結される。前記高
抵抗素子Ｒ１（Ｒ２）は電源電圧端ＶCCに連結される。
前記ヒューズ，と高抵抗素子Ｒ１（Ｒ２）の接点２
５（２７）の電位が、プリチャージ用ＰＭＯＳトランジ
スタＮ１′，Ｎ２′（Ｎ３′，Ｎ４′）のゲートに印加
される。従って、待機状態で前記制御信号φＢＬが論理
“ロウ”になっても、前記ヒューズがカットされると前
記高抵抗素子を通じて前記接点２５に論理“ハイ”の電
位が形成されるので、前記ＰＭＯＳトランジスタＮ
１′，Ｎ２（Ｎ３′，Ｎ４′）はターンオフされる。し
たがって、電源電圧の電位とが接地電圧レベルとの間に
電流路が形成されることによる電力消費の可能性が排除
される。
て観察して見る。図２においては、ヒューズ，が電
源電圧端ＶCCに直接連結された反面、図３においてはヒ
ューズ，の一端は制御信号φＢＬに連結され、他端
は高抵抗素子Ｒ１（Ｒ２）に直列に連結される。前記高
抵抗素子Ｒ１（Ｒ２）は電源電圧端ＶCCに連結される。
前記ヒューズ，と高抵抗素子Ｒ１（Ｒ２）の接点２
５（２７）の電位が、プリチャージ用ＰＭＯＳトランジ
スタＮ１′，Ｎ２′（Ｎ３′，Ｎ４′）のゲートに印加
される。従って、待機状態で前記制御信号φＢＬが論理
“ロウ”になっても、前記ヒューズがカットされると前
記高抵抗素子を通じて前記接点２５に論理“ハイ”の電
位が形成されるので、前記ＰＭＯＳトランジスタＮ
１′，Ｎ２（Ｎ３′，Ｎ４′）はターンオフされる。し
たがって、電源電圧の電位とが接地電圧レベルとの間に
電流路が形成されることによる電力消費の可能性が排除
される。
【００１５】クランプ用トランジスタに対して観察して
見ると、図２においては一対のビットライン（ＢＬ，Ｂ
Ｌ／）の各々にクランプ用トランジスタＮ３，Ｎ４が個
別的に連結されている。図３においては、図２のクラン
プ用トランジスタＮ３，Ｎ４の代りに使用されたトラン
ジスタＮＰ１′，ＮＰ２′（ＮＰ３′，ＮＰ４′）のチ
ャンネルが、電源電圧端ＶCCと前記ビットラインＢＬお
よびＢＬ／の間に形成される。例えば、カラムリペア中
にビットラインＢＬが電源電圧レベルの論理“ロウ”に
なると、トランジスタＮＰ２′（ＮＰ４′）はゲートに
論理“ロウ”信号の印加を受けてターンオンされ、ビッ
トラインＢＬ／の電位は論理“ハイ”状態を維持し、ト
ランジスタＮＰ１′（ＮＰ３′）はゲートに論理“ハ
イ”信号の印加を受けてターンオフされるので、トラン
ジスタＮＰ１′（ＮＰ３′）のチヤンネルを通じた電源
電圧レベルから接地電圧レベルへの電流路の形成が防止
される。逆の場合にも同様である。即ち、電力消費が抑
制される。
見ると、図２においては一対のビットライン（ＢＬ，Ｂ
Ｌ／）の各々にクランプ用トランジスタＮ３，Ｎ４が個
別的に連結されている。図３においては、図２のクラン
プ用トランジスタＮ３，Ｎ４の代りに使用されたトラン
ジスタＮＰ１′，ＮＰ２′（ＮＰ３′，ＮＰ４′）のチ
ャンネルが、電源電圧端ＶCCと前記ビットラインＢＬお
よびＢＬ／の間に形成される。例えば、カラムリペア中
にビットラインＢＬが電源電圧レベルの論理“ロウ”に
なると、トランジスタＮＰ２′（ＮＰ４′）はゲートに
論理“ロウ”信号の印加を受けてターンオンされ、ビッ
トラインＢＬ／の電位は論理“ハイ”状態を維持し、ト
ランジスタＮＰ１′（ＮＰ３′）はゲートに論理“ハ
イ”信号の印加を受けてターンオフされるので、トラン
ジスタＮＰ１′（ＮＰ３′）のチヤンネルを通じた電源
電圧レベルから接地電圧レベルへの電流路の形成が防止
される。逆の場合にも同様である。即ち、電力消費が抑
制される。
【００１６】本実施例では、カラムリペアの遂行後のビ
ットラインにおける電力消費に限定して説明したが、メ
モリセルに欠陥があってスペアセルでリペアされる場合
とか、欠陥セルがないのでそのままアクセスされる場合
等の制約を受けずに、使用することができる。また、プ
リチャージ用トランジスタやクランプ用トランジスタの
欠陥に対して本実施例を説明したが、これら以外の素子
によるカラムリペア時の電力消費も減らすことができる
ことは、当該技術分野の通常の知識をもつものには明白
である。
ットラインにおける電力消費に限定して説明したが、メ
モリセルに欠陥があってスペアセルでリペアされる場合
とか、欠陥セルがないのでそのままアクセスされる場合
等の制約を受けずに、使用することができる。また、プ
リチャージ用トランジスタやクランプ用トランジスタの
欠陥に対して本実施例を説明したが、これら以外の素子
によるカラムリペア時の電力消費も減らすことができる
ことは、当該技術分野の通常の知識をもつものには明白
である。
【００１７】
【発明の効果】以上の説明によって理解できるように、
本発明によって、カラムリペア動作が遂行される場合等
に、ビットラインが接地電圧端に連絡されて電力が消費
されるのが効果的に防止される。また、従来の冗長回路
を内装する半導体メモリ装置において、メモリセル以外
の素子、特にビットライン上に配置されたプリチャージ
用トランジスタやビットラインの漏洩電流を抑制するク
ランプ用トランジスタの欠陥による電力消費を効果的に
減らすことができる。また、前記の電力消費の抑制が簡
単なヒューズ回路によって実現され、高集積半導体メモ
リ装置のレイアウトにも有利である。
本発明によって、カラムリペア動作が遂行される場合等
に、ビットラインが接地電圧端に連絡されて電力が消費
されるのが効果的に防止される。また、従来の冗長回路
を内装する半導体メモリ装置において、メモリセル以外
の素子、特にビットライン上に配置されたプリチャージ
用トランジスタやビットラインの漏洩電流を抑制するク
ランプ用トランジスタの欠陥による電力消費を効果的に
減らすことができる。また、前記の電力消費の抑制が簡
単なヒューズ回路によって実現され、高集積半導体メモ
リ装置のレイアウトにも有利である。
【図１】従来の冗長装置を有する半導体メモリ装置の一
部分を示す図である。
部分を示す図である。
【図２】本実施例の半導体メモリ装置の一部分を示す図
である。
である。
【図３】他の実施例の半導体メモリ装置の一部分を示す
図である。
図である。
Ｎ１，Ｎ２…プリチャージ用トランジスタ、Ｎ３，Ｎ４
…クランプ用トランジスタ、，…ヒューズ、Ｎ
１′，Ｎ２′，Ｎ３′，Ｎ４′…プリチャージ用トラン
ジスタ、ＮＰ１′ＮＰ２′，ＮＰ３′，ＮＰ４′…クラ
ンプ用トランジスタ、Ｒ1 ．Ｒ2 …高抵抗素子、，
…ヒューズ
…クランプ用トランジスタ、，…ヒューズ、Ｎ
１′，Ｎ２′，Ｎ３′，Ｎ４′…プリチャージ用トラン
ジスタ、ＮＰ１′ＮＰ２′，ＮＰ３′，ＮＰ４′…クラ
ンプ用トランジスタ、Ｒ1 ．Ｒ2 …高抵抗素子、，
…ヒューズ
Claims (11)
- 【請求項１】 複数のメモリブロックで構成された半導
体メモリ装置において、 ロウアドレスを受けて、所定のメモリブロックのワード
ラインを駆動するワードライン駆動手段と、 カラムアドレスを受けて、駆動された前記ワードライン
に連結されるメモリセルの複数のビットライン対から所
定のビットライン対を選択して駆動するビットライン駆
動手段と、 所定の制御信号により、選択された前記ワードラインと
前記ビットライン対とによってアクセスされるメモリセ
ルの情報を維持して外部に伝達する情報維持手段と、 前記制御信号により前記メモリセルの情報を維持する時
に、前記ビットライン対に供給される電圧を遮断する電
圧遮断手段とを具備することを特徴とする半導体メモリ
装置。 - 【請求項２】 前記電圧遮断手段はヒューズを少なくと
も１つ具備することを特徴とする請求項１記載の半導体
メモリ装置。 - 【請求項３】 前記ヒューズが電源電圧端に連結され、 前記情報維持手段は、前記ヒューズと前記ビットライン
対との間にチャンネルが形成され、前記制御手段を受け
て選択的にターンオンされる第１および第２ＭＯＳトラ
ンジスタを具備することを特徴とする請求項２記載の半
導体メモリ装置。 - 【請求項４】 前記ヒューズの一端が前記制御信号に連
結され、前記ヒューズの他端が電源電圧端に連結される
高抵抗素子に直列に連結され、 前記情報維持手段は、前記ヒューズと前記高抵抗素子と
の接点にゲートが連結され、チャンネルの一端が電源電
圧端に連結される第３および第４ＭＯＳトランジスタを
具備することを特徴とする請求項２記載の半導体メモリ
装置。 - 【請求項５】 前記情報維持手段は、前記ビットライン
と前記ヒューズとの間にチャンネルが連結され、ゲート
が所定の制御電圧端に連結される第５および第６ＭＯＳ
トランジスタを更に具備することを特徴とする請求項３
記載の半導体メモリ装置。 - 【請求項６】 前記情報維持手段は、前記チャンネルが
接地電圧端と前記ビットライン対の第１および第２ビッ
トラインとの間に形成され、ゲートが前記第４ＭＯＳト
ランジスタおよび第３ＭＯＳトランジスタに連結された
前記第２および第１ビットラインに連結される第７およ
び第８ＭＯＳトランジスタを更に具備することを特徴と
する請求項４記載の半導体メモリ装置。 - 【請求項７】 前記ＭＯＳトランジスタがＰＭＯＳトラ
ンジスタであることを特徴とする請求項３乃至６のいず
れか１つに記載の半導体メモリ装置。 - 【請求項８】 メモリアレイブロックが複数に分割さ
れ、前記分割されたメモリアレイブロックの中に少なく
とも１つの欠陥セルがある場合に前記欠陥セルをリペア
するスペアセルを有する冗長メモリブロックを備える半
導体メモリ装置において、 メインセルに連結されるワードラインおよびビットライ
ン対と、 前記ビットライン対の電位をプリチャージさせるために
前記ビットライン対と電源電圧端との間に連結された第
１ＭＯＳトランジスタ対と、 前記電源電圧端の電圧が前記第１ＭＯＳトランジスタ対
を通じて前記ビットライン対に伝達されることを制御す
る制御手段とを具備することを特徴とする半導体メモリ
装置。 - 【請求項９】 前記制御手段は前記電源電圧端に連結さ
れるヒューズで構成され、前記スペアセルの情報を維持
させる時に、前記ヒューズによって前記電源電圧端への
連結を電気的に遮断することを特徴とする請求項８記載
の半導体メモリ装置。 - 【請求項１０】 前記制御手段は前記電源電圧端に連結
された高抵抗素子に直列に連結され、前記制御手段と前
記高抵抗素子の接点が前記第１ＭＯＳトランジスタ対の
各々のゲートに連結されることを特徴とする請求項８記
載の半導体メモリ装置。 - 【請求項１１】 前記第１ＭＯＳトランジスタ対の各々
に連結される前記ビットライン対の第１および第２ビッ
トラインと前記電源電圧端との間にチャンネルが形成さ
れ、ゲートが前記第２ビットラインおよび第１ビットラ
インに連結されるＰＭＯＳトランジスタ対を更に具備す
ることを特徴とする請求項９または１０に記載の半導体
メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006956A KR930022580A (ko) | 1992-04-24 | 전류소비가 억제되면서 리던던시가 이루어지는 반도체 장치 | |
| KR6956/1992 | 1992-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307899A true JPH05307899A (ja) | 1993-11-19 |
Family
ID=19332265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221786A Pending JPH05307899A (ja) | 1992-04-24 | 1992-08-20 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5390150A (ja) |
| JP (1) | JPH05307899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619545A2 (en) * | 1993-04-08 | 1994-10-12 | Sharp Kabushiki Kaisha | Improved method and apparatus for repair of memory by redundancy |
| JP2003509802A (ja) * | 1999-09-17 | 2003-03-11 | サイプレス・セミコンダクタ・コーポレーション | 低電力メモリに関するアーキテクチャ、方法および回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768206A (en) * | 1995-06-07 | 1998-06-16 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for biasing bit lines |
| JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0157339B1 (ko) * | 1995-06-28 | 1998-12-01 | 김광호 | 반도체 메모리의 불량셀 구제회로 |
| US6335891B1 (en) * | 1999-02-25 | 2002-01-01 | Micron Technology, Inc. | Device and method for reducing standby current in a memory device by disconnecting bit line load devices in unused columns of the memory device from a supply voltage |
| US6249464B1 (en) | 1999-12-15 | 2001-06-19 | Cypress Semiconductor Corp. | Block redundancy in ultra low power memory circuits |
| US6373757B1 (en) | 2000-07-17 | 2002-04-16 | Integrated Device Technology, Inc. | Integrated circuit memory devices having control circuits therein that provide column redundancy capability |
| KR100396790B1 (ko) * | 2000-10-13 | 2003-09-02 | 주식회사 하이닉스반도체 | 메모리 소자의 쇼트 전류 차단 방법 및 회로 |
| US7254073B2 (en) * | 2005-09-29 | 2007-08-07 | Infineon Technologies Ag | Memory device having an array of resistive memory cells |
| DE602005013964D1 (de) * | 2005-09-29 | 2009-05-28 | Qimonda Ag | Speicher mit Widerstandspeicherzellenmatrix und Bitleitungsaufladung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178691A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01138671A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 同期型記憶装置 |
| JPH02146185A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2837433B2 (ja) * | 1989-06-05 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置における不良ビット救済回路 |
-
1992
- 1992-08-20 JP JP4221786A patent/JPH05307899A/ja active Pending
- 1992-08-25 US US07/934,918 patent/US5390150A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178691A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01138671A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 同期型記憶装置 |
| JPH02146185A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619545A2 (en) * | 1993-04-08 | 1994-10-12 | Sharp Kabushiki Kaisha | Improved method and apparatus for repair of memory by redundancy |
| EP0619545A3 (en) * | 1993-04-08 | 1996-10-16 | Sharp Kk | Method and apparatus for memory recovery using redundancy. |
| JP2003509802A (ja) * | 1999-09-17 | 2003-03-11 | サイプレス・セミコンダクタ・コーポレーション | 低電力メモリに関するアーキテクチャ、方法および回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5390150A (en) | 1995-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950822 |