KR100421342B1 - 반도체 디바이스 및 회로 소자의 전기적 액세스 방법 - Google Patents

Abstract

회로 블록에 접속하기 위해 동작하지 않는 금속 라인을 잉여 금속 라인으로 대체시키는 반도체 집적 회로 디바이스가 개시되어 있다.

본 발명은 그것이 접속되는 회로 블럭으로부터 결함이 있는 도전성 데이터 라인 또는 동작하지 않는 도전성 데이터 라인을 분리시키며, 그것을 동일한 회로 블록에 결합시킴으로써 결함이 있는 도전성 데이터 라인을 잉여 라인으로 대체시키는 방법을 더 포함한다. 임의의 예비 도전성 블럭이 필요하지는 않다. 잉여 금속 라인은 집적 회로 디바이스 내의 계층적 다수의 레벨에서도 사용될 수 있다.

Description

반도체 디바이스 및 회로 소자의 전기적 액세스 방법{METHOD AND APPARATUS FOR THE REPLACEMENT OF NON-OPERATIONAL METAL LINES IN DRAMS}

본 발명은 전반적으로 반도체 집적 회로 디바이스, 집적 회로 디바이스의 레이아웃(layoout) 및 이들 디바이스를 형성하여 동작시키는 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 반도체 집적 회로 디바이스 내의 회로 블럭에 액세스하는 잉여 도전성 라인을 제공하는 장치 및 방법에 관한 것이다.

반도체 집적 회로는 다수의 회로 블럭으로 구성되며, 각각은 다양한 회로 소자를 포함한다. 다수의 도전성 라인은 회로 소자 및 회로 블럭을 다른 회로 소자 및 각각에 접속시킨다. 일반적으로 말하면, 각각의 회로 소자 및 회로 블럭은 고도로 집적되어 조밀하게 패킹된 다수의 개개의 피쳐를 포함한다. 각각의 개개의 회로 블럭은 집적 회로 디바이스가 형성된 반도체 기판 내에서 커다란 표면 영역을 차지한다. 회로 소자 및 회로 블럭을 각각에 그리고 (외부 피쳐를 포함하는) 다른 회로 소자에 접속시키는 도전성 라인은 커다란 표면 영역이 필요하지 않다. 회로 소자를 액세스하기 위해 형성되는 도전성 라인이 동작하지 않는(non-operational) 경우, 이후에 개개의 회로 소자는 액세스할 수 없거나 쓸모없게 된다. 전체 회로 블럭을 액세스하는 도전성 라인이 동작하지 않는 경우는 전체 회로 블럭이 액세스될 수 없으므로 결과적으로 쓸모없게 된다. 이러한 경우가 발생했을 때, 집적 회로를 형성하는 커다란 표면 영역이 낭비된다.

도전성 라인은 전형적으로 구리, 알루미늄, 또는 이들의 합금과 같은 금속으로 구성되며, 일반적으로 집적 회로 디바이스 내의 다수의 회로를 둘러싸거나 관통할 수 있는 비교적 긴 라인으로 구성된다. 회로 블럭 내의 피쳐와 관련 있는 도전성 라인은 개개의 회로 블럭을 집적 회로 디바이스 내의 비교적 원격의 임의의 구성요소에 접속시키기 때문에 상당히 긴 길이로 이루어진다. 예를 들면, RAM 또는 ROM 디바이스에서, 개개의 회로 소자는 메모리 디바이스를 위한 저장 셀로 존재할 것이다. 메모리 디바이스를 위한 저장 셀은 수평행 및 수직열로 구성되는 어레이로 배열될 수 있다. 이러한 어레이는 회로 블럭으로 간주될 수 있다. 이들 구성에서, 각각의 셀은 같은 행 및 열 내의 모든 다른 셀 등과 전기적 접속을 공유한다. 전기적 접속은 행 내의 모든 셀에 접속되어 수평 라인을 포함할 수 있는 도전성 데이터 라인에 의해서 제공되며, (데이터가 셀 내로 그리고 셀로부터 흐르는 것에 따라) 워드 라인이나 수직 라인 또는 비트 라인이라고도 불려진다. 메모리 셀을 다른 구성요소에 접속시키는 도전성 데이터 라인에 결함이 있을 때, 이 메모리 셀은 쓸모없게 된다.

결함이 있는 도전성 라인과 연관된 문제를 해결하기 위한 첫 번째 방안은 부가적인 회로 소자, 예를 들면, DRAM 디바이스에 잉여 메모리 셀(extra memory cells)을 제공할 수 있다. 이 방안을 사용하면, 잉여 메모리 셀 및 연관 도전성 데이터 라인이 제공되어야 한다. 그러나 메모리 셀과 같은 액티브 회로 소자는 반도체 기판 내에서 상당한 표면 영역을 요구할 수 있다. 따라서, 반도체 집적 회로 디바이스 내에 부가적인 회로 소자를 제공하게 되면 디바이스의 사이즈를 감소시킬 수 없다. 이는 고정된 치수(예를 들면, 6인치 웨이퍼)의 기판 내에 보다 적은 수의 집적 회로 디바이스가 동시에 형성되도록 하므로 바람직하지 못하다. 그러므로, 부가적인 회로를 반도체 집적 회로 디바이스에 부가하는 것은 수율을 증가시키기 위한 비용 효율적인 방법이 될 수 없다.

따라서, 집적 회로 디바이스 내의 디바이스 계층의 레벨의 수가 증가함에 따라, 동작하지 않는 도전성 라인의 해로운 영향도 증가한다. 예를 들면, 상술된 DRAM 디바이스의 경우에, 판독-기록 라인에 결함이 있으면, 어레이 또는 회로 블럭을 구성하고 있고, 비트 라인을 경유하여 결함이 있는 또는 동작하지 않는 판독-기록 라인에 접속되는 개개의 메모리 셀 모두가 쓸모없게 된다. 판독-기록 라인의 결함 가능성에 대비하기 위해, 어레이를 형성하는 부가적인 다수의 셀이 요청될 수도 있다. 본 실시예로부터, 잠재적으로 결함이 있는 도전성 라인을 보충하는 예비 회로 블록(spare circuit blocks) 또는 구성요소의 제공이 항상 실용적인 것이 아님을 이해해야 한다.

본 발명은 회로 블럭 및/또는 회로 블럭 내의 회로 소자를 액세스하기 위해 잉여 라인을 제공하는 것에 관한 것이다. 본 발명은 도전성 라인의 동작 여부를 판단하는 수단을 이용하며, 도전성 라인이 동작하지 않는 것으로 판단될 때, 회로 블럭으로부터 동작하지 않는 도전성 라인을 분리시키는 수단 및 잉여 도전성 라인을 회로 블럭에 결합시키는 수단을 제공한다.

도 1은 종래 기술과 같이 회로 블럭에 결합된 도전성 라인을 도시하는 회로도,

도 2는 회로 블럭에 결합하는 잉여 도전성 라인을 도시하는 회로도,

도 2a는 도 2와 유사하지만, 부가적인 트랜지스터를 포함하는 회로도,

도 3은 다수의 회로 블럭도에 결합하는 잉여 도전성 라인을 도시하는 회로도,

도 4는 DRAM 디바이스에서 잉여 도전성 라인의 다른 실시예를 도시하는 회로도,

도 5는 본 발명의 다수의 잉여 도전성 라인의 계층적 레벨을 이용한 회로를 도시하는 회로도,

도 6은 다수의 잠재적 동작하지 않는 도전성 데이터 라인(non-operational conductive data line) 중 임의의 하나를 대체시키는데 사용될 수 있는 잉여 도전성 라인을 도시하는 회로도,

도 7은 다수의 잠재적인 동작하지 않는 도전성 라인의 어느 한편을 대체시키는 잉여 도전성 라인의 또 다른 실례를 도시하는 회로도.

도면의 주요 부분에 대한 부호의 설명

1 : 회로 소자 3 : 도전성 라인

5 : 회로 블록 18 : 퓨즈

10 : 래치 12, 14 : 트랜지스터

23 : RWD 라인

도 1은 종래 기술에 따른 예시적인 실시예의 단순화된 버전을 도시하는 회로도이다. 도 1에서, 도전성 라인(3)은 두 소자 사이에 전기적 접속을 제공함을 알 수 있다.

도시된 도면에서, 도전성 라인(3)은 회로 소자(1)를 회로 블럭(5)에 접속시킨다. 도전성 라인(3)이 결함이 있거나 또는 동작하지 않으면(non-operational), 회로 소자(1) 및 회로 블럭(5) 간의 접속이 만들어지지 않을 것이다. 일 실시예에서는, 회로 소자(1)가 오프 칩 드라이버(OCD)일 수 있다. 이것은 예시적인 실시예에만 존재하며, 도전성 라인(3)이 집적 회로 내에서 임의의 두 개의 개개의 구성요소 또는 회로 블럭을 결합할 수 있음을 알 수 있다. "회로 소자" 및 "회로 블럭"은 매우 넓은 의미이며, 다수의 상이한 구성 요소를 표현할 수 있음을 또한 알 수 있다.

본 명세서에 상술된 도전성 라인은 일반적으로 데이터 라인일 수 있으며 비트 라인, 판독 기록 데이터(RWD) 라인, 칼럼 선택 라인(CSL), 뱅크 칼럼 선택 라인(BCSL), 글로벌 칼럼 선택 라인(GCSL), 마스터 데이터(MDQ) 라인, 로컬 데이터(LDQ) 라인 또는 다른 비트 라인을 포함할 수 있다. 도전성 라인 및 연관 잉여 라인은 본 기술에서 공통되는 임의의 방법에 의해서 형성될 수 있다. 본 발명의 바람직한 형성 방법에 있어서, 도전성 라인은 알루미늄, 알루미늄 합금, 구리, 또는 구리 합금과 같은 금속으로 형성될 수 있지만, 다른 도전성 막이 사용될 수도 있다.

본 발명의 바람직한 형성 방법에 있어서, 도전성 막은 절연면 상에 증착됨으로써 형성된 금속 막이다. 이후에 포토리소그래픽 수단이 사용되어 금속 막 상에 형성된 감광성 코팅(photosensitive coating) 내의 패턴을 현상한다. 이후에, 감광성 코팅에 의해 커버되지 않아 노출된 금속막의 일부를, 에칭 프로세스가 사용되어 제거함으로써, 금속막에 대해, 감광성 막에 형성된 패턴을 변형시킨다. 금속 막 및 감광성 코팅의 일부가 제거된 이후에, 금속 와이어링 패턴이 생긴다. 와이어링 패턴은 이후 일반적으로 도전성 라인 또는 도전성 데이터 라인으로 지칭되는 금속 라인을 포함한다. 이러한 와이어링 패턴을 형성하는 다른 방법이 사용될 수 있다. 이러한 다른 방법의 실례로는 대머신 처리가 있다.

전형적인 반도체 집적 회로 디바이스는 다수의 이들 와이어링 패턴 레벨로 구성되며, 레벨 사이에 배치된 절연막에 형성된 개구(openings)를 통해 각각에 그리고, 다른 회로 소자에 접속된다. 본 발명은 다수 레벨의 와이어링 패턴 중 임의레벨에 잉여 기법을 제공하거나, 또는 1 레벨의 와이어링 패턴 내에 형성된 잉여 도전성 라인을 제공함으로써, 1 이상의 레벨의 와이어링 패턴을 이용하여 다른 레벨의 와이어링 패턴으로 동작하지 않는 도전성 라인을 대체시키는 잉여 기법을 선택적으로 제공한다.

본 발명은 한 와이어링 레벨 내에 형성된 그리고, 와이어링 패턴에 대한 상대적인 배치, 접속 수단 및 회로 패턴에 관한 것이다. 본 발명은 반도체 디바이스 내의 피쳐 배열로 인해 잉여 기법을 제공하며, 와이어링 패턴, 또는 도전성 라인과 같은 반도체 디바이스 내의 피쳐를 형성하는 특정 방법에 제한되는 것은 아니다.

도 2는 본 발명의 잉여 기법의 예시적인 실시예를 도시하는 회로도이다. 이 예시적인 실시예에서, 회로 소자(1)는 회로 블럭(5)에 결합된다. 회로 소자(1)는 오프-칩 드라이버 또는 내부 회로일 수 있다. 본 발명의 잉여 기법이 회로 내의 임의의 두 피쳐를 결합시키는 데에도 마찬가지로 적용될 수 있음을 알 수 있다. 도전성 라인(2,4)은 회로 소자(1) 및 회로 블럭(5) 사이에 전기적 접속을 각각 제공한다. 도전성 라인(4)은 초기에 트랜지스터(14)를 경유하여 회로 블럭(5)에 결합되며 도전성 데이터 라인(2)은 트랜지스터(12)를 경유하여 회로 블럭(5)에 결합된다. 도 2는 실제 크기로 도시된 것이 아님에 유의하여야 한다. 실제로, 도전성 라인(2,4)이 회로 소자(1)에서 회로 블럭(5)으로의 경로를 구성하는 경우에, 도전성 라인(2,4)은 여러 다른 회로 블럭(도시되지 않음)을 통과(transverse)할 수 있거나 또는 둘러쌀 수 있는 비교적 긴 라인을 포함한다.

도전성 라인(2,4)은 상술한 바와 같은 임의의 금속막으로 형성될 수 있으며, 금속막은 반도체 집적 회로 디바이스를 제조할 때 형성된 다수의 금속 막 레벨 중 임의의 것으로 구성될 수 있다. 다른 실시예에서, 도전성 라인은 또한 폴리실리콘 라인을 포함할 수 있다.

라인은 비교적 길며, 여러 다른 회로 블럭 또는 구성 요소(도시되지 않음) 둘레를 지나도록 구성되므로, 오픈(opens)되거나 결함이 있거나 동작하지 않기 쉽다. 부가적으로 이들은 다른 회로 피쳐에 대해서도 단락될 수 있다. 초기에 배열된 반도체 회로에서, 도전성 라인(4) 또는 도전성 라인(2)은 초기에 회로 소자(1)를 회로 블럭(5)에 결합시키는 데 사용될 수 있다.

예시적인 실시예에서, 도전성 라인(4)은 회로 소자(1) 및 회로 블럭(5)을 초기에 결합, 즉, 이들 간에 전기적 접속을 제공할 것이다. 이것은 트랜지스터(14)가 초기에 (결합) 도전성 라인(4) 및 회로 블럭(5) 사이에 전기적 접속을 제공하는 "온" 상태이며 트랜지스터(12)는 도전성 라인(2)이 초기에 회로 블럭(5)에 전기적으로 접속(결합)되지 않음을 의미하는 "오프" 상태이기 때문이다. 트랜지스터의 채널이 도전성일 때, 트랜지스터는 "온" 상태로 여겨진다. 트랜지스터의 채널이 비-도전성일 때, 트랜지스터는 "오프" 상태로 여겨진다. 도 2에 도시된 예시적인 실시예에서, 트랜지스터 상의 로직 하이 신호(logic high signal)는 트랜지스터를 "온" 상태로 전환시키지만, 트랜지스터 게이트 상의 로직 로우 신호(logic low signal)는 트랜지스터를 "오프" 상태로 전환시킨다. 도 2의 구성에서, 초기에 설정된 인버터 래치(10)는 로직 하이 신호를 트랜지스터(14)에 제공하여 이를 "온" 상태로 만들고, 로직 로우 신호를 트랜지스터(12)에 제공하여 이를 "오프" 상태로 만든다. 래치(10)는 교차-결합된 인버터 한 쌍으로 구성된다.

본 예시적인 실시예에서, 도전성 라인(2)은 회로 블럭(5)에 결합되는 잉여 도전성 라인으로서의 역할을 수행한다. 스위칭 수단(19) 및 트랜지스터(14)를 제공함으로써, 도전성 라인(4)을 분리시키는 것이 가능하며, 라인(4) 및 이웃 라인 간의 쇼트가 발생하는 경우에 또는 도전성 라인(4)이 동작하지 않는 경우에 유리하다. 스위칭 수단(19)은 또한 잉여 도전성 라인(2)을 결합시켜 도전성 라인(4)을 대체한다. (도 6 및 7에 도시될) 본 발명의 또 다른 예시적인 실시예에서, 회로 소자(1)로부터 다른 회로 블럭까지 이어지는 다수의 도전성 라인 중 임의의 하나를 대체함으로써 단일 잉여 도전성 라인을 인에이블시키는 스위칭 수단이 제공될 수 있다.

본 기술 분야에 알려진 임의의 통상적인 수단이 도전성 라인(4)이 동작하는지 동작하지 않는지를 판단하는 데 사용될 수 있다. 동작하지 않는 라인은 불연속적이거나, 오픈을 포함하거나, 다른 피쳐에 대해 단락되거나, 그렇지 않으면 결함이 있는 라인일 수 있다. 본 발명의 바람직한 실시예에서, 전기적 연속성 테스트(electrical continuity test)가 라인에 따라 실행될 수 있지만, 이와는 달리 다른 테스팅 수단이 사용될 수도 있다. 도전성 라인이 동작하는지 또는 동작하지 않는지를 판단하는 간단한 수단은 이하의 테스트를 포함할 수 있다. 예를 들어 도전성 라인(4)을 참조하면, 포인트(4A) 및 포인트(4B) 사이에서, 회로 소자(1) 및 회로 블럭(5) 간의 도전성 라인(4)의 동작 여부를 기본적으로 판단할 수 있다.

일 실시예에서, 회로 소자(1)는 3가지 입력 상태(로직 하이, 로직 로우 및 하이 임피던스)를 갖는 오프-칩 드라이버(OCD)일 수 있다. 회로 소자(1)를 하이 임피던스 상태로 놓은 후에, 로우 전압 레벨이 포인트 (4A)에 인가될 수 있으며, 만약 라인(4)이 트랜지스터 게이트 등을 경유하며, 라인 상에 다른 전위(potential)를 부가할 수 있는 다른 피쳐 또는 소스/드레인을 경유하지 않고 회로 블럭(5)에 접속된다면, 포인트 (4B)에서 전압이 측정될 수 있다. 다음으로, 하이 전압이 포인트 (4A)에 인가될 수 있고, 포인트 (4B)에서 이 전압이 측정될 수 있다. 본 기술 분야에서 범용하는 통상적인 부가의 회로(도시되지 않음)를 사용하여 전압이 인가되고 검출될 수 있다. 이 부가의 회로는 디바이스에 외장될 수도 있고 반도체 집적 회로 디바이스 내에 구현될 수 있다. 포인트 (4A)에서 인가된 전압 레벨이 포인트 (4B)의 측정 수단에 의해 적절히 측정되지 않는다면, 도전성 라인(4)은 두 포인트 (4A)와 (4B) 사이에서 동작하지 않는 것으로 판단한다.

DRAM 내의 도전성 라인의 동작 여부를 판단하는 또 다른 방법은 본 기술 분야에서 알려진 방법을 사용하여 DRAM의 비트 맵을 측정하는 것이다. 비트 맵을 판독함으로써, 비트 라인, 워드 라인, 또는 OCD에 접속된 도전성 라인이 동작하지 않는지를 판단할 수 있는데, 이는 결함이 있는 또는 동작하지 않는 도전성 라인이 비트 맵 내의 데이터 패턴에 영향을 미치기 때문이다.

도전성 라인이 두개의 관련된 회로 구성 요소 사이에서 동작하는지 또는 동작하지 않는지를 판단하기 위해, 본 기술 분야에서 알려진 임의의 다른 방법들이 사용될 수 있음에 유의하여야 한다.

도전성 라인(4)이 동작하지 않는 것으로 판단되면, 그 판단의 결과는 신호(16)를 통해 전송되어 스위칭 수단(19) 내의 퓨즈(18)를 끊는다. 퓨즈의 출력 신호는 퓨즈의 차단 여부에 따라 하이 또는 로우일 것이다. 퓨즈(18)가 차단될 때, 퓨즈는 래치(10)를 리세트시켜서, 결합 구성을 반전시키고, 라인(11)을 통해서 트랜지스터(14)를 턴 오프(turn off)시킴으로써 회로 블럭(5)으로부터 도전성 라인(4)을 분리시키는 것으로 상태를 변화시키게 하고, 반면에 라인(9)을 통해서 트랜지스터(12)를 턴 온(turn on)시킴으로써 라인(2)을 회로 블럭(5)에 결합시킨다. 이러한 방식으로, 도전성 라인(4)의 동작 여부 판단에 따라 도전성 라인(4)이 분리되고, 도전성 라인(2)이 결합된다. 이러한 방식으로, 이제 회로 소자(1)는 도전성 라인(2)을 경유하여 회로 블럭(5)에 결합된다. 도 2에 도시된 예시적인 실시예에서, 스위칭 수단은 단일 트랜지스터를 포함하여 도시되지만, (배면 대 배면(back-to-back)으로 결합되는 p-채널 트랜지스터 및 n-채널 트린지스터) 전송 게이트가 다른 실시예로서 사용될 수 있음에 유의하여야 한다. 다른 실시예에서, 동작하지 않는 라인은 퓨즈 포인트(도시되지 않음)에서 동작하지 않는 라인의 일부를 선택적으로 끊기 위해 레이저(도시되지 않음)를 사용함으로써 분리시킬 수 있다.

도전성 라인(4)을 회로 블럭(5)과 결합시키거나 도전성 라인(2)을 회로 블럭(5)과 분리시키기 위해 제공되는 스위칭 수단(19)은 도전성 라인(4)의 동작 여부를 판단하는 수단에 응답한다. 본 발명의 바람직한 실시예에서, 도전성 라인의 동작 여부를 판단하는 수단은 퓨즈를 직접적으로 차단하는 출력 신호를 제공할 수도 있다.

도 2a는 도 2의 회로도와 유사한 회로도이지만, 부가적인 트랜지스터(13,15)를 포함한다. 회로 소자(1)가 라인(4)을 경유하여 회로 블럭(5)에 결합되는 경우, 분리된 트랜지스터(14,15)는 턴 온(turn on)되어야 한다. 마찬가지로, 회로 소자(1)가 라인(2)을 경유하여 회로 블럭(5)에 결합되는 경우, 결합된 트랜지스터(12,13)가 턴온되어야 한다. 다른 실시예에서, 도전성 라인(4)이 초기에 회로 블럭(5)에 결합되어 동작하지 않는 것으로 판단되면, 이후에 분리 트랜지스터(15,14)는 턴오프되며 결합 트랜지스터(12,13)는 본 발명에 따라 래치(10)에 의해 턴온된다.

다수의 결합 트랜지스터 및 분리 트랜지스터를 제공하는 이점, 또는 적어도 회로 블럭(5) 바로 가까이에 트랜지스터를 위치시키는 이점은 도전성 라인(4) 및 분리 트랜지스터(14,15)와 관련해서 이해될 수 있다. 분리 트랜지스터(14)는 회로 소자(1)로부터 상당한 거리에 위치하지만, 분리 트랜지스터(15)는 회로 소자(1)의 바로 가까이에 위치된다. 회로 소자(1) 바로 가까이에 분리 트랜지스터(15)를 제공함으로써, 분리 트랜지스터(15)가 턴오프될 때, 도전성 라인(4)이 단락될 수 있도록, 회로 소자(1)가 임의의 회로로부터 효율적으로 분리된다. 트랜지스터(14)가 회로 블럭(5)으로부터 회로 소자(1)를 분리시키는 데만 사용된다면, 회로 소자(1)는 도전성 라인(4)의 벌크에 결합된 체 존속하는 것으로 도시될 수 있다. 따라서, 예를 들면 도전성 라인(4)이 도전성 라인(4) 및 도전성 라인(6) 간의 원하지 않는 단락으로 인해 회로 소자(7)와 단락된다면, 이후에 회로 소자(1)는 회로 소자(7)와 바람직하지 못한 상호작용을 할 수 있다. 회로 소자(1) 바로 가까이에 분리 트랜지스터(15)를 배치시킴으로써, 회로 소자(1)는 회로 소자(1)에 악영향을 미치는 도전성 라인(4) 및 (회로 요소(7)과 같은) 원하지 않는 회로 소자 간의 단락을 최소화시킨다.

도 3은 도 2에 도시된 회로도에 대한 다른 실시예를 도시하는 회로도이다. 도 3에 도시된 실시예에서, 회로 소자(1)에 결합된 도전성 라인(2,4) 각각은 도 2에 도시된 단일 회로 블럭에 대치되는 다수의 회로 블럭에 결합된다.

도 3의 회로도는 회로 블럭(5A), 회로 블럭(5B), 회로 블럭(5C)의 3 가지 회로 블럭을 도시한다. 도전성 라인(4)은 각각의 회로 블럭에 전기적 접속을 제공한다. 도전성 라인(4)은 트랜지스터 (20A)에 의해 회로 블럭(5A)에 전기적으로 접속/결합될 수 있고, 트랜지스터 (20B)에 의해 회로 블럭(5B)에 전기적으로 접속/결합될 수 있으며, 트랜지스터 (20C)에 의해 회로 블럭(5C)에 전기적으로 접속/결합될 수 있다. 마찬가지로, 도전성 라인(2)은 트랜지스터(21A)에 의해 회로 블럭(5A)에 전기적으로 접속/결합될 수 있고, 트랜지스터(21B)에 의해 회로 블럭(5B)에 전기적으로 접속/결합될 수 있도록 적용될 수 있으며, 트랜지스터(21C)에 의해 회로 블럭(5C)에 전기적으로 접속/결합될 수 있다. 본 발명의 이점은 예를 들면, 도전성 라인(4), 즉 하나의 도전성 라인은 모두 "온" 상태인 트랜지스터(20A, 20B, 20C)를 통해 다수의 회로 블럭(5A, 5B, 5C)에 초기에 결합되고, 도전성 라인(4)이 어느 회로 블럭에 대해 동작하지 않는 것으로 판단되면, 래치(10)는 그 판단에 응답하여 퓨즈(18)로부터 공급된 스위칭 신호에 의해 리세트될 수 있다는 것이다.

래치(10)가 리세트될 때, 그것은 로직 로우 신호를 트랜지스터(20A, 20B, 20C)에 전송하며, 이로 인해, 트랜지스터(20A, 20B, 20C)를 회로 블럭(5A, 5B, 5C)으로부터 도전성 라인(4)을 분리시키는 "오프" 상태로 전환시킨다. 동시에, 래치(10)는 로직 하이 신호를 초기에 "오프" 상태였던 트랜지스터(21A, 21B, 21C)에 전송한다. 결과적으로, 트랜지스터(21A, 21B, 21C)는 "온" 상태로 전환되며 이로 인해, 도전성 라인(2)을 회로 블럭(5A, 5B, 5C)에 결합시킨다. 이러한 방식으로, 도전성 라인(2)은 잉여 라인으로서의 역할을 수행한다. 도전성 라인(4)이 동작하지 않는 것으로 판단된 이후에, 도전성 라인(2)은 회로 소자(1) 및 회로 블럭(5A,5B,5C) 간에 전기적 접속을 제공하는 데 사용된다.

다른 실시예에서, 초기에 결합된 도전성 라인이 이 두개의 중요한 회로 소자 사이에서 동작하는지를 검출하는 수단이 다양해질 수 있다. 마찬가지로, 초기에 결합된 도전성 라인이 동작하지 않는지를 판단하는 수단에 응답하는 스위칭 수단 또한 다양해질 수 있다. 또한, 도전성 라인을 전기적으로 접속시키기에 적합한, 회로 블럭에 전기적으로 결합시키거나 분리시키는 수단 또한 다양해질 수 있다. 상술된 바와 같이 반도체 집적 회로 내에 포함된 스위칭용 트랜지스터를 사용하는 전기적 수단 외에, 도전성 라인의 결합 및 분리는 레이저 커팅(laser cutting) 또는 다른 기계적 수단에 의하여 완성될 수 있으며 집적 회로 디바이스 외부에 구성요소를 포함시킬 수 있다.

실시예 I - DRAM 디바이스

이제 도4를 참조하면, DRAM 디바이스에 적용된 회로도가 도시된다. 도 4는 DRAM 디바이스에서 칼럼 경로(column path)를 개략적으로 설명한다. 전체적으로 말하면, 각각의 센스 증폭기(SA)는 메모리 셀 내에 저장된 데이터 비트를 나타내는 비트 라인 및 비트 라인 보수(bit line complement) 간의 전압 차를 증폭시킨다. 센스 증폭기(SA) 중 하나가 (칼럼 선택 비트에 의해 제어되는, 도시되지 않음) 비트 스위치를 통해 로컬 데이터 라인 쌍 LDQ(local data line pair LDQ)에 접속된다. 여러 LDQ 쌍 중 하나가 이후에 MDQS 트랜지스터를 통해 마스터 데이터 라인(MDQ)에 접속된다. MDQ 쌍(24A,24B, 또는 25A,25B) 상의 차동 전압은 제 2 센스 증폭기(SSA:24)에 의해 증폭된다. 이후에 SSA(22)는 RWD(판독-기록-데이터) 라인(23) 상에 이 정보 비트를 출력한다. 이후에 RWD 라인(23)은 이 비트를 오프 칩 드라이버(OCD)에 전송한다.

역시 도 4를 참조하면, 예를 들어, 마스터 데이터 라인 쌍 MDQ(24A) 및 bMDQ(24B) 라인 중 하나가 결함이 있는(즉, 동작하지 않는) 것으로 판단되면, 라인(24A,24B)의 쌍을 쌍 SMDQ(25A) 및 bSMDQ(25B)로 대체시킴으로써 문제를 해결할 수 있다. 동작하지 않는 라인 쌍은 MDQS 트랜지스터(31,33) 각각에 의해 LDQ 라인 쌍(28A, 28B 및 29A, 29B)으로부터 분리될 수 있다. 예비 라인 쌍 SMDQ(25A) 및 bSMDQ(25B)는 결합 SMDQS 트랜지스터(30,32)를 통해 LDQ 라인 쌍에 결합될 수 있다. 이 스위칭(결합 및 분리)이 차단되었을 때, 상기 설명된 바와 같이, 래치(도시되지 않음)의 상태를 반전시키는 통상적인 퓨즈(도시되지 않음)에 의해 제어될 수 있다. 도전성 라인의 동작 여부의 판단은 이전에 도시된 바와 같이 존재할 수도 있고, 판단에 응답하여 신호가 퓨즈를 차단할 수도 있다.

본 발명에 의해 달성된 이점은 칩 상에 잉여 금속 라인을 가짐으로써, 부가적인, 대응하는 잉여 셀을 제공할 필요 없이 동작하지 않는 금속 라인(non-operational metal line)을 대체시키는 반도체 디바이스를 형성한다는 것이다. 이 원리를 DRAM 디바이스에 적용하는 것은, 칼럼 선택 라인(CSL)과 같은 금속 라인이 동작하지 않으면, 예비 CSL 라인(spare CSL line)이 제공된다는 것을 종래 기술이 제공하기 때문이다. 동작하지 않는 라인을 대체시키기 위해 예비 CSL 라인이 활성화될 것이다. 그러나, 이 예비 CSL 라인은 통상적인 수단의 사용이 요청하는 바와 같이, 또한 제공되는 예비 셀을 액세스할 것이다. 본 발명은 또한 예비 금속 라인을 활성화시키는 것을 제공한다. 그러나, 이 예비 금속 라인은 동작하지 않는 금속 라인에 의해 액세스된 동일한 셀을 액세스한다. 예비 셀은 더 이상 필요하지 않다.

본 발명의 개념의 범주를 넓히면, 판독-기록 데이터 라인과 같은 도전성 라인 또는 뱅크 칼럼 선택 라인과 같은 비트 라인의 넓은 범위에도 적용될 수 있다. 동기 멀티-뱅크 DRAM(synchronous multi-bank DRAM)의 경우, 데이터 오손(data corruption)의 가능성이 있기 때문에, 칼럼 선택 라인(CSL)은 상이한 뱅크 간에는 공유될 수 없다. 기록 동작을 수행하기 위해서는, CSL이 활성화되어야 한다. 그러나 활성화된 CSL을 수신할 수 있는 이전에 활성화된 뱅크는 비트 스위치를 열어서 데이터를 출력하게 된다. 이 버스-경합(bus-contention) 충돌을 방지하기 위해, 1GB(기가바이트) DRAM과 같은 DRAM은 계층적 CSL-구조를 이룰 것이다. 계층적 CSL-구조에서, 글로벌 CSL 라인(GCSL) 및 뱅크 CSL 라인(BCSL) 이라는 두가지 유형의 CSL 라인이 제공된다. 하나의 비트 스위치를 갖는 대신에, 순차적으로 두 개의 비트 스위치 트랜지스터가 존재한다. 제 1 비트 스위치 트랜지스터는 BCSL에 의해 제어된다. 모든 뱅크의 경우에 4 개의 BCSl-라인이 존재한다. 제 2 비트 스위치 트랜지스터는 GCSL에 의해 제어된다. 이 신호는 상이한 뱅크 간에 공유된다.

반도체 DRAM 디바이스가 3-레벨 금속 제조 프로세스를 사용하여 형성될 때, GCSL 라인은 대개 순차적으로 형성된 제 3 금속 레벨로 형성된다. BCSL 라인과 GCSL 라인은 칼럼 디코더로부터 유니트 내의 상이한 센스 증폭기까지 이어지는 금속 라인이다. BCSL 및 GCSl 라인은 상당한 길이로 존재하며, 이후에, 개방, 단락, 이들을 비동작하도록 만드는 결함이 존재하는 경우가 있다. 센스 증폭기 뱅크에서, 수직 BCSL 선은 또한 제 3 레벨 금속으로 형성될 수 있으며, 제 2 레벨 금속으로 형성되는 수평 BCSL 라인에 접속된다. 제 3 금속 레벨로 구성된 BCSL 라인 또는 제 2 금속 레벨로 구성된 BCSL 라인이 동작하지 않는 것으로 판명된다면, 본 발명은 계층적 구조에서 이들 임의의 라인을 비-계층적 구조(non-hierarchical structure)와 결합하여 설명되는 잉여 금속 라인으로 대체시키기 위해 제공한다.

본 발명은 DRAM 이외의 반도체 디바이스에 마찬가지로 적용될 수 있으며, 멀티-레벨 금속 프로세스 내의 다양한 금속 레벨 중 어느 하나로 구성된 다양한 도전성 라인에도 동등하게 적용될 수 있다.

도 5는 계층적 구조 내의 다수의 레벨에 적용되는 본 발명의 개념을 예시하는 회로도가 도시된다. 점선은 회로 소자(40)와 접속하도록 하는 제 1 회로 블럭(41)을 표현한다. 도전성 라인(42,44)은 트랜지스터(46,47) 각각에 의하여 회로 소자(40)를 회로 블럭(41)에 결합시키는 데 각각 이용된다. 이전의 실시예에서와 같이, 두 개의 도전성 라인 중 하나는 초기에 회로 블럭(41)에 전기적으로 접속/결합된다. 초기에 결합된 라인이 판단 수단(도시되지 않음)에 의해 동작하지 않는 것으로 판단되면, 판단 수단에 응답하는 수단은 신호(51)를 퓨즈(52)에 공급하여, 래치는 결합 구성을 반전시키거나 결함이 있는 또는 동작하지 않는 라인(도전성 라인(42 또는 44))을 분리시키고 다른 "예비" 도전성 라인을 관련 트랜지스터에 의하여 회로 블럭(41)에 전기적으로 결합시키는 등 상태를 변환시킨다. 회로 블럭(41)을 액세스하는 데 제공된 잉여 기법 외에, 본 발명에 따른 다른 잉여 기법이 회로 블럭(41) 내에서 제공된다.

회로 블럭(41)에서, 전기적 접속이 회로 블럭(40) 및 회로 소자(43) 사이에서 요구된다. 도전성 라인(42) 또는 도전성 라인(44)이 회로 블럭(41)에 전기적으로 결합되어 있는지 여부에 관계없이, 도전성 라인(58)은 회로 블럭(41) 내의 회로 소자(43)에 결합되도록 제공된다. DRAM과 같은 반도체 메모리 디바이스에 적용된 예시적인 실시예에서, 회로 블럭(41)은 저장 셀의 어레이를 포함할 수 있고, 회로 소자(43)는 어레이 내에서 메모리 서브-블럭을 포함할 수 있다. 라인(53,54)들은 MDQ 라인으로 알려진 도전성 데이터 라인이 될 수 있다.

도전성 데이터 라인(58)은 도전성 데이터 라인(53) 또는 도전성 데이터 라인(54)에 의해 회로 소자(43)에 결합될 수 있다. 일실시예에서, 도전성 데이터 라인(53)은 "온" 상태인 트랜지스터(55)에 의하여 초기에 회로 소자(43)에 결합될 수 있다. 초기에, 트랜지스터(56)는 도전성 데이터 라인(54)을 회로 소자(43)로부터 분리시키는 "오프" 상태이다. 도전성 데이터 라인(53)이 본 기술 분야에 사용되는 종래의 판단 수단에 의해 동작하지 않는 것으로 판단되면, 판단 수단에 응답하는 수단은 래치(60)를 리세트시키는 신호(62)를 퓨즈(63)에 제공함으로써 라인(53)을 회로 소자(43)에서 분리시키고 도전성 데이터 라인(54)을 회로 소자(43)에 결합시킨다. 이러한 방식으로, 본 발명의 잉여 기법이 계층적 구조 내의 다수의 레벨에 적용될 수 있음을 알 수 있다.

이전의 도면의 상세한 기술과 관련하여 지적된 바와 같이, 본 발명의 잉여 기법을 이용한 도전성 라인(42,44,53,54)은 실제 크기로 도시된 것이 아니다. 오히려, 이들 라인 각각은 비교적 길어서, 이들이 비동작하도록 손상시키는 경향이 있다. 또한 회로도는 본 발명의 잉여 기법을 도시할 목적으로 단지 예시한 것에 지나지 않음에 유의하여야 한다. 업계의 관행으로는, 다수의 레벨의 도전성 층이 반도체 디바이스를 형성하는 데 사용될 수 있으며, 각각의 레벨에서의 다수의 잉여 기법은, 멀티-레벨 금속화 기법 및 기판 내에 형성된 트랜지스터가 상이한 도전성 층으로 구성된 구성요소 사이에서 복잡한 전기적 접속 패턴을 제공하여 반도체 디바이스를 형성하기 때문에 가능하다.

도 6은 다수의 도전성 라인 중 임의의 하나를 대체시키는 데 사용될 수 있는 단일 잉여 도전성 라인을 도시하는 회로도이다. 회로 소자(65,66,67,68)는 초기에 도전성 라인들(70,73,76,79) 각각에 의하여 회로 블럭(101,102,103,104) 각각에 결합된다. 회로 블럭(101)에 대한 회로 소자(65)의 결합은 트랜지스터(71B) 및 "온" 상태인 트랜지스터(71A,71B)에 의해 회로 블럭(101)에 결합된 도전성 라인(70)에 의해 용이해진다. 회로 블럭(102)에 대한 회로 소자(66)의 결합은 트랜지스터(74B) 및 "온" 상태인 트랜지스터(74A,74B)에 의해 용이해진다. 회로 블럭(103)에 대한 회로 소자(67)의 결합은 트랜지스터(77B) 및 "온" 상태인 트랜지스터(77A,77B)에 의해 회로 블럭(103)에 결합된 도전성 라인(76)에 의해 용이해진다. 최종적으로, 회로 블럭(104)에 대한 회로 소자(68)의 결합은 트랜지스터(80B) 및 "온" 상태인 트랜지스터(80A,80B)에 의해 회로 블럭(104)에 결합된 도전성 라인(79)에 의해 용이해진다.

도전성 라인들(70,73,76 또는 79) 중 임의의 것이 본 기술 분야에 알려진 판단 수단에 의해 동작하지 않는 것으로 판단되면, 본 발명의 잉여 기법은 전술한 도전성 라인 중 임의의 것을 대체시키기 위해 잉여 도전성 라인(88)을 제공한다. 예를 들면, 도전성 라인(76)이 동작하지 않는 것으로 판단되면, 스위칭 신호(도시되지 않음)는 그 판단에 응답하여 래치(I3)로 전송될 것이다. 스위칭 신호는 래치(I3)를 리세트해서 트랜지스터(77A,77B)를 턴오프 시키고, 이로 인해 회로 블럭(103)으로부터 도전성 라인(76) 및 회로 소자(67)가 분리될 것이다. 래치(I3)는 또한 로직 하이 신호를 전송하여 트랜지스터(78A,78B)를 턴온시켜서 도전성 라인(88) 및 회로 소자(67)를 회로 블럭(103)에 결합시킨다. 동일한 시나리오가 도전성 라인(88)을 예비 라인 또는, 잉여 라인으로써 각각 사용하여 도전성 라인(70,73 또는 79)에 동일하게 적용될 수 있다. 이러한 방식으로, 각각의 잠재적인 동작하지 않는 도전성 라인별로 대응하는 도전성 라인이 요구되지 않기 때문에 본 발명의 또 다른 이점이 실현된다. 물론, 다수의 라인의 경우, 단일 잉여 라인이 동작하지 않는 라인 중 임의의 하나를 대체하는 데 사용될 수 있음을 알고 있어야 한다.

도 7은 동작하지 않는 다수의 다른 도전성 라인 중 임의의 하나를 대체시키는데 이용 가능한 단일 잉여 라인으로 구성된 다른 구성의 예시적인 실시예를 도시한다. 도 7에서, 잉여 도전성 라인(95)은 도전성 라인(93,94) 중 어느 한편을 대체시키는 데 이용가능하며 단일 회로 소자(90) 및 회로 블럭(91,92) 각각 간에 전기적 접속을 제공하는 데 이용가능하다.

회로 소자(90)는 초기에 도전성 라인(93)에 의하여 회로 블럭(91)에 전기적으로 접속/결합된다. 회로 소자(90)는 또한 도전성 라인(94)에 의하여 회로 블럭(92)에 전기적으로 결합된다. 라인(93 또는 94) 중 어느 한편이 동작하지 않는 것으로 판정되면, 잉여 도전성 라인(95)은 회로 블럭(91 또는 92)에 접속을 제공하는 라인들(93,94) 중 어느 한편을 대체시키는 데 이용가능하다. 도전성 라인의 동작 여부를 판정하는 수단 및 동작하지 않는 라인을 분리시키고, 잉여 이용 가능한 라인을 결합시키는 수단은 이전의 예시적인 실시예와 관련하여 기술된다. 도 7에 도시된 회로는 또한, 도 2a와 관련하여 다수의 결합 트랜지스터의 피쳐 및 다수의 분리 트랜지스터의 피쳐를 포함한다.

도 7의 회로 소자(90) 및 회로 블럭(91) 간의 전기적 접속에 대해서, 예를 들면, 회로 소자(90)는 도전성 라인(93)에 의해 초기에 회로 블럭(91)에 결합될 수 있다. 도전성 라인(93)이 동작하지 않는 것으로 판단되면, 이후에 그 판단에 응답한 신호로 인해 퓨즈(85)는 래치(83)의 상태를 전환시켜 초기 결합 구성을 반전시키며, 트랜지스터(96A,96B)를 "오프"시켜 도전성 라인(93)으로부터 회로 소자(90)를 분리시키고 회로 블럭(91)으로부터 도전성 라인(93)을 분리시킨다. 마찬가지로, 결합 트랜지스터들(97A, 97B)은 도전성 라인(95)을 전기적으로 결합시켜 턴온시켜 회로 소자(90)를 회로 블럭(91)에 결합시킨다. 분리 트랜지스터(96A)는 OCD(90) 바로 가까이에 위치하며, 도 2a의 분리 트랜지스터(15)와 관련하여 설명된 바와 같은 동일한 이점을 제공한다. 다른 실시예에서, 동작하지 않는 도전성 라인으로부터 회로 소자(90)를 분리시켜서 도 2a와 관련하여 기술된 바와 같은 소망의 결과를 얻기 위해, 단일 결합 트랜지스터가 사용될 수 있으며 바람직하게는 회로 소자(90) 바로 가까이에 위치될 것이다.

이전의 실시예는 본 발명의 몇몇 다양한 실시예를 예시하기 위해 도시한 것으로 본 발명의 사상과 범주를 제한할 의도는 아니다. 잉여 기법은 다양한 반도체 디바이스에 적용될 수 있으며 본 명세서에서 기술된 DRAM 디바이스의 예시적인 실시예에 제한되는 것은 아니다. 피쳐의 특정한 배열이 본 발명의 범주 내에서 변경될 수 있다. 라인의 동작 여부를 검색하는 수단, 잉여 금속 라인을 회로 블럭에 결합시키는 수단 및 결함이 있는 금속 라인을 분리시키는 수단은 본 명세서에 기술된 수단에 제한되는 것은 아니다. 오히려, 부가적인 수단이 본 발명의 범위 내에서 사용될 수도 있다. 다수의 결합 및 분리 트랜지스터를 사용하는 피쳐 및 동작하지 않는 라인으로부터 회로 소자를 분리시키기 위해 그리고 다른 피쳐에 대한 단락이 회로 소자에 악영향을 미치는 가능성을 최소화시키기 위해 회로 소자 바로 가까이에 결합 트랜지스터를 제공하는 피쳐가 본 발명의 임의의 회로 배열에 포함될 수 있다. 참조된 회로 블럭 및 회로 소자는 반도체 집적 회로내의 요소를 일반적으로 기술한다. 이러한 방식으로, 이들은 메모리 셀, 메모리 셀의 어레이 및 반도체 디바이스내에 제공된 임의의 다른 회로 소자를 포함할 것이다.

어떤 특정 실시예에 대하여 본 명세서에서 기술되고 예시될 지라도, 본 발명이 도시된 상세한 설명에 제한되는 것은 아니다. 오히려, 다양한 변경이 청구항과 동등한 범위 및 범주 내에서 본 발명의 사상에 벗어남 없이 상세한 기술로 만들어질 것이다. 본 발명의 범주는 첨부된 청구항에 의해 표현될 것이다.

본 발명은 반도체 집적 회로 디바이스 내의 회로 블럭을 액세스하는 잉여 도전성 라인을 제공하는 효과가 있다.

Claims (35)

1. 반도체 디바이스에 있어서,

   반도체 집적 회로 내의 회로 블럭 - 상기 회로 블럭은 회로 소자와, 제 3 도전성 라인과, 제 4 도전성 라인과, 상기 제 3 도전성 라인과 상기 회로 소자를 전기적으로 결합 및 분리시키는 제 3 스위치와, 상기 제 4 도전성 라인과 상기 회로 소자를 전기적으로 결합 및 분리시키는 제 4 스위치를 포함함 - 과,

   상기 회로 블럭에 전기적으로 결합되는 제 1 도전성 라인과,

   상기 회로 블럭에 전기적으로 결합되는 제 2 도전성 라인과,

   상기 제 1 도전성 라인과 상기 회로 블럭을 전기적으로 결합 및 분리시키는 제 1 스위치와,

   상기 제 2 도전성 라인과 상기 회로 블럭을 전기적으로 결합 및 분리시키는 제 2 스위치와,

   상기 제 1 및 제 2 스위치에 접속되어 상기 제 1 도전성 라인의 작동 여부를 나타내는 신호를 수신하고, 상기 제 1 및 제 2 스위치 중 하나를 선택적으로 활성화 및 비활성화시키는 제 1 수단을 포함하는 제 1 스위칭 수단과,

   상기 제 3 및 제 4 스위치에 접속되어 상기 제 3 도전성 라인의 작동 여부를 나타내는 신호를 수신하고, 상기 제 3 및 제 4 스위치 중 하나를 선택적으로 활성화 및 비활성화시키는 제 2 수단을 포함하는 제 2 스위칭 수단

   을 포함하는 반도체 디바이스.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 스위치는 상기 제 1 스위칭 수단의 상기 제 1 수단에 각각 응답하고, 상기 제 3 및 제 4 스위치는 상기 제 2 스위칭 수단의 상기 제 2 수단에 각각 응답하는 반도체 디바이스.
3. 제 1 항에 있어서,

   상기 제 1 내지 4 도전성 라인은 상기 반도체 집적 회로 제조 중에 원래 형성된 동일한 금속막으로부터 각각 형성되는 반도체 디바이스.
4. 제 1 항에 있어서,

   상기 제 1 내지 4 스위치 중 하나는 레이저 빔에 대한 노출에 의해 제거가능한 퓨즈 소자를 포함하는 반도체 디바이스.
5. 제 1 항에 있어서,

   상기 제 1 내지 4 스위치는 상기 반도체 집적 회로 내에 형성된 트랜지스터를 각각 포함하는 반도체 디바이스.
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17. 제 1 항에 있어서,

    상기 제 1 내지 4 스위치 중 적어도 하나는 적어도 하나의 스위칭 트랜지스터를 포함하는 반도체 디바이스.
18. 제 1 항에 있어서,

    상기 제 1 및 제 2 스위칭 수단 중 적어도 하나는 퓨즈를 포함하는 반도체 디바이스.
19. 제 1 항에 있어서,

    상기 반도체 디바이스는 DRAM 회로이고,

    상기 제 1 및 제 2 도전성 라인은 마스터 데이터 라인(master data line) 역할을 하며,

    상기 제 3 및 제 4 도전성 라인은 로컬 데이터 라인(local data line) 역할을 하는

    반도체 디바이스.
20. 제 1 항에 있어서,

    상기 제 1 및 제 2 도전성 라인은 비트 라인(bit line) 역할을 하고,

    상기 반도체 디바이스는 DRAM 회로인

    반도체 디바이스.
21. 제 1 항에 있어서,

    상기 반도체 디바이스는 DRAM 회로이고,

    상기 제 1 및 제 2 도전성 라인 각각은 칼럼 선택 라인(a column select line) 역할을 하는

    반도체 디바이스.
22. 제 1 항에 있어서,

    상기 반도체 디바이스는 DRAM 회로이고,

    상기 제 1 및 제 2 도전성 라인 각각은 글로벌 칼럼 선택 라인(a global column select line) 역할을 하며,

    상기 제 3 및 제 4 도전성 라인 각각은 칼럼 선택 라인 역할을 하는

    반도체 디바이스.
23. 제 17 항에 있어서,

    상기 제 1 및 제 2 도전성 라인에 결합되는 회로 소자를 더 포함하는 반도체 디바이스.
24. 제 1 항에 있어서,

    상기 제 1 및 제 2 스위칭 수단 중 적어도 하나는 래치를 더 포함하는 반도체 디바이스.
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31. 반도체 집적 회로 디바이스에서 회로 소자를 전기적으로 액세스하는 방법에 있어서,

    (a) 상기 회로 소자를 액세스하기 위한 전기적 접속점을 갖는 회로 소자를 집적 회로 디바이스 내에 제공하는 단계와,

    (b) 상기 회로 소자의 상기 전기적 접속점에 전기적으로 결합되는 제 1 도전성 라인과 상기 회로 소자를 액세스하기 위한 상기 전기적 접속점에 전기적으로 결합되는 제 2 도전성 라인을 제공하는 단계와,

    (c) 상기 제 1 도전성 라인이 동작하지 않는지를 판단하는 단계와,

    (d) 상기 제 1 도전성 라인이 동작하지 않는 것으로 판단되면,

    (i) 상기 회로 소자의 상기 전기적 접속점으로부터 상기 제 1 도전성 라인을 전기적으로 분리시킴과 동시에,

    (ii) 상기 회로 소자의 상기 전기적 접속점에 상기 제 2 도전성 라인을 결합시키는 단계

    를 포함하는 회로 소자의 전기적 액세스 방법.
32. 제 31 항에 있어서,

    상기 단계 (d)는 퓨즈를 끊어서 상기 제 1 도전성 라인을 분리시키고 상기 제 2 도전성 라인을 결합시키는 단계를 포함하는 회로 소자의 전기적 액세스 방법.
33. 제 31 항에 있어서,

    상기 단계 (d)는 래치를 리셋하여 상기 제 1 도전성 라인을 분리시키고 상기 제 2 도전성 라인을 결합시키는 단계를 포함하는 회로 소자의 전기적 액세스 방법.
34. 반도체 집적 회로 디바이스에서 다수의 회로 소자를 액세스하는 방법에 있어서,

    (a) 각각이 전기적 접속점을 갖는 다수의 회로 소자를 집적 회로 내에 제공하는 단계와,

    (b) 각각이 상기 다수의 회로 소자 중 해당 회로 소자의 상기 전기적 접속점에 결합되는 다수의 제 1 도전성 라인을 제공하는 단계와,

    (c) 상기 회로 소자를 액세스하기 위해 상기 회로 소자 중 임의의 하나의 상기 전기적 접속점에 전기적으로 결합되는 하나의 제 2 도전성 라인을 제공하는 단계와,

    (d) 상기 다수의 제 1 도전성 라인 중 어느 하나라도 동작하지 않는지를 판단하는 단계와,

    (e) 상기 다수의 제 1 도전성 라인 중 하나의 제 1 도전성 라인이 동작하지 않는 것으로 판단되면,

    (i) 상기 동작하지 않는 제 1 도전성 라인을 자신의 해당 제 1 회로 소자의 전기적 접속점으로부터 분리시킴과 동시에,

    (ii) 상기 제 1 회로 소자의 상기 전기적 접속점에 상기 제 2 도전성 라인을 결합시키는 단계

    를 포함하는 다수의 회로 소자 액세스 방법.
35. 삭제