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JP2947751B2 - 半導体メモリの不良救済回路 - Google Patents

半導体メモリの不良救済回路

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JP2947751B2
JP2947751B2 JP8169865A JP16986596A JP2947751B2 JP 2947751 B2 JP2947751 B2 JP 2947751B2 JP 8169865 A JP8169865 A JP 8169865A JP 16986596 A JP16986596 A JP 16986596A JP 2947751 B2 JP2947751 B2 JP 2947751B2
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JP
Japan
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cell power
circuit
control means
cell
bit line
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孝潤 南
英豪 徐
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Sansei Denshi Co Ltd
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Sansei Denshi Co Ltd
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    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリの待機
電流(Standby Current) 不良チップの救済技術に関す
る。
【０００２】
【従来の技術】一般に半導体メモリの中でも待機電流が
重要となるＳＲＡＭ製品等では、大容量化でメモリセル
が４倍ずつ増加しても待機電流の特性値は同程度か或い
は低めることが要求される。このため、待機電流不良に
よる歩留り低下が生産性に影響する主原因のうちの１つ
となっている。従って、一旦ウェーハ状態で待機電流不
良が判明した場合でも、その待機電流不良を起こしたセ
ルを冗長セルに置換えることにより正常チップとして救
済することが最近の普遍的な技術傾向である。
【０００３】待機電流を重要視する半導体メモリ、特に
ＳＲＡＭを例とすれば、待機電流不良の発生要因を有す
るものは大きくメモリセルアレイと周辺回路部に分けら
れる。周辺回路が待機電流不良を誘発している場合は、
たいてい周辺回路を構成するトランジスタを含む能動素
子の過多漏れ電流によるもの、或いは、各回路間の内部
接続手段どうしの間違った接続によるものなどが主な理
由であるのは周知である。このような不良状態が一時的
な非正常的工程により、或いは粒子(Particle)等の外部
的要因により一旦発生すると、その不良回路を正常回路
に置換えなければならないが、これは余分の周辺回路や
余分の内部接続手段をもっていなければできないので、
現実的ではない。
【０００４】一方、メモリセルアレイが待機電流不良を
誘発している場合について、図１を参照して説明する。
図１には、一般的ＳＲＡＭのメモリセル３０とビットラ
イン負荷回路２０の回路構成が示されている。
【０００５】図示の構成で、メモリセル３０に待機電流
不良を誘発させ得る電流源が接続されているノードは、
ビットライン対ＢＬ／ＢＬｂとの接続ノード３２，３３
とセルパワー(Cell Power)ノード３１である。セルパワ
ーを受けるノード３１には高抵抗成分あるいはこれと類
似した電流制限手段を有する素子が接続され、アクセス
トランジスタ３６，３７のドレイン端子に示すセルノー
ド(Cell node) ＣＤ３４／ＣＤｂ３５には制限されたデ
ータ維持電流が供給される。また、ビットライン対ＢＬ
／ＢＬｂの接続ノード３２，３３に接続された電流源
（ここでは負荷回路２０）は、待機状態においてビット
ライン対ＢＬ／ＢＬｂを設定された電圧に維持する電流
を流す。このような電流源が待機電流不良の誘発元とな
った場合、これを救済するための回路を図２に示す。
【０００６】図２は上記のようなメモリセルアレイ内に
待機電流不良の原因が存在する場合にこれを救済するた
めの回路で、ビットラインに接続された電流源が待機電
流不良の誘発元（即ちビットライン負荷回路が不良電流
のソース）となったとき、これを救済するための回路で
ある。
【０００７】図示のように、高負荷抵抗(HIGH RESISTIV
TY LOAD)と接地との間に接続したヒューズＦ１１がカラ
ム単位で負荷回路２０にそれぞれ接続され、不良救済回
路５０を構成している。このような不良救済回路５０の
特徴は、待機電流不良の原因となっているメモリセル３
０又はメモリセル３０を含むカラムに電流を供給する電
流源を選択的に除去し、不良カラムを通じて非正常の待
機電流が流れることを防止するようにしてある点にあ
る。勿論、このとき冗長カラムをもって不良カラムを代
置することができる。この回路が通常の不良救済回路と
根本的に異なる点は、不良カラムに位置したビットライ
ン負荷回路の動作をオフさせることにある。
【０００８】図２で、例えばカラムColumn１１が待機電
流不良と判明した場合、該カラムの負荷回路２０内のト
ランジスタＭ１１，Ｍ１２のゲートと接続されたヒュー
ズＦ１１を切断する。すると、このカラムColumn１１の
ビットライン負荷回路２０のゲートには論理“ハイ”が
印加されることになり、トランジスタＭ１１，Ｍ１２が
オフする。従って、不良と判定された当該ビットライン
に対する電流供給が停止される。この図２に示した回路
については米国特許ＵＳＰ４，５８７，６３９号により
詳細に開示されている。
【０００９】しかし、図２の回路はビットライン負荷回
路２０の動作を禁止する技術であり、図１のセルパワー
ノード３１を通じて発生する待機電流不良は救済できな
いという問題点があった。これを解決するために提案さ
れた待機電流不良の不良救済回路６０が図３に示されて
いる。
【００１０】図３の不良救済回路６０は論理“ロウ”の
印加信号Ｐｂに応答して電源電圧を伝達する伝達トラン
ジスタ及びこれにそれぞれ接続されたヒューズＦ２１を
備えている。この不良救済回路６０の技術は、メモリセ
ルアレイ内のセルパワーラインをロー(Row) 方向に１つ
或いは特定多数のローずつ分けて接続し、待機電流不良
セル或いは不良セルを含むローに供給されるセルパワー
を断つことにより、不良セル或いはロー方向においてセ
ルパワー接続による待機電流不良の発生を防止する。従
って、不良ローを冗長ローに代置してセルパワーによる
待機電流不良を救済することが可能となる。例えば、図
３のローＲＯＷ２１が待機電流不良と判明した場合、当
該ローに対応するメモリセルへ接続されたセルパワーが
ヒューズＦ２１を切断することにより断たれ、該当メモ
リセルへの電源が遮断される。この図３のような待機電
流不良原因除去技術は、米国特許ＵＳＰ４，６３９，８
９５号により詳細に開示されている。
【００１１】
【発明が解決しようとする課題】上記従来の不良救済回
路により待機電流不良を救済する場合、図２の技術はカ
ラム単位の救済、図３の技術はロー単位の救済になるの
で、プリチャージ系統及びセルパワー系統の両者を同時
救済するには、カラム及びローの二重救済を実施しなけ
ればならない。加えて、ヒューズ及び関連回路を二重に
メモリ装置内に備えなければならなず、集積性にも影響
するという解決課題がある。このような二重救済のメモ
リ設計は非常に複雑であり、また工程の複雑化を招くた
め生産性を低下させる要因ともなっている。
【００１２】
【課題を解決するための手段】本発明はこのような従来
技術の課題を解決するためのもので、待機電流不良のチ
ップ救済において、不良原因がメモリセルのセルパワー
系統に関連している場合にもカラム単位で救済可能な不
良救済回路を提供するものである。
【００１３】即ち、本発明によれば、セルパワーにより
電流を流してデータを記憶するメモリセルを有した例え
ばＳＲＡＭなどの半導体メモリの不良救済回路におい
て、カラム方向配列の多数のメモリセルへセルパワーを
提供するカラムごとのセルパワーラインに対し電源供給
制御を行うと共に、ビットライン負荷回路の導通制御を
行うことを特徴とする。
【００１４】その一態様として本発明では、不良のない
場合にセルパワーラインへ電源電圧を提供し、不良のあ
る場合に前記セルパワーラインへ接地電圧を提供するセ
ルパワー制御手段と、該セルパワー制御手段が電源電圧
を出力する場合にビットライン負荷回路をオンさせ、前
記セルパワー制御手段が接地電圧を出力する場合に前記
ビットライン負荷回路をオフさせる導通制御手段と、を
備える不良救済回路を提供する。このようなセルパワー
制御手段は、ヒューズ素子により入力電圧が変更され、
これに従う出力電圧をセルパワーラインへ提供する第１
インバータから構成し、また導通制御手段は、前記第１
インバータの出力を入力電圧としてこれに従いビットラ
イン負荷回路を制御する第２インバータから構成するこ
とができる。
【００１５】更に他の態様として本発明では、セルパワ
ーラインに対する電源供給制御及びビットライン負荷回
路の導通制御を所定の信号に応答して行えるようにした
救済回路を提供する。この場合、所定の信号を演算する
論理回路と、該論理回路の出力に従いセルパワーライン
へ電源電圧又は接地電圧を提供するセルパワー制御手段
と、該セルパワー制御手段の出力電圧に従いビットライ
ン負荷回路をオンオフさせる導通制御手段と、を備えた
ものとするとよい。具体的には、論理回路をＮＯＲゲー
ト、セルパワー制御手段をインバータ、そして、導通制
御手段をビットラインプリチャージ信号を他方の入力と
するＮＡＮＤゲートとすることができる。ＮＯＲゲート
へ入力される所定の信号は、その１つをカラムアドレス
デコーディング信号とするとよい。このときＮＯＲゲー
トの他の入力信号としては、テストモードを指定するモ
ード選択信号などを用いることができる。またこの場合
には、論理回路の出力を無効にすると共にセルパワー制
御手段に所定の入力電圧を設定するヒューズ素子を設け
ておくとよい。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。各図共通の要素には
同じ符号をもって説明する。また、下記の説明で多くの
特定事項を示しているが、これは本発明のより全般的な
理解のために提供されるものであり、本発明の技術的思
想はこのような特定詳細に限られるものではない。
【００１７】この実施形態ではＳＲＡＭに適用した不良
救済回路を例として説明する。図４に不良救済回路の一
実施形態、図５に不良救済回路の他の実施形態を示して
いる。
【００１８】図４の構成では、各メモリセル３０に供給
されるセルパワーを、セルパワーライン(CELL POWER LI
NE) を通じカラム単位で供給するようにしてあり、各カ
ラムのセルパワーラインはそれぞれ不良救済回路４００
へつながれている。この不良救済回路４００は、電源電
圧から接地電圧へ直列に設けた抵抗４０１及びヒューズ
素子Ｆ３１と、これら抵抗４０１及びヒューズ素子Ｆ３
１の接続点に接続され、ヒューズ素子Ｆ３０の切断によ
りセルパワーラインへの電源供給を止めるセルパワー制
御手段の第１インバータ４０２と、この第１インバータ
４０２に縦列接続され、ヒューズ素子Ｆ３０の切断によ
り出力される第１インバータ４０２の出力電圧に従い負
荷トランジスタ対Ｍ３１，Ｍ３２をオフさせる導通制御
手段の第２インバータ４０３と、を備えている。尚、抵
抗４０１の位置にヒューズ素子Ｆ３１を設けることも可
能である。
【００１９】図４において、例えばカラムColumn３１が
待機電流不良の原因となっている場合、このカラムに設
けられた不良救済回路４００のヒューズ素子Ｆ３１をレ
ーザビーム切断又は電気的切断により切断する。これに
よりインバータ４０２が論理“ロウ”出力となってセル
パワーラインは接地レベルとされ、従って、図１のセル
パワーノード３１の電流源がカットされる。また、イン
バータ４０２の論理“ロウ”出力に従いインバータ４０
３が論理“ハイ”出力となる。従って、負荷回路２０を
なすＰＭＯＳのトランジスタ対Ｍ３１，Ｍ３２がオフと
なり、ビットライン対の電流源もカットされる。
【００２０】この不良救済回路４００による電源遮断に
より待機電流不良のカラムColumn３１は電流源から電気
的に切り離され、待機電流の不良が誘発されなくなる。
そして、当該カラムは冗長カラムに代置されることにな
る。冗長については周知技術を用いればよく、特に説明
するまでもないであろう。
【００２１】図５に示す不良救済回路５００はテストな
どのためにカラム選択機能ももたせたもので、選択信号
バーＯＰＴＩＯＮ及びカラム選択信号ＣＯＬを演算する
ＮＯＲゲート５０１が設けられ、このＮＯＲゲート５０
１の出力がヒューズ素子Ｆ４１を介してセルパワー制御
手段のインバータ５０３の入力となっている。このイン
バータ５０３の入力には電源電圧から抵抗５０２が接続
されている。インバータ５０３の出力は、カラム単位の
セルパワーラインへ送られると共にＮＡＮＤゲート５０
４へ入力される。導通制御手段のＮＡＮＤゲート５０４
は、インバータ５０３の出力とプリチャージ信号ＰＲＥ
ＣＨを演算し、負荷回路２０の負荷トランジスタ対Ｍ４
１，Ｍ４２を制御する。
【００２２】この図５の不良救済回路５００において
は、ヒューズ素子Ｆ４１の切断でインバータ５０３が論
理“ロウ”出力、ＮＡＮＤゲート５０４が論理“ハイ”
出力となり、セルパワー及び負荷回路２０による電流源
がカラム単位でカットされる。またこの他に、選択信号
バーＯＰＴＩＯＮ及びカラム選択信号ＣＯＬの論理に従
って任意のカラムの電源遮断／接続を選択可能にしてあ
る。即ち、選択信号バーＯＰＴＩＯＮに例えば特定テス
ト実行のためのモード選択信号を使用して該テストのと
きに論理“ロウ”入力とし、カラムアドレスデコーディ
ング信号によるカラム選択信号ＣＯＬを適宜入力すれ
ば、これに従う選択カラム以外のカラムには電源遮断状
態を設定する一方で選択カラムには電源接続状態を設定
し、待機電流不良を検査することができる。このとき、
プリチャージ信号ＰＲＥＣＨも適宜入力すれば、負荷回
路２０による不良も同時検査できるようになっている。
【００２３】
【発明の効果】本発明の不良救済回路によれば、プリチ
ャージ系統及びセルパワー系統の両者ともカラム単位で
救済することを可能とし、しかも、その両者の救済を１
つのヒューズ素子をもって行うことを可能としたので、
従来に比べ容易に救済を行え、また集積性に優れる。
【図面の簡単な説明】
【図１】ＳＲＡＭのメモリセル基本構造を示す回路図。
【図２】従来におけるプリチャージ系統の不良救済回路
を示す回路図。
【図３】従来におけるセルパワー系統の不良救済回路を
示す回路図。
【図４】本発明による不良救済回路の実施形態を示す回
路図。
【図５】本発明による不良救済回路の他の実施形態を示
す回路図。
【符号の説明】
４００，５００ 不良救済回路 ４０２，５０３ セルパワー制御手段 ４０３，５０４ 導通制御手段 Ｆ３１，Ｆ４１ ヒューズ素子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/413

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 セルパワーにより電流を流してデータを
    記憶するメモリセルを有した半導体メモリの不良救済回
    路において、ヒューズ素子により入力電圧が変更され、これに従う出
    力電圧をセルパワーラインへ提供する第１インバータか
    ら構成され、 不良のない場合に前記セルパワーラインへ
    電源供給し、不良のある場合に前記セルパワーラインへ
    の電源供給を止めるセルパワー制御手段と、前記第１イ
    ンバータの出力を入力電圧としてこれに従いビットライ
    ン負荷回路を制御する第２インバータから構成され、前
    記セルパワー制御手段が電源供給しているとビットライ
    ン負荷回路をオンさせ、前記セルパワー制御手段が電源
    供給を止めると前記ビットライン負荷回路をオフさせる
    導通制御手段と、を備え、カラム方向配列の多数のメモ
    リセルへセルパワーを提供するカラムごとの前記セルパ
    ワーラインに対し電源供給制御を行うと共に前記ビット
    ライン負荷回路の導通制御を行うようにしたことを特徴
    とする不良救済回路。
  2. 【請求項２】 セルパワーにより電流を流してデータを
    記憶するメモリセルを有した半導体メモリの不良救済回
    路において、 所定の信号を演算する論理回路と、該論理回路の出力に
    従いセルパワーラインへの電源供給を制御するセルパワ
    ー制御手段と、該セルパワー制御手段の出力電圧に従い
    ビットライン負荷回路をオンオフさせる導通制御手段
    と、を備え、カラム方向配列の多数のメモリセルへセル
    パワーを提供するカラムごとの前記セルパワーラインに
    対し電源供給制御を行うと共に前記ビットライン負荷回
    路の導通制御を行うようにされ、その前記セルパワーラ
    インに対する電源供給制御及び前記ビットライン負荷回
    路の導通制御を所定の信号に応答して行えるようになっ
    ていることを特徴とする不良救済回路。
  3. 【請求項３】 論理回路がＮＯＲゲート、セルパワー制
    御手段がインバータ、そして、導通制御手段がビットラ
    インプリチャージ信号を他方の入力とするＮＡＮＤゲー
    トである請求項２記載の不良救済回路。
  4. 【請求項４】 論理回路の出力を無効にすると共にセル
    パワー制御手段に所定の入力電圧を設定するヒューズ素
    子を設けた請求項２又は請求項３記載の不良救済回路。
JP8169865A 1995-06-28 1996-06-28 半導体メモリの不良救済回路 Expired - Lifetime JP2947751B2 (ja)

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JPH0917194A JPH0917194A (ja) 1997-01-17
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