JP3198546B2 - 冗長用メモリセルを有する半導体装置 - Google Patents
冗長用メモリセルを有する半導体装置Info
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- JP3198546B2 JP3198546B2 JP21587791A JP21587791A JP3198546B2 JP 3198546 B2 JP3198546 B2 JP 3198546B2 JP 21587791 A JP21587791 A JP 21587791A JP 21587791 A JP21587791 A JP 21587791A JP 3198546 B2 JP3198546 B2 JP 3198546B2
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- Japan
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- redundant memory
- memory cell
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- 238000009966 trimming Methods 0.000 claims 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は冗長用メモリセル（以
下、リダンダンシセルという）を有する半導体装置に関
し、特にＤＲＡＭのリダンダンシセルテスト回路の改善
に関する。
下、リダンダンシセルという）を有する半導体装置に関
し、特にＤＲＡＭのリダンダンシセルテスト回路の改善
に関する。
【０００２】
【従来の技術】図４は従来のリダンダンシセルテスト回
路を示す。入力Ｘ１Ｔは、Ａ１ピンに入力されたＸアド
レスが１であったときに１となり、Ｘアドレスが０であ
ったときに０となる信号で、入力Ｘ１ＮはＡ１ピンに入
力されたＸアドレスが０であったときに１となり、Ｘア
ドレスが１であったときに０となる信号である。入力Ｘ
２Ｔ，Ｘ２Ｎ，Ｘ３Ｔ，Ｘ３Ｎ，…，Ｘ７Ｔ，Ｘ７Ｎも
同様にＡ２ピン乃至Ａ７ピンに入力されたＸアドレスに
対応して０又は１となる信号である。また、入力Ｘ８
Ｔ，Ｘ９Ｔは、Ａ８及びＡ９ピンに入力されたＸアドレ
スがいずれも１であったときに１となり、それ以外のと
きは０となる信号である。入力Ｅはアドレスが決定され
る前は０であり、アドレス決定の前後に１となる信号で
ある。
路を示す。入力Ｘ１Ｔは、Ａ１ピンに入力されたＸアド
レスが１であったときに１となり、Ｘアドレスが０であ
ったときに０となる信号で、入力Ｘ１ＮはＡ１ピンに入
力されたＸアドレスが０であったときに１となり、Ｘア
ドレスが１であったときに０となる信号である。入力Ｘ
２Ｔ，Ｘ２Ｎ，Ｘ３Ｔ，Ｘ３Ｎ，…，Ｘ７Ｔ，Ｘ７Ｎも
同様にＡ２ピン乃至Ａ７ピンに入力されたＸアドレスに
対応して０又は１となる信号である。また、入力Ｘ８
Ｔ，Ｘ９Ｔは、Ａ８及びＡ９ピンに入力されたＸアドレ
スがいずれも１であったときに１となり、それ以外のと
きは０となる信号である。入力Ｅはアドレスが決定され
る前は０であり、アドレス決定の前後に１となる信号で
ある。
【０００３】この例は、Ｘ０〜Ｘ７＝２５６のＸアドレ
スのうち、２アドレスが、別々に置き換え可能となる。
また、メモリセルの構成上ＸＯで選択する隣接ＷＯＲＤ
線は２本単位でリダンダンシワード線に置き換えられる
ものである。従って、Ｘ８及びＸ９アドレスによって選
択された１プレート上で４本（２組）のリダンダンシワ
ード線が存在する。
スのうち、２アドレスが、別々に置き換え可能となる。
また、メモリセルの構成上ＸＯで選択する隣接ＷＯＲＤ
線は２本単位でリダンダンシワード線に置き換えられる
ものである。従って、Ｘ８及びＸ９アドレスによって選
択された１プレート上で４本（２組）のリダンダンシワ
ード線が存在する。
【０００４】破線で囲まれた部分はレーザートリミング
用のヒューズ群１，２であり、Ｆ１〜Ｆ１４，Ｆ２１〜
Ｆ３４で示されている１４個のヒューズが夫々存在す
る。今、テストの結果、あるヒューズプログラミングが
されると、１４個のヒューズのうち７個がカットされ、
非導通状態となる。
用のヒューズ群１，２であり、Ｆ１〜Ｆ１４，Ｆ２１〜
Ｆ３４で示されている１４個のヒューズが夫々存在す
る。今、テストの結果、あるヒューズプログラミングが
されると、１４個のヒューズのうち７個がカットされ、
非導通状態となる。
【０００５】入力ＥによりＡ点はハイの状態となるが、
ヒューズプログラミングされたリダンダンシアドレスと
異なるアドレスが入力されたときは、Ａ点はロー状態と
なる。逆に、プログラミングれたアドレスと同一のアド
レスが入力されたときは、Ａ点はハイのままとなり、出
力ＸＲＤＳＯが１、ＸＲＥＤが１となり、リダンダンシ
ワード線が選択される。
ヒューズプログラミングされたリダンダンシアドレスと
異なるアドレスが入力されたときは、Ａ点はロー状態と
なる。逆に、プログラミングれたアドレスと同一のアド
レスが入力されたときは、Ａ点はハイのままとなり、出
力ＸＲＤＳＯが１、ＸＲＥＤが１となり、リダンダンシ
ワード線が選択される。
【０００６】この例はＸアドレスに関するリダンダンシ
ワード線の選択方法であるが、Ｘアドレスに関するリダ
ンダンシディジット線の選択方法についても同様であ
る。
ワード線の選択方法であるが、Ｘアドレスに関するリダ
ンダンシディジット線の選択方法についても同様であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、この従
来のリダンダンシアドレス選択回路では、レーザトリミ
ングによりヒューズがカットされて初めて、リダンダン
シセルが選択されるため、置き換えられるリダンダンシ
セルの良、不良のテストを前もって行うことが不可能で
ある。このため、置き換えた先での不良による歩留り低
下、又は置き換えた先での特性悪化などが発生しうると
いう問題点があった。
来のリダンダンシアドレス選択回路では、レーザトリミ
ングによりヒューズがカットされて初めて、リダンダン
シセルが選択されるため、置き換えられるリダンダンシ
セルの良、不良のテストを前もって行うことが不可能で
ある。このため、置き換えた先での不良による歩留り低
下、又は置き換えた先での特性悪化などが発生しうると
いう問題点があった。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、通常セルをリダンダンシセルに置き換える
前に、リダンダンシセルの良及び不良並びに特性を知る
ことができ、置き換えによる歩留まり低下及び特性の悪
化を防止できる冗長メモリセルを有する半導体装置を提
供することを目的とする。
のであって、通常セルをリダンダンシセルに置き換える
前に、リダンダンシセルの良及び不良並びに特性を知る
ことができ、置き換えによる歩留まり低下及び特性の悪
化を防止できる冗長メモリセルを有する半導体装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る冗長用メモ
リセルを有する半導体装置は、冗長用メモリセルと、前
記冗長用メモリセル選択用のヒューズ群と、を有し、テ
ストの際にアドレスの選択に不要となる入力ピンと、前
記冗長用メモリセルに対しアドレスを入力するアドレス
入力ピンと、をテストの際に前記冗長用メモリセルに対
する選択信号の入力ピンとして使用し、前記選択信号に
より前記冗長用メモリセルを選択して、前記ヒューズ群
のヒューズを切断することなく前記冗長用メモリセルの
テストを行い、前記テスト後、前記テストの際にアドレ
スの選択に不要となる入力ピンは、レーザートリミング
により前記冗長用メモリセルから切り離されるようにし
たことを特徴とする。
リセルを有する半導体装置は、冗長用メモリセルと、前
記冗長用メモリセル選択用のヒューズ群と、を有し、テ
ストの際にアドレスの選択に不要となる入力ピンと、前
記冗長用メモリセルに対しアドレスを入力するアドレス
入力ピンと、をテストの際に前記冗長用メモリセルに対
する選択信号の入力ピンとして使用し、前記選択信号に
より前記冗長用メモリセルを選択して、前記ヒューズ群
のヒューズを切断することなく前記冗長用メモリセルの
テストを行い、前記テスト後、前記テストの際にアドレ
スの選択に不要となる入力ピンは、レーザートリミング
により前記冗長用メモリセルから切り離されるようにし
たことを特徴とする。
【００１０】
【作用】本発明においては、レーザトリミングによるヒ
ューズの切断の前に、選択手段により冗長用メモリセル
を選択することができ、置き換えんとする冗長用メモリ
せるの良及び不良並びにその特性をテストすることがで
きる。このため、このテストの結果、良と判定された場
合にのみ、その冗長用メモリセルを置き換えに使用する
ことができる。従って、置き換えによる歩留まりの低下
及び特性の悪化を防止することができる。
ューズの切断の前に、選択手段により冗長用メモリセル
を選択することができ、置き換えんとする冗長用メモリ
せるの良及び不良並びにその特性をテストすることがで
きる。このため、このテストの結果、良と判定された場
合にのみ、その冗長用メモリセルを置き換えに使用する
ことができる。従って、置き換えによる歩留まりの低下
及び特性の悪化を防止することができる。
【００１１】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００１２】図１は本発明の実施例の回路図である。こ
の例は、４Ｍビット×１構成と、１Ｍビット×４構成と
をボンディグオプションによって切り換える機能を有す
るＤＲＡＭの場合である。通常、ＤＲＡＭはウェハ状態
で、まず選別テストを行い、良品と不良品を分けるが、
ボンディングオプションにより４Ｍビット×１構成品と
なるチップも、１Ｍビット×４構成品としてテストを行
うことができる。
の例は、４Ｍビット×１構成と、１Ｍビット×４構成と
をボンディグオプションによって切り換える機能を有す
るＤＲＡＭの場合である。通常、ＤＲＡＭはウェハ状態
で、まず選別テストを行い、良品と不良品を分けるが、
ボンディングオプションにより４Ｍビット×１構成品と
なるチップも、１Ｍビット×４構成品としてテストを行
うことができる。
【００１３】図で、Ｘ１０ＴはＡ１０ピンに入力される
Ｘアドレスが１のとき０となり、Ｘアドレスが０のとき
１となる信号である。また、ヒューズＦ１５，Ｆ１６，
Ｆ３５，Ｆ３６は本テスト回路を非活性にするために設
けられたものであり、更に、トランジスタ３とトランジ
スタ４は能力が十分に小さいＮチャネル型トランジスタ
である。
Ｘアドレスが１のとき０となり、Ｘアドレスが０のとき
１となる信号である。また、ヒューズＦ１５，Ｆ１６，
Ｆ３５，Ｆ３６は本テスト回路を非活性にするために設
けられたものであり、更に、トランジスタ３とトランジ
スタ４は能力が十分に小さいＮチャネル型トランジスタ
である。
【００１４】次に、本実施例の動作について説明する。
上述したように、４Ｍビット×１構成品も１Ｍビット×
４構成品としてテストできる。今、全てのチップを１Ｍ
ビット×４構成品としてテストすると、Ａ１０ピンが不
必要となる。つまり、Ａ１０ピンはアドレスの選択に関
係がなくなるわけである。そこで、このＡ１０ピンをリ
ダンダンシセルの選択に利用する。ヒューズカット前は
Ｂ，Ｄ点は必ずローであるので、ＸＲＤＳＯ，ＸＲＤＳ
１，ＸＲＥＤはＸ７Ｔ，Ｘ７Ｎ，Ｘ１０Ｔの入力値によ
って決まる。入力Ｘ７Ｎ，Ｘ１０Ｔがいずれも１のとき
は、Ｃ点は１となる。ここで、トランジスタ３の能力は
十分に小さいため、Ｃ点の電位は簡単に引き抜かれな
い。Ｃ点が１となったことにより、ＸＲＤＳ０，ＸＲＥ
Ｄはいずれも１となり、リダンダンシワード線が選択さ
れる。同様に、Ｘ７Ｔ，Ｘ１０Ｔがいずれも１のときに
は、ＸＲＤＳ１，ＸＲＥＤが共に１となり、もう一組の
リダンダンシワード線が選択される。
上述したように、４Ｍビット×１構成品も１Ｍビット×
４構成品としてテストできる。今、全てのチップを１Ｍ
ビット×４構成品としてテストすると、Ａ１０ピンが不
必要となる。つまり、Ａ１０ピンはアドレスの選択に関
係がなくなるわけである。そこで、このＡ１０ピンをリ
ダンダンシセルの選択に利用する。ヒューズカット前は
Ｂ，Ｄ点は必ずローであるので、ＸＲＤＳＯ，ＸＲＤＳ
１，ＸＲＥＤはＸ７Ｔ，Ｘ７Ｎ，Ｘ１０Ｔの入力値によ
って決まる。入力Ｘ７Ｎ，Ｘ１０Ｔがいずれも１のとき
は、Ｃ点は１となる。ここで、トランジスタ３の能力は
十分に小さいため、Ｃ点の電位は簡単に引き抜かれな
い。Ｃ点が１となったことにより、ＸＲＤＳ０，ＸＲＥ
Ｄはいずれも１となり、リダンダンシワード線が選択さ
れる。同様に、Ｘ７Ｔ，Ｘ１０Ｔがいずれも１のときに
は、ＸＲＤＳ１，ＸＲＥＤが共に１となり、もう一組の
リダンダンシワード線が選択される。
【００１５】テスト終了後、ヒューズＦ１〜Ｆ１４，Ｆ
２１〜Ｆ３４をカットする工程において、同時にヒュー
ズＦ１５，Ｆ１６，Ｆ３５，Ｆ３６をカットする。これ
により、本テスト回路は非活性となり、Ａ１０ピンも従
来と同様に使用できる。なお、トランジスタ３とトラン
ジスタ４はこのとき、Ｃ点及びＥ点のフローティングを
防止するために設けたものである。また、電流削減の対
策としては、ヒューズカットにより切り離されたＮＡＮ
Ｄインバータ内の電源を同じくヒューズカットにより切
りはなすと良い。
２１〜Ｆ３４をカットする工程において、同時にヒュー
ズＦ１５，Ｆ１６，Ｆ３５，Ｆ３６をカットする。これ
により、本テスト回路は非活性となり、Ａ１０ピンも従
来と同様に使用できる。なお、トランジスタ３とトラン
ジスタ４はこのとき、Ｃ点及びＥ点のフローティングを
防止するために設けたものである。また、電流削減の対
策としては、ヒューズカットにより切り離されたＮＡＮ
Ｄインバータ内の電源を同じくヒューズカットにより切
りはなすと良い。
【００１６】本実施例は、リダンダンシワード線を選択
するＸアドレスに関するものであるが、Ｙアドレスにつ
いても同様に実施すれば、リダンダンシディジット線の
選択を行えることはいうまでもない。
するＸアドレスに関するものであるが、Ｙアドレスにつ
いても同様に実施すれば、リダンダンシディジット線の
選択を行えることはいうまでもない。
【００１７】
【００１８】図２は本発明の第２の実施例を示す回路図
である。入力ＭＯＲは図３に示すタイミングにより１と
なるテストモード活性化信号である。つまり、特定のア
ドレスピンに一定電圧以上の高電圧をかけ、同時にＷＣ
ＢＲといわれる図３のタイミングにより、リダンダンシ
セルのテストモードとなる。
である。入力ＭＯＲは図３に示すタイミングにより１と
なるテストモード活性化信号である。つまり、特定のア
ドレスピンに一定電圧以上の高電圧をかけ、同時にＷＣ
ＢＲといわれる図３のタイミングにより、リダンダンシ
セルのテストモードとなる。
【００１９】次に、図２に示す実施例の動作について説
明する。テストモード時は入力ＭＯＲが１であるので、
図中の２つのトランスファゲート５，６はオフする。従
って、出力ＸＲＤＳＯは入力Ｘ７Ｎによって決まる。Ｘ
７Ｎが０ならばＸＲＤＳ０及びＸＲＥＤはいずれも１と
なり、リダンダンシワード線が選択される。
明する。テストモード時は入力ＭＯＲが１であるので、
図中の２つのトランスファゲート５，６はオフする。従
って、出力ＸＲＤＳＯは入力Ｘ７Ｎによって決まる。Ｘ
７Ｎが０ならばＸＲＤＳ０及びＸＲＥＤはいずれも１と
なり、リダンダンシワード線が選択される。
【００２０】また、Ｘ７Ｎの逆相であるＸ７Ｔが０とな
るときは、ＸＲＤＳ１及びＸＲＥＤが１となる。
るときは、ＸＲＤＳ１及びＸＲＥＤが１となる。
【００２１】通常の使用時はＭＯＲが０であるため、従
来と同様の方法で使用できる。
来と同様の方法で使用できる。
【００２２】この例では、テスト回路をヒューズカット
で切り離さなくても非活性にでき、後工程でもテストで
きるという効果がある。
で切り離さなくても非活性にでき、後工程でもテストで
きるという効果がある。
【００２３】
【発明の効果】以上説明したように本発明はリダンダン
シセル選択用のヒューズをカットすることなくリダンダ
ンシセルを選択することを可能としたので、通常セルを
リダンダンシセルに置き換える前に、予めリダンダンシ
セルの良及び不良並びに特性を知ることが可能で、置き
換えによる歩留り低下及び特性の悪化を防止できるとい
う効果を奏する。
シセル選択用のヒューズをカットすることなくリダンダ
ンシセルを選択することを可能としたので、通常セルを
リダンダンシセルに置き換える前に、予めリダンダンシ
セルの良及び不良並びに特性を知ることが可能で、置き
換えによる歩留り低下及び特性の悪化を防止できるとい
う効果を奏する。
【図１】本発明の第１の実施例に係る半導体装置の冗長
セルを示す回路図である。
セルを示す回路図である。
【図２】本発明の第２の実施例に係る半導体装置の冗長
セルを示す回路図である。
セルを示す回路図である。
【図３】本発明の第２の実施例においてテストモードに
入るタイミングを示す図である。
入るタイミングを示す図である。
【図４】従来の半導体装置の冗長セルを示す回路図であ
る。
る。
１，２；ヒューズ群 ３，４；能力が十分に小さいＮチャネル型トランジスタ Ｆ１〜Ｆ１６，Ｆ２１〜Ｆ３６；レーザートリミング用
ヒューズ
ヒューズ
Claims (1)
- 【請求項１】 冗長用メモリセルと、前記冗長用メモリ
セル選択用のヒューズ群と、を有し、テストの際にアド
レスの選択に不要となる入力ピンと、前記冗長用メモリ
セルに対しアドレスを入力するアドレス入力ピンと、を
テストの際に前記冗長用メモリセルに対する選択信号の
入力ピンとして使用し、前記選択信号により前記冗長用
メモリセルを選択して、前記ヒューズ群のヒューズを切
断することなく前記冗長用メモリセルのテストを行い、
前記テスト後、前記テストの際にアドレスの選択に不要
となる入力ピンは、レーザートリミングにより前記冗長
用メモリセルから切り離されるようにしたことを特徴と
する冗長用メモリセルを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21587791A JP3198546B2 (ja) | 1991-07-31 | 1991-07-31 | 冗長用メモリセルを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21587791A JP3198546B2 (ja) | 1991-07-31 | 1991-07-31 | 冗長用メモリセルを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536297A JPH0536297A (ja) | 1993-02-12 |
| JP3198546B2 true JP3198546B2 (ja) | 2001-08-13 |
Family
ID=16679740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21587791A Expired - Lifetime JP3198546B2 (ja) | 1991-07-31 | 1991-07-31 | 冗長用メモリセルを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198546B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11657888B1 (en) * | 2022-03-01 | 2023-05-23 | Nanya Technology Corporation | Test platform and redundancy fuse latch analysis method thereof |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226100A (ja) * | 1994-02-15 | 1995-08-22 | Nec Corp | 半導体メモリ装置 |
| US7590015B2 (en) | 2006-08-30 | 2009-09-15 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
-
1991
- 1991-07-31 JP JP21587791A patent/JP3198546B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11657888B1 (en) * | 2022-03-01 | 2023-05-23 | Nanya Technology Corporation | Test platform and redundancy fuse latch analysis method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536297A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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