JPH01251398A - 集積半導体テモリの冗長デコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スイッチングトランジスタおよび分離可能
な接続を含んでいる複数個のデコーダ段と、少なくとも
１つの充電トランジスタとを有する集積半導体メモリの
冗長デコーダに関するものである。

〔従来の技術〕

最近の集積半導体メモリは、行および列のなかに配置さ
れた通常のメモリセル（正常メモリセル）のほかに別の
メモリセル、いわゆる冗長メモリセルを含んでいる。そ
れらは別の行および列、いわゆる冗長行および冗長列を
介して冗長デコーダによりアドレス指定可能である。そ
れらは故障しているものとして認識された正常メモリセ
ルまたは故障しているものとして認識された正常メモリ
セルの周辺部分（たとえばビット線、デコーダ）の代用
としての役割をする。このような装置によりチップ面積
および費用のとるにたるほどの追加なしに製造の際の集
積半導体メモリの収率を高くすることができる。

冒頭に記載した冗長デコーダはたとえばヨーロッパ特許
筒ＡＯ１７０７２７号明細書から公知である。公知の冗
長デコーダを有するウェーハ面上の半導体メモリに対す
る通常の検査はその際に下記のように行われる。第１の
検査過程では半導体メモリの正常メモリセルの機能がた
とえばヨーロッパ特許第４０１８６０４０号明細書に記
載されているように並列検査により検査される。その際
に故障が認識されると、設けられてはいるが最初は非能
動化されている代用デコーダ、いわゆる冗長デコーダが
非可逆的に能動化される。このことは作動中に、故障し
たメモリ範囲を選択する（正常）デコーダの同じく非可
逆的な非能動化に通ずる。通常のように冗長デコーダの
能動化は、設けられている接続の分離により行われる。

たいていこれらの接続は、レーザービームにより溶融さ
れ得るいわゆるレーザーヒユーズである。故障したメモ
リ範囲のこの°“修理”に続いて、ウェーハ面上の半導
体メモリのａ能が再び検査され、その際にいまは非能動
化され故障したメモリ範囲の代わりに自動的に相応の能
動化された代用メモリ範囲が検査される。代用メモリ範
囲も少なくとも部分的に故障していたならば、時間のか
かる修理および第２の試験が行われたことは無駄であっ
た。

たとえば米国特許筒４，０５５，７５４号明細書に記載
されているように多数の（正常）メモリ範囲の並列検査
により検査時間を短縮するためのこれまでに公知の方法
は冗長メモリ範囲に、これらが非可逆的に能動化されて
いるとき、すなわち修理が行われた後にのみ前記の第２
の試験中に応用され得７！ｌ− ε発明が解決しようとする課題〕 本発明の課題は、冒頭に記載した種類の冗長デコーダを
、非可逆的にも、たとえば試験作動中に可逆的にも能動
化可能であるように構成することである。

〔課題を解決するための手段］ この課題は、各デコーダ段がさらに、スイッチングトラ
ンジスタと分離可能な接続との間に配置されている１つ
の駆動回路を含んでおり、この駆動回路により分離可能
な接続の存在の際に接続の１つの分離された状態を電気
的にシミュレートされ得る冗長デコーダにより解決され
る。

本発明の有利な実施例は請求項２以下にあげられている
。

〔実施例〕 以下、図面により本発明を一層詳細に説明する。

通常の冗長デコーダは一般に、第２図中にも示されてい
るように、いわゆるツアーデコーダとして構成されてい
る。他のデコーダ原理も可能であり、また本発明に応用
可能である。デコーダは正常メモリセルに対して選択可
能な２″の行または列が半導体メモリ内に含まれている
場合に２″の互いに並列に接続されているデコーダ段ｌ
を含んでいる。ｎの値は、正常メモリセルに対する行ま
たは列を選択するために必要な、半導体メモリに与える
べき外部アドレス信号Ａ＋　　（１≦ｌ≦ｎ）の数によ
り決定されている。各デコーダ段１は作動中に内部アド
レス信号Ｙｉにより駆動され、もしくは内部アドレス信
号Ｙｉに対して相補性のアドレス信号Ｙｉにより駆動さ
れる。外部アドレス信号Ａｉからの内部アドレス信号Ｙ
ｉ、Ｙｉの発生はたとえばドイツ連邦共和国特許出願公
告第２６４１５２４号明細書から公知である。

１つのデコーダ段１の制ｊＴＪは１つのスイッチングト
ランジスタＴのゲートを介して行われ、そのソースは残
りのデコーダ段ｌのスイッチングトランジスタＴのソー
スと共通にたとえば半導体メモリの基準電位ｖＳＳと接
続されている。スイッチングトランジスタＴのドレイン
は１つの分離可能な接続Ｆの一端と接続されている。た
いてい、分離可能な接続Ｆとしては１つのいわゆるレー
ザーリンクまたはレーザーヒユーズが使用される。他の
可能な形態も知られている。特に日本応用物理学会誌、
補遺第２２巻（１９８３）、補遺筒２２−１号、東京、
第６３〜６７頁から電気的（非可逆的）プログラム可能
なポリシリコンヒユーズが知られている。分離可能な接
続Ｆの他端は冗長デコーダの残りのデコーダ段１の分離
可能な接続Ｆの他端と共通導線３を形成して接続されて
いる。

共通導線３の電気的状態は、冗長デコーダが（例えばレ
ベル“高°“により）選択されたものであるか、選択さ
れたものでないか（レベル“低”°に相応）を決定する
。

このことを実現するため、公知のように共通導線３は充
電トランジスタＴ１を介して供給電位ＶＤＤと接続され
ている。しかし、充電トランジスタＴ１のゲートには、
図示されているように、１つのデコーダ制御信号φも与
えられている。制御信号φの時間的経過は、充電トラン
ジスタＴＩがデコーディング相の外では導通しており、
それにより共通導線３が供給電位ＶＤＤに保たれ、また
は供給電位ＶＤＤに予充電されるように、また充電トラ
ンジスタＴ１がデコーディング相の間は遮断されており
、従って共通導線３が最初は電気的に浮動しているよう
に、すなわち予充電された電位（＝供給電位ＶＤＤ）に
とどまるように、選定する必要がある。

デコーディング相の間は最初に冗長デコーダの２つの異
なるハードウェア状態を区別する必要がある。

ａ）冗長デコーダが１つの正常デコーダの代用としてプ
ログラムされていない。すべての分離可能な接続Ｆがま
だ電気的に導通している。

ｂ）冗長デコーダが１つの特定の正常デコーダの代用と
してプログラムされており、従って相応の組み合わせの
アドレス信号が与えられると、冗長デコーダに対応付け
られている冗長メモリセルが選択される。

ａ）の場合には、なおすべての分離可能な接続Ｆが存続
している、すなわち分離されていない。

デコーディング相の間は、冗長デコーダに与えられてい
る内部アドレス信号Ｙ１、Ｙｌ、・・・Ｙｉ、Ｙｉ、・
・・の正確に半分が能動的であり（たとえばスイッチン
グトランジスタＴとしてのｎチャネルトランジスタの場
合には“高゛′であり）、それによりスイッチングトラ
ンジスタＴの正確に半分が通過接続されている。すべて
の分離可能な接ＭＦが存続しているので、基ｓ、電位ｖ
ＳＳが共通導線３に通過接続され、これがその選択され
ていない状態をとる。

ｂ）の場合には、冗長デコーダはアドレス信号Ｙｉ　；
Ｙｉの１つの完全に決定された組み合わせに、すなわち
分離可能な接続、Ｆの分離によりプログラムされている
組み合わせに応動する。アドレス信号Ｙｉ　；Ｙｉのこ
の組み合わせが与えられると、特定のスイッチングトラ
ンジスタＴはソースからドレインへ通過接続されている
。しかし、これらは、対応付けられている分離可能な接
続Ｆが遮断されているスイッチングトランジスタＴであ
る。残りのスイッチングトランジスタＴは遮断している
。こうして基準電位■ＳＳが共通導線３に達せず、それ
により共通導線３には供給電位ＶＤＤが浮動的にとどま
っており、冗長デコーダは選択されている。

それに対して、分離された接続Ｆを介してプログラムさ
れた組み合わせと異なるアドレス組み合わせが与えられ
ると、導通しているスイッチングトランジスタＴの少な
くとも１つにおいて、これと接続されている分離可能な
接続Ｆがなお存続している。それによって共通導線３が
基準電位■ＳＳにされ、冗長デコーダは選択されていな
い。

これまでに説明された第２図に示されている公知の冗長
デコーダはいま本発明により、各冗長デコーダ１がスイ
ッチングトランジスタＴおよび分離可能な接続Ｆに追加
して１つの駆動回路２を含んでいるように構成されてい
る（第１図参ｒＪｐ、）。

この駆動回路２はスイッチングトランジスタＴと分離可
能な接続Ｆとの間に配置されている。駆動回路２は、デ
コーディング相の間に、冗長デコーダを介して応動可能
な（たとえば検査可能な）冗長メモリセルがまだプログ
ラムされていない場合に、たとい冗長デコーダがまだプ
ログラムされていないとしても（すなわち冗長デコーダ
の分離可能な接続Ｆがまだすべて存続しているとしても
）、冗長デコーダの残りのデコーダ段１の駆動回路２と
一緒に、基準電位ｖＳＳからスイッチングトランジスタ
Ｔおよび分離可能な接続Ｆを介して共通導線３への１つ
の可能な電流経路を遮断する役割をする。こうして共通
導線３は供給電位ＶＤＤにとどまり、それにより上記の
冗長メモリセルが選択されている。こうして駆動回路２
は、駆動回路２が能動化されている場合に、分離可能な
接続Ｆが存続しているにもかかわらず、分離可能な接続
Ｆが分離された状態をシミヱレートする。このように構
成された１つの冗長デコーダにそのデコーダ段ｌの駆動
回路２を介して一時的に正常メモリセルを有する１つの
（−時的に代用すべき）行または列のアドレスがプログ
ラムされ得る。１つの任意のアドレスが半導体メモリに
与えられている際には、この（上意のアドレスに対応付
けられている正常デコーダが能動化されるが、冗長デコ
ーダが一時的に“プログラム”されているアドレスが暎
えられている際には、この冗長デコーダは能動化され、
また相応の正常デコーダは公知の制御信号（ヨーロンパ
特許第ＡＯＩ７０７２７号明細書参昭）を介して非能動
化される。単導体メモリごとに、種々のアドレスに一時
的にプログラム可能な複数の未発明による冗長デコーダ
が設けられていてよい。

−時的プログラミングおよび能動化可能性の目的で、本
発明の１つの可能な実施例では、駆動回路２は１つのメ
モリ回路ＦＦを含んでいる。メモリ回路ＦＦはクロック
されるＲＳフリンブフロンブまたはクロ・ンクされない
ＲＳフリンブフロ・ンブの形明であってよい。記憶すべ
き状、明（］つの特定のアドレス組み合わせに対する冗
長デコーダが一時的にプログラムする、またはしない９
°゛）がデコーダ段１ごとに、すなわち駆動回路２ごと
に、そのつどのデコーダ段１に対応付けられている内部
アドレス信号Ｙｉ　；Ｙｉを介して制御信号ＳＥＴまた
はＲＥＳＥＴと結び付けて供給される。

デコーダ段１ごとにアドレス信号Ｙｉ　；Ｙｉを介して
の供給により、半導体メモリ内に存在する各冗長デコー
ダは個々に１つの固在のアドレス組み合わせにプログラ
ムされ得る。こうして種々の冗長デコーダが種々のアド
レス組み合わせを介して自由に選択可能に応動し得る。

しかし、内部アドレス信号Ｙｉ　；Ｙｉの代わりに半導
体メモリの供給電位ＶＤＤまたは（反転論理の場合には
）基＠電位■ＳＳを使用することも可能である。しかし
ながら、この場合には、冗長デコーダに、冗長デコーダ
が（−時的に）能動化可能である１つの特定のアドレス
を対応付けることは可能でない。その代わりに、冗長デ
コーダは、スイッチングトランジスタＴを介して冗長デ
コーダに与えられるアドレス組み合わせに無関係に一時
的に能動化可能である。このことは、すべての存在する
冗長デコーダがそれらに対応付けられている冗長メモリ
範囲と共に互いに並列に検査されるべきとき、穿たば半
導体メモリが冗長行および（または）冗長列に対して唯
一の冗長デコーダのみを含んでいるときに、有意義であ
り得る。

内部アドレス信号ＹｉまたはＹｉは第１図による実施例
ではメモリ回路ＦＦのセット入力端に１つの制御トラン
ジスタＴｓを介して供給されている。制御トランジスタ
Ｔｓはそのゲートで、制御信号として作用するセット信
号ＳＥＴと接続されている。機能“そのつどのデコーダ
段のなかに含まれている分離可能な接続Ｆの１つの（実
際には分離されていない）分離された状態の一時的シミ
ュレーション”をスイッチオンするためには、すべての
デコーダ段１に対するセット信号ＳＥＴが半導体メモリ
の１つのクロックサイクルの間に能動化されている。同
時に冗長デコーダに与えられているアドレス信号Ｙｉ、
Ｙｉのアドレス組み合わせは冗長デコーダのフリップフ
ロンブ回路ＦＦのなかに記憶される。（セット信号ＳＥ
Ｔがもはや能動化されていない）後続のアドレス指定過
程で正確にこのアドレス組み合わせが生ずると、冗長デ
コーダは、少なくとも同じアドレス組み合わせに通常の
仕方で応動する正常デコーダの同時の非能動化のもとに
能動化される（ヨーロッパ特許第ＡＯ１７０７２７号明
細書参明）。種々の冗長デコーダに対して、種々のアド
レスがプログラムされるべき場合には、種々のセット信
号５ＥＴＩ、５ＥＴ２・・・を用意する必要がある。

デコーダ段１ごとにメモリ回路ＦＦの反転出力端Ｑは１
つの冗長トランジスタＴＲのゲートと接続されている。

この冗長トランジスタはソースおよびドレインでスイッ
チングトランジスタＴと分離可能な接続Ｆとの間に配置
されている。冗長デコーダが一時的にプログラムされて
いない正常時には、冗長トランジスタＴＲは導通状態に
あり、すなわち通過接続している。それによって、スイ
　　７ツチングトランジスタＴのドレインに与えられて
いる、内部アドレスＹｉ、Ｙｉの１つに関係する電気的
信号が分離可能な接続Ｆに通過接続される。

しかし、冗長デコーダが“プログラムされている”とし
てシミュレートすべき場合には、プログラムされたアド
レス組み合わせが与えられる際に正確に、対応付けられ
ている分離可能な接続Ｆがアドレス組み合わせに基づい
て“分離されている”としてシミュレーションすべきで
ある冗長トランジスタＴＲが遮断する。各メモリ回路Ｆ
Ｆのリセット入力端Ｒに供給可能であり別の制御信号と
して作用する１つの（場合によっては１つの半導体メモ
リのすべての冗長デコーダに共通の）リセット信号ＲＥ
ＳＥＴにより、−時的にシミュレートされた状態が１つ
の冗長デコーダまたはすべての存在する冗長デコーダの
すべての駆動回路２に対して同時に再び解消され得る。

制御信号ＳＥＴおよびＲＥＳＥＴは半導体メモリの外部
端子を介して冗長デコーダに供給可能であり、もしくは
たとえば自動試験装置のなかで発生可能であり半導体メ
モリの既存の外部端子（たとえばアドレス受入れ信号Ｒ
ＡＳまたはＣＡＳ）から与えられている外部制御信号か
ら簡単な追加回路のなかで発生可能である。この供給ま
たは発生相の間に外部端子はこの特別機能（制御信号の
供給または発生の制御）を引受け、さもなければ外部端
子はその正常の機能（たとえばアドレス受入れ制ａｌｌ
ＲＡｓ、ＣＡＳ）を有する。そのために必要な、外部端
子に与えられる信号の機能の区別は種々の仕方で行われ
得る。最もよく知られている措置の１つは、たとえばし
きい値スイッチの使用である（ドイツ連邦共和国特許第
Ａ３０３０８５２号および第Ａ３３１８５６４号明細書
参照）。端子の種々の機能を区別するための他の１つの
優れた方法はＪＥＤＥＣ，ソリンドステートプロダクト
エンジニアリングカウンシルの１９８７年３月１８日の
“コミッティーレターバロット（ＣＯＭＭＩＴＥＥ　Ｌ
εＴＴＥＲＢＡＬＬＯＴ）“から知られている。

ウェーハ上の従来技術による冗長デコーダを有する半導
体メモリの検査過程はたとえば下記のようであってよい
。

ａ）正常メモリセルの並列検査をする。

ｂ）結果がポジティブ：ステ７プ（ｆ）に進む。

Ｃ）結果がネガティブ：故障したメモリセルまたはワー
ドまたはビット線またはデコーダなどのアドレスを求め
る。

ｄ〕　（たとえばレーザーヒユーズの切断により）故障
したアドレスを有する冗長デコーダを（永続的に）プロ
グラムする。

ｅ）一方ではプログラミングが成功裡に行われたか、他
方では能動化さた冗長メモリ範囲が正常であるかを確認
するため、半導体メモリを再度検査する。

ｆ）存続している半導体メモリに対するケースを組み立
てる。

ステップＣ）およびｅ）では並列検査は可能でない。

半導体メモリのなかに本発明による冗長デコーダを使用
する際には、下記の変更された検査過程がウェーハ面上
で可能である。

１、）前記のようなステップａ）およびｂ）。

２、）結果がネガティブ：冗長メモリ範囲を分離可能な
接続Ｆの分離された状態の一時的な電気的シミニレ−ジ
ョンにより試験する。

３、）結果がまたネガティブ二半導体メモリが全体的に
故障している。

４、）結果がポジティブ：前記のようなステップＣ）お
よびｄ）、 ５、）前記のようなステップｆ）；場合によっては永続
的プログラミングが失敗に終わっている半導体メモリが
組み立てられることを暗に示す。

本発明に基づいて１つの半導体メモリに対するこの順序
の製造ステップで得られる利点は、ステップｅ）が省略
されることにある。それによって、場合によっては非常
に長い検査時間（メモリ容量が大きいと、周知のように
不釣り合いに長い検査時間を必要とする）が省略される
だけでなく、なかんずく準備時間を伴う再度の検査も省
略される。

１つの欠点は、永続的プログラミング自体が（すなわち
、たとえばレーザーヒユーズ自体の溶断力り成功裡に行
われたか否かが組み立て前にもはや検査されないことで
ある。しかし、このエラー形式は、エラー形式“冗長メ
モリ範囲内の故障°゛と比較して、非常にわずかであり
（比は経験的に約ｌ：１０）、従って前記の達成可能な
利点はその際に犠牲とされる欠点よりもはるかに重要で
ある。

【図面の簡単な説明】

第１図は本発明の１つの実施例の回路図、第２図は従来
の技術による１つの冗長デコーダの一部分の回路図であ
る。 ■・・・デコーダ段 ２・・・駆動回路 ３・・・共通線 Ｆ・・・分離可能な接続 ＦＦ・・・メモリ回路 ＳＥＴ、ＲＥＳＥＴ・・・制御信号 Ｔ・・・スイッチングトランジスタ Ｔし・・充電トランジスタ ＴＲ・・・冗長トランジスタ Ｔｓ・・・制御トランジスタ ＶＤＤ・・・供給電位 ＶＳＳ・・・基準電位 Ｙｉ、Ｙｉ・・・アドレス信号 （ｆｉｌｌＢ）代理人４Ｆ−■士冨村　−−１ｒ’＞゛
シ、二 ＩＧＩ

Claims (1)

1. 【特許請求の範囲】 １）１つのスイッチングトランジスタ（Ｔ）および１つ
   の分離可能な接続（Ｆ）を含んでいる複数個のデコーダ
   段（１）と、少なくとも１つの充電トランジスタ（Ｔ１
   ）とを有する集積半導体メモリの冗長デコーダにおいて
   、各デコーダ段（１）がさらに、スイッチングトランジ
   スタ（Ｔ）と分離可能な接続（Ｆ）との間に配置されて
   いる１つの駆動回路（２）を含んでおり、この駆動回路
   により分離可能な接続（Ｆ）の存在の際に接続（Ｆ）の
   １つの分離された状態を電気的にシミュレートされ得る
   ことを特徴とする集積半導体メモリの冗長デコーダ。 ２）駆動回路（２）が１つのメモリ回路（ＦＦ）を含ん
   でおり、このメモリ回路に記憶すべき状態がそのつどの
   デコーダ段（１）に対応付けられている１つのアドレス
   信号（Ｙｉ、■）と制御信号（ＳＥＴ、ＲＥＳＥＴ）を
   介 して入力可能であり、またその出力信号が分離可能な接
   続（Ｆ）の分離された状態のシミュレーションを制御す
   ることを特徴とする請求項１記載の集積半導体メモリの
   冗長デコーダ。 ３）アドレス信号（Ｙｉ、■）が制御トランジスタ（Ｔ
   ｓ）を介してメモリ回路（ＦＦ）に供給され得ることを
   特徴とする請求項２記載の集積半導体メモリの冗長デコ
   ーダ。 ４）メモリ回路（ＦＦ）が双安定マルチバイブレータで
   あることを特徴とする請求項２記載の集積半導体メモリ
   の冗長デコーダ。 ５）双安定マルチバイブレータがＲＳ型であることを特
   徴とする請求項４記載の集積半導体メモリの冗長デコー
   ダ。 ６）アドレス信号（Ｙｉ、■）の代わりに半導体メモリ
   の供給電位（ＶＤＤ）または基準電位（ＶＳＳ）が駆動
   回路（２）の駆動のために使用されていることを特徴と
   する請求項２ないし５の１つに記載の集積半導体メモリ
   の冗長デコーダ。 ７）メモリ回路（ＦＦ）が冗長トランジスタ（ＴＲ）に
   よりスイッチングトランジスタ（Ｔ）および分離可能な
   接続（Ｆ）に接続されていることを特徴とする請求項２
   ないし６の１つに記載の集積半導体メモリの冗長デコー
   ダ。