JPS63217821A

JPS63217821A - 半導体集積回路

Info

Publication number: JPS63217821A
Application number: JP62051362A
Authority: JP
Inventors: Hidetake Fujii; 藤井　秀壮; Shozo Saito; 斎藤　昇三
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1988-09-09
Also published as: KR880011903A; DE3851847T2; US4896055A; EP0283186A2; EP0283186A3; DE3851847D1; KR910003147B1; EP0283186B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路（ＩＣ）に係り、特に機能上
回等な回路ブロックが複数個設けられている集積回路チ
ップあるいは半導体ウェハ上に形成され、電源電流異常
を起した回路ブロックを非活性化すること罠よって残シ
の回路ブロックを使用可能圧してチップを救済するため
のチップ救済回路に関する。

（従来の技術）半導体メモリにおいては、予備のメモリセルあるいはメ
モリセルアレイの予備行、予備列を設けておき、不良セ
ルあるいは不良行、不良列に代えて使用する冗長技術が
採用されている。ところで、論理型ＩＣなどでは、機能
上回等であって互いにほほ独立に使用される回路ブロッ
ク（たとえばシフトレジスタ）が複数個設けられること
が多く、通常は各ブロックに電源線、接地線および複数
の入出力信号線が接続される。このようなＩＣにおいて
は、あるブロックが単に機能不良であれば、そのブロッ
クを使わない、あるいは使用に際して選択しなければよ
い。しかし、第９図に示す集積回路のように、各回路ブ
ロック８１〜８ｎの少なくとも電源線、接地線がチップ
上の共通の電源用主配線８ノ、接地用主配線８２からそ
れぞれ分岐して接続されている場合であって、しかもあ
る回路ブロックが電源電流異常を起している場合、チッ
プ全体の電流も異常になシ、他の回路ブロックは正常で
あっても使用不能となる。この場合の対策としては、電
流異常ブロックを前記主配線８１または８２から切９離
せばよいが、このとき問題になるのは、一般に配線幅が
広い電源線をどのようにして切断するかである。たとえ
ば第１０図に示すように、金属配線からなる電源主配線
９１と回路ブロック内の金属配線からなる電源配線９２
とが〜１０μｍ程度の間隔で並んでおシ、上記雨上線９
１。

９２相互間を接続するためにポリシリコン膜９３が形成
されているものとする。ここで、上記ポリシリコン膜９
３は雨上１ｇ９１．９２相互間の接続抵抗を数Ω程度以
下に下げるために大きな幅（〜１００μｍ程度）に設定
される。このような大きな幅のポリシリコン膜９３を切
断するには、レーザービームを直接に照射しながら走査
することが考えられるが、長時間を賛するので量産性が
悪く、相当量の熱が発生することで半導体基板や前記型
原生配線９１の損傷が起こり易く、信頼性の低下あるい
は切断工程での致命的な不良をまねいてしまうという問
題がある。

また、前記したような電流異常ブロックを同定すること
は非常に困難である。即ち、ある回路ブロックを選択し
て特定の動作モードとしたことで初めて電流異常が起る
場合には、電流異常ブロックの同定が容易であるが、ど
のような動作モードにおいても電流異常が生じる場合に
は、上記同定が不可能であシ、結果としてチップの救済
が不可能である。

（発明が解決しようとする問題点）本発明は、上記したように複数の回路ブロックの電源線
および接地線がチップ上の共通の電源主配線および接地
主配線から分岐接続されている場合に、電流異常ブロッ
クに分岐接続されている電源配線をレーザービームによ
９切断することに伴う多くの問題点、および上記電流異
常ブロックの同定が困難であるという問題点を解決すべ
くなされたもので、電流異常ブロックを容易に同定でき
、チップ上あるいはウェハ上の電流異常ブロックを電源
主配線あるいは接地主配線から簡便に且つ高い量産性お
よび信頼性の下に電気的にオフ状態に設定でき、チップ
あるいはウェハの使用可能歩留シを大幅に向上し得る半
導体集積回路を提供することを目的とする。

［発明の構成コ（問題点を解決するだめの手段）本発明の半導体集積回路は、ＩＣチツｆあるいは半導体
ウェハ上の共通の電源主配線あるいは接地主配線にそれ
ぞれ同等な機能を有する複数の回路ブロックの電源線あ
るいは接地線がそれぞれスイッチ回路を介して接続され
、上記電源主配線の電源電位および上記接地主配線の接
地電位が供給され、前記各回路ブロック毎にスイッチ回
路をオン／オフ制御可能なスイッチ制御回路を有するこ
とを特徴とする。

（作用）各ブロック毎に電源主配線あるいは接地主配線との接続
をオン／オフ制御できるので、電流異常ブロックを容易
に同定することができる。また、上記オン／オフ制御を
行うためのスイッチ回路を用いるので、電源配線を直接
にレーザービーム照射により切断する場合に比べて簡便
に且つ高い量産性および信頼性の下で切断でき、チップ
あるいはウェハの使用可能歩留シを大幅に向上させるこ
とができる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＬＳＩチップ１の一部を示しておシ、２１〜２
ｎは機能上回等であって互いにほぼ独立に使用される複
数の回路ブロック、３および４はＬＳＩチップ１上の共
通の電源主配線および接地主配線、５は入出力用主配線
であって、図面の簡略化のために１本のみ示している。

上記各ブロック２１〜２ｎは、入出力線が上記入出力用
主配線５に接続されており、電源線および接地線は各対
応して前記共通の電源主配線３および接地主配線４に接
続されている。この場合、上記電源線および接地線のう
ち少なくとも一方（たとえば電源線）に対応して接続さ
れる電源主配線３の分岐接続部にはスイッチ回路６１〜
６ｎが直列に挿入されている。さらに、上記スイッチ回
路６１〜６ｎをそれぞれ制御するためのスイッチ制御回
路７１〜７ｎと、各ブロック毎の電流異常の有無をテス
トするためのテスト回路８とが設けられている。

次に、上記ブロック２１〜ｊ　ｎ　ｓスイッチ回路６１
〜６ｎおよびスイッチ制御回路７１〜７ｎのうちの１組
を代表的に取シ出し、第２図（、）を参照して詳細に説
明する。即ち、回路ブロック２１は、たとえばシフトレ
ジスタ２１と、このシフトレジスタ２ノにシフトＡ？ル
スを供給するシフト制御回路２２とからなり、このシフ
ト制御回路２２は選択信号入力によシ選択されたときく
クロック入力に基いてシフトノ譬ルスを出力するもので
ある。また、スイッチ回路６１は、電源主配線３と上記
回路ブロック２１の電源線との間に直列に接続されたス
イッチ用トランジスタ（たとえばＰチャネルＭＯ８）ラ
ンジスタ）からなる。また、スイッチ制御回路７１は、
前記テスト回路８からブロック毎に与えられるテスト制
御信号ＴＥＳＴｉが入力するインバータ２３と、電源主
配線３から電源電位が与えられる電源ノードと接地端と
の間に直列に接続された抵抗２４、グロダラム可能な素
子（たとえばレーザービームの照射による切断が可能な
フユーズ２５）およびＮチャネルトランジスタ２６とか
らなり、このＮチャネルトランジスタ２６のダートに前
記インバータ２３の出力端が接続されており、上記抵抗
２４、フユーズ２５の接続点（制御出力端２７）が前記
スイッチ用トランジスタ６五のダートに接続されている
。従って、７ユーズ２５が切断されていない（プログラ
ムが行われていない）場合には、テスト制御信号ＴＥＳ
Ｔｉが低レベルのとき（ブロック選択時）にインバータ
２３の出力（高レベル）によりＮチャネルトランジスタ
２６がオンになり、制御出力端２７が低レベルになシ、
スイッチ用トランジスタ６１がオンになシ、回路ブロッ
ク２ｉは電源が供給されて動作可能状態になる。また、
上記場合にテスト制御信号ＴＥＳＴｉが高レベルのとき
には、Ｎチャネルトランジスタ２６がオフになり、制御
出力端２７は高レベルになシ、スイッチ用トランジスタ
６１はオフになり、回路ブロック２１は電源が供給され
ないので動作不能状態になる。これに対して、フューズ
２５が切断されている（プログラムが行われている）場
合には、テスト制御信号ＴＥＳＴ　ｌの論理レベルに無
関係に制御出力端２２が高レベルになり、回路ブロック
２１は動作不可能状態になる。なお、上記スイッチ制御
回路７１のインバータ２３は、テスト制御信号入力の論
理レベルを予め反転して与えればそれを省略することが
できる・また、スイッチ制御回路７１の抵抗２４は、通
常オン型のＭＯＳ　）ランジスタで代用することができ
る。

上記ＬＳＩチッｆｌＫ、あっては、その製造過程におけ
るダイソート時に各ブロック２１〜２ｎ毎に各種のテス
トを行い、このとき電流異常として判定されたブロック
に対しては対応するスイッチ回路６１がオフ状態になる
ように対応するスイッチ制御回路月のフェーズ２５をレ
ーザービーム照射により切断しておくことによって、他
の正常な回路ブロック２ｉを使用可能なチップとして救
済することが可能になる。上記テストは、ある１つのブ
ロックに対応するテスト制御信号ＴＥＳＴ　ｉを低レベ
ルとし、残シのブロックにそれぞれ対応するテスト制御
信号ＴＥＳＴ　ｉを全て高レベルとするようにテスト回
路８０機能を設計しておけばよい。

従って、上記ＬＳＩチップによれば、各ブロック毎に電
源主配線との接続をオン／オフ制御できるので、電流異
常ブロックを容易に同定することができる。また、電流
異常ブロックと電源主配線との接続をオフにするために
は、スイッチ制御回路７１のフユーズ２５を切断すれば
よく、７．−ズおよびその切断技術は半導体メモリの冗
長度救済等の分野で確立しているので、これを利用すれ
ば高い量産性および信頼性の下で実現できる。即ち、た
とえば第２図（ｂ）に示すように金属配線２８と２９と
の間に接続されているたとえば〜１０μｍの長さおよび
約２μｍの幅を有するポリシリコンフユーズ３０を用い
た場合、レーザービームを短時間照射して切断すること
ができる。

なお、本発明は上記実施例に限らず、種々の変形実施が
可能である。即ち、スイッチ回路６１をブロック２１の
接地線と接地主配線４との間に挿入するようにしてもよ
く、たとえば、第３図に示すよに、スイッチ回路として
Ｎチャネルトランジスタ３１を用い、前記したようなス
イッチ制御回路７１の出力端と上記トランジスタ３１の
ダートとの間にインバータ３２を挿入するようにしても
よい。

また、ブロック２１と電源主配線３、接地主配線４との
間にそれぞれスイッチ回路を挿入するようにしてもよい
が、一般にチップの半導体基板電位が接地電位なら第２
図（、）に示したように電源主配線３との間にスイッチ
回路を挿入し、上記基板電位が電源電位なら第３図に示
したように接地主配線４との間にスイッチ回路を挿入す
ることが好ましい。

また、スイッチ制御回路７１としては、第４図（、）に
示すように各ブロックに共通のテスト制御信号ＴＥＳＴ
とブロック選択信号８ＬＣＴとのノア論理をとって制御
出力端２２の出力を制御するようにしてもよい。即ち、
上記第４図（、）の制御回路は第２図（ａ）に示したよ
うなスイッチ制御回路７１のＮチャネルトランジスタ２
６に並列にブロック選択信号５ＬＣＴがダートに与えら
れるＮチャネルトランジスタ４１を接続したものであり
、負荷抵抗２４をダートが接地された通常オン型のＰチ
ャネルトランジスタで代用しておシ、ブロック毎のテス
ト制御信号ＴＥＮＴ　ｉに代えて各ブロックに共通のテ
スト制御信号ＴＥＳＴを用いている。上記制御回路にお
いては、テスト制御信号ＴＥ８　Ｔが低レベルであると
トランジスタ２６がオンになるが、上記テスト制御信号
ＴＥＳＴが高レベルのときであってもブロック選択信号
５ＬＣＴとして高レベルが与えられるとトランジスタ４
１がオンになる。従って、フユーズ２５が切断されてい
ない場合には、上記トランジスタ２６゜４１のいずれか
一方がオンになると、制御出力端２７が低レベルになる
ので、対応するブロックの電源接続がオン状態に制御さ
れるようになる。なお、上記ブロック選択信号５ＬＣＴ
は、対応するプロツクを選択するときに上記したように
高レベルになり、非選択時には低レベルになるものであ
り、対応するブロックから取シ出してもよく、あるいは
入出力主配線（第１図５）からブロック指定アドレス信
号等が与えられることによってスイッチ制御回路内で生
成するようにしてもよい。

また、第４図（ｂ）はスイッチ制御回路のさらに他の例
を示しておシ、各ブロックに共通のテスト制御信号ＴＥ
ＳＴの逆相信号とブロック選択信号とのノア論理をとり
、このノア出力とフューズ回路の出力とのナンド論理を
とることによって制御出力端４２の出力の立ち上シ速度
を速めている。即ち、電源主配線３と接地端との間にＰ
チャネルトランジスタ４２．４３およびＮチャネルトラ
ンジスタ４４．４５が直列に接続されてお）、上記トラ
ンジスタ４３．４４の接続点（制御出力端４２）と電源
主配線３との間にＰチャネルトランジスタ４６が接続さ
れ、前記トランジスタ４５に並列にＮチャネルトランジ
スタ４７が接続されている。４８はテスト制御信号ＴＥ
ＳＴ入力を反転するインバータであり、その出力端は上
記トランジスタ４２．４５のゲートに接続されている。

４９はブロック選択信号５ＬＣＴ入力をラッチするラッ
チ回路であり、その出力端は前記トランジスタ４３．４
７のダートに接続されている。さらＫ、電源主配線３と
接地端との間にフユーズ５０および抵抗５１が直列に接
続されており、このフューズ５０と抵抗５１との接続点
は前記トランジスタ４４．４６のダートに接続されてい
る。なお、上記ラッチ回路４９は、ブロック選択信号５
ＬＣＴが当該信号により選択指定されるブロックからの
出力である場合、前記制御出力端４２が高レベルになっ
てそのブロックに電源が供給されなくなると、上記ブロ
ック選択信号Ｓ　ＬＣＴの状態が不定になってしまうの
で、そうなる前にテスト制御信号ＴＥＳＴによってラッ
チしておくためのものである。

ここで、上記したようにブロック選択信号５ＬＣＴとし
て当該信号によシ選択指定されるブロックからの出力を
用いる場合における各ブロックのテスト方法の一例を第
５図のフローチャートを参照して説明する。先ず、１つ
のブロックを選択し、次にテスト制御信号ＴＥＳＴを高
レベルにする。このとき、ラッチ回路４９の出力によ＃
）Ｎチャネルトランジスタ４７がオンになシ、制御出力
端４２は低レベルになり、上記１つのブロックのみ電源
が供給されている。なお、テスト時にはフューズ５゜は
オン状態のままであシ、Ｎチャネルトランジスタ４４お
よびＰチャネルトランジスタ４６はゲートにフューズ５
０を介して電源電圧ｖＤＤ（高し勺）が与えられている
ので各対応してオン、オフ状態になっている。上記選択
された１つのブロックについて各種のテストを行い、電
流異常の有無を判定し、判定データを記憶する。次に、
テスト制御信号ＴＥＮＴを低レベルにし、各スイッチ制
御回路におけるＮチャネルトランジスタ４５をオンにし
て制御出力端４２を低レベルにし、各ブロックとも電源
が供給された初期状態に戻す。次に、再び上記と同様に
別の１つのブロックを選択してテストを行うという操作
を繰シ返し、全ブロックのテストを終了する。そして、
判定データに基いて電流異常ブロックの電源供給スイッ
チ用トランジスタをオフにするために対応するスイッチ
制御回路におけるフューズ５０を切断し、Ｐチャネルト
ランジスタ４６のダートに接地電位（低レベル）が加わ
るようにし、その制御出力端４２が高レベルになるよう
にする。

なお、前記第２図（ａ）　Ｋ示した実施例においては、
スイッチ用トランジスタ６１がオフになったときにブロ
ック２１の電源電位が不定になるが、これを避けるため
にはたとえば第６図に示すようにブロック２１の電源ノ
ードと接地端との間にＮチャネルトランジスタ６ノを接
続し、そのダートにスイッチ制御回路７１の出力５ＯＦ
Ｆを与えるようにすれはよい。

これによって、スイッチ用トランジスタ６ｉがオフにな
ると同時に上記トランジスタ６１がオンになシ、ブロッ
ク２１の電源ノードが接地電位に固定されるので好まし
い。また、上記スイッチ用トランジスタ６１がオフにな
ったときにブロック２１の出力信号線の電位も不定にな
シ、この出力信号線が複数個のブロックに共通に接続さ
れている場合には好ましくない。これを避けるためには
、たとえば第７図（、）に示すように出力信号線に直列
にＣＭＯＳスイッチ（Ｐチャネルトランジスタ７１とＮ
チャネルトランジスタ７２との並列接続からなる）７０
を挿入してスイッチ制御回路からの相補的な出力５ＯＦ
Ｆ　、　５ＯＦＦによシ制御するようにしてもよい。

あるいは、第７図（ｂ）に示すように、ブロック２１内
のたとえばＮチャネルの出力トランジスタ７３゜７４の
ダートと接地端との間に制御用トランジスタ７５．７６
を接続し、このトランジスタ７５゜７６のｆ−）にスイ
ッチ制御回路の出力５ＯＦＦを与えることによって、出
力オフ時に上記トランジスタ７５．７６をオンにして出
力トランジスタ７３゜７４のダート電位を接地電位に固
定して出力オフ状態を保持するようにしてもよい。

さらに、本発明は上記したようなＬＳＩチップに限らず
、半導体ウェハ上に同等な機能を有する複数の回路ブロ
ックが形成されると共にウェハ上の共通の電源主配線あ
るいは接地主配線が形成されている所謂フルウェハ（Ｆ
ＵＬＬ　ＷＡＦＥＲ）集積回路にも適用可能であシ、そ
の−例として第８図にフルウェハメモリ（ＦＵＬＬ　Ｗ
ＡＦＥＲＭＥＭＯＲＹ　）のウェハ１ｏを示している。

ここで、１１・・・はそれぞれ同等なメモリ機能を有す
るメモリブロック（回路ブロック）であり、１２は上記
メモリブロック１１・・・に共通の電源主配線および接
地主配線が形成された主配線領域である。

［発明の効果コ上述したように本発明の半導体集積回路によれば、ＩＣ
チップあるいは半導体ウェハ上の電流異常ブロックを容
易に同定でき、電流異常ブロックを電源主配線あるいは
接地主配線から簡便に且つ高い量産性および信頼性の下
に電気的にオフ状態に設定できるので、チップあるいは
ウェハの使用可能歩留シを大幅に向上させることができ
る。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す構成
説明図、第２図（、）は第１図中のブロック、スイッチ
回路およびスイッチ制御回路の１組を代表的に取シ出し
てその一具体例を示す回路図、第２図（ｂ）は同図（、
）中のフューズの一興体例を示す平面パターン図、第３
図は本発明の他の実施例におけるブロック、スイッチ回
路およびスイッチ制御回路の１組を代表的に取シ出して
示す回路図、第４図（、）　（ｂ）はそれぞれ第２図中
のスイッチ制御回路の変形例を示す回路図、第５図は第
４図（ｂ）のスイッチ制御回路を用いた第１図の集積回
路のテスト方法の一例を示すフローチャート、第６図は
本発明のさらに他の実施例におけるブロック、スイッチ
回路およびスイッチ制御回路の１組を代表的に示す回路
図、第７図（、）　（ｂ）はそれぞれ第２図、第３図、
第６図中のブロックの変形例を示す回路図、第８図は本
発明の他の実施例を示す構成説明図、第９図は従来の半
導体集積回路を示す構成説明図、第１０図は第９図中の
回路ブロックと電源主配線または接地主配線との間にレ
ーザービームによる切断が可能なポリシリコン膜を設け
た場合の平面ツクターンを示す図である。１・・・チップ、２ｔ・・・回路ブロック、３・・・電
源主配線、４・・・接地主配線、６１・・・スイッチ回
路、７ｉ・・・スイッチ制御回路、２５．３０・・・フ
ューズ、６１゜７１．１２．７５．７６・・・ＭＯＳ　
）ランジスタ。出願人代理人　　弁理士　　鈴　江　武　彦（ａ）第５図第４図第８図第９図第１０図

Claims

【特許請求の範囲】

（１）半導体集積回路チップあるいは半導体ウェハ上の
共通の電源主配線あるいは接地主配線にそれぞれ同等な
機能を有する複数の回路ブロックの電源線あるいは接地
線がそれぞれスイッチ回路を介して接続され、上記電源
主配線の電源電位および上記接地主配線の接地電位が供
給され、前記各回路ブロック毎にスイッチ回路をオン／
オフ制御可能なスイッチ制御回路を有することを特徴と
する半導体集積回路。
（２）前記スイッチ回路はスイッチ用ＭＯＳトランジス
タであることを特徴とする前記特許請求の範囲第１項記
載の半導体集積回路。
（３）前記スイッチ制御回路はプログラム可能な素子を
有し、このプログラム可能な素子がプログラムされてい
ない状態では対応する回路ブロックを選択するための信
号の論理レベルに応じて対応するスイッチ回路をオン／
オフ制御し、上記プログラム可能な素子がプログラムさ
れている状態では対応するスイッチ回路をオフ状態に制
御する制御出力を発生するように構成されていることを
特徴とする前記特許請求の範囲第１項記載の半導体集積
回路。
（４）前記プログラム可能な素子はレーザービームの照
射により切断可能なフューズであることを特徴とする前
記特許請求の範囲第３項記載の半導体集積回路。
（５）前記スイッチ制御回路は、前記回路ブロックを選
択するための信号によって制御出力が定まるほか、各回
路ブロックを同時に選択するための共通テスト制御信号
が活性レベルのとき対応するスイッチ回路をオン状態に
制御する制御出力を発生するように構成されていること
を特徴とする前記特許請求の範囲第３項記載の半導体集
積回路。
（６）前記スイッチ回路がオフ状態に制御されたときに
、上記スイッチ回路に接続されている回路ブロックの電
源線あるいは接地線を一定電位に固定するための手段を
さらに有することを特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。
（７）前記スイッチ回路がオフ状態に制御されたときに
上記スイッチ回路に接続されている回路ブロックの出力
用ＭＯＳトランジスタのゲート電位を一定電位に固定し
、出力オフ状態を保持する手段をさらに具備することを
特徴とする前記特許請求の範囲第１項または第６項記載
の半導体集積回路。
（８）前記複数の回路ブロックはそれぞれメモリ機能を
有するメモリブロックであつて前記半導体ウェハ上に形
成されており、前記集積回路はフルウェハメモリである
ことを特徴とする前記特許請求の範囲第１項記載の半導
体集積回路。