JPH06208793A - 半導体メモリ装置のデータ出力回路 - Google Patents
半導体メモリ装置のデータ出力回路Info
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- JPH06208793A JPH06208793A JP5271433A JP27143393A JPH06208793A JP H06208793 A JPH06208793 A JP H06208793A JP 5271433 A JP5271433 A JP 5271433A JP 27143393 A JP27143393 A JP 27143393A JP H06208793 A JPH06208793 A JP H06208793A
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】出力バッファの論理しきい電圧に等化レベルを
合致させられ、誤動作を防止すると共により高速でデー
タを出力できるデータ出力回路を提供する。 【構成】出力バッファ１３、１５の入力となるノードＮ
Ｏ１、バーＮＯ１にしきい電圧調節回路２１２５、２３
２７を設ける。このしきい電圧調節手段は、チップエネ
ーブル信号ＣＳとノードＮＯ１、バーＮＯ１の電位とを
入力とするＮＡＮＤゲート２５、２７、及びこのＮＡＮ
Ｄゲートの出力端とノードＮＯ１、バーＮＯ１との間に
チャネルが設けられたＭＯＳトランジスタ２１、２３と
を備えている。ＮＡＮＤゲートは出力バッファと同じ動
作特性を有する。等化信号ＰＥＱ、信号ＣＳが論理１と
なると、ＭＯＳトランジスタ２１、２３のチャネルを介
した帰還的作用により、ノードＮＯ１、バーＮＯ１の電
位は、ＮＡＮＤゲート２５、２７の論理しきい電圧（ト
リガレベル）と合致させられる。
合致させられ、誤動作を防止すると共により高速でデー
タを出力できるデータ出力回路を提供する。 【構成】出力バッファ１３、１５の入力となるノードＮ
Ｏ１、バーＮＯ１にしきい電圧調節回路２１２５、２３
２７を設ける。このしきい電圧調節手段は、チップエネ
ーブル信号ＣＳとノードＮＯ１、バーＮＯ１の電位とを
入力とするＮＡＮＤゲート２５、２７、及びこのＮＡＮ
Ｄゲートの出力端とノードＮＯ１、バーＮＯ１との間に
チャネルが設けられたＭＯＳトランジスタ２１、２３と
を備えている。ＮＡＮＤゲートは出力バッファと同じ動
作特性を有する。等化信号ＰＥＱ、信号ＣＳが論理１と
なると、ＭＯＳトランジスタ２１、２３のチャネルを介
した帰還的作用により、ノードＮＯ１、バーＮＯ１の電
位は、ＮＡＮＤゲート２５、２７の論理しきい電圧（ト
リガレベル）と合致させられる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に、センスアンプとデータ出力バッファと
の間におけるノードの等化レベルを、出力バッファの論
理しきい電圧に一致させることができるようなデータ出
力回路を備える半導体メモリ装置に関するものである。
るもので、特に、センスアンプとデータ出力バッファと
の間におけるノードの等化レベルを、出力バッファの論
理しきい電圧に一致させることができるようなデータ出
力回路を備える半導体メモリ装置に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置において、メ
モリセルに記憶されたデータをチップの外部に伝送する
際には、まず、ワードライン及びビットラインを選択
し、それにより選択されたメモリセルに記憶されている
データをセンスアンプを介して読出した後、データ出力
回路を通じてチップ外部に伝送するようになっている。
モリセルに記憶されたデータをチップの外部に伝送する
際には、まず、ワードライン及びビットラインを選択
し、それにより選択されたメモリセルに記憶されている
データをセンスアンプを介して読出した後、データ出力
回路を通じてチップ外部に伝送するようになっている。
【０００３】図４は、このようなメモリセルに記憶され
たデータをチップ外部に出力するためのデータ出力回路
の従来例を示す。この図４に示すように、メモリセル１
に記憶されたデータは、センスアンプ２を介して増幅さ
れる。そして、センスアンプ２の出力は、それぞれ４個
のＭＯＳトランジスタ３ａ、３ｂ、３ｃ、３ｄ及び５
ａ、５ｂ、５ｃ、５ｄを用いて構成され、一対の選択制
御信号ＭＳｉ、バーＭＳｉにより制御される選択回路
３、５に入力される。
たデータをチップ外部に出力するためのデータ出力回路
の従来例を示す。この図４に示すように、メモリセル１
に記憶されたデータは、センスアンプ２を介して増幅さ
れる。そして、センスアンプ２の出力は、それぞれ４個
のＭＯＳトランジスタ３ａ、３ｂ、３ｃ、３ｄ及び５
ａ、５ｂ、５ｃ、５ｄを用いて構成され、一対の選択制
御信号ＭＳｉ、バーＭＳｉにより制御される選択回路
３、５に入力される。
【０００４】この選択回路３、５は、それぞれ、電源電
圧Ｖｃｃ側に連結された二つのＰＭＯＳトランジスタ３
ａ、３ｂ及び５ａ、５ｂと、接地電圧Ｖｓｓ側に連結さ
れた二つのＮＭＯＳトランジスタ３ｃ、３ｄ及び５ｃ、
５ｄとで構成され、ＭＯＳトランジスタ３ａ、５ａのゲ
ートに選択制御信号バーＭＳｉを、ＭＯＳトランジスタ
３ｄ、５ｄのゲートに選択制御信号ＭＳｉを、そしてＭ
ＯＳトランジスタ３ｂ、３ｃのゲートに配線Ｌのデータ
を、ＭＯＳトランジスタ５ｂ、５ｃのゲートに配線バー
Ｌのデータを、それぞれ受けて動作するようになってい
る。それにより、選択制御信号ＭＳｉ及び配線Ｌのデー
タが両方とも論理“ハイ”、配線バーＬのデータが論理
“ロウ”であれば、選択回路３のＭＯＳトランジスタ３
ａ、３ｃ、３ｄがＯＮとなり、ＭＯＳトランジスタ３ｂ
がＯＦＦとなる。その結果、第１ノードＮＯ１の電位が
論理“ロウ”の状態になり、一方、このとき第２ノード
バーＮＯ１の電位は、選択回路５により論理“ハイ”の
状態になる。
圧Ｖｃｃ側に連結された二つのＰＭＯＳトランジスタ３
ａ、３ｂ及び５ａ、５ｂと、接地電圧Ｖｓｓ側に連結さ
れた二つのＮＭＯＳトランジスタ３ｃ、３ｄ及び５ｃ、
５ｄとで構成され、ＭＯＳトランジスタ３ａ、５ａのゲ
ートに選択制御信号バーＭＳｉを、ＭＯＳトランジスタ
３ｄ、５ｄのゲートに選択制御信号ＭＳｉを、そしてＭ
ＯＳトランジスタ３ｂ、３ｃのゲートに配線Ｌのデータ
を、ＭＯＳトランジスタ５ｂ、５ｃのゲートに配線バー
Ｌのデータを、それぞれ受けて動作するようになってい
る。それにより、選択制御信号ＭＳｉ及び配線Ｌのデー
タが両方とも論理“ハイ”、配線バーＬのデータが論理
“ロウ”であれば、選択回路３のＭＯＳトランジスタ３
ａ、３ｃ、３ｄがＯＮとなり、ＭＯＳトランジスタ３ｂ
がＯＦＦとなる。その結果、第１ノードＮＯ１の電位が
論理“ロウ”の状態になり、一方、このとき第２ノード
バーＮＯ１の電位は、選択回路５により論理“ハイ”の
状態になる。
【０００５】このような図４の回路では、データのセン
シング速度を向上させるため、センスアンプ２からの出
力データが第１ノードＮＯ１及び第２ノードバーＮＯ１
に伝達される前に、これら第１、第２ノードＮＯ１、バ
ーＮＯ１の電位は、等化トランジスタ１１により等化さ
れるようになっている。この等化トランジスタ１１は、
第１ノードＮＯ１と第２ノードバーＮＯ１との間にチャ
ネルが設けられ、ゲートに印加されるアドレス遷移検出
パルスである等化信号ＰＥＱに応答して、第１ノードＮ
Ｏ１及び第２ノードバーＮＯ１の各電位を等化する。
シング速度を向上させるため、センスアンプ２からの出
力データが第１ノードＮＯ１及び第２ノードバーＮＯ１
に伝達される前に、これら第１、第２ノードＮＯ１、バ
ーＮＯ１の電位は、等化トランジスタ１１により等化さ
れるようになっている。この等化トランジスタ１１は、
第１ノードＮＯ１と第２ノードバーＮＯ１との間にチャ
ネルが設けられ、ゲートに印加されるアドレス遷移検出
パルスである等化信号ＰＥＱに応答して、第１ノードＮ
Ｏ１及び第２ノードバーＮＯ１の各電位を等化する。
【０００６】バッファエネーブル信号ＰＩＯが論理“ロ
ウ”の場合、ＮＡＮＤゲートで構成された第１、第２出
力バッファ１３、１５は、ディスエーブルの状態とされ
て論理“ハイ”を出力し、これが、第１、第２出力バッ
ファ１３、１５の各出力端子に接続されたインバータを
介して第３、第４ノードＮＯ２、バーＮＯ２に伝えられ
る。したがって、第３、第４ノードＮＯ２、バーＮＯ２
の電位は論理“ロウ”になり、出力ステージのＮＭＯＳ
トランジスタ１７、１９（プルアップトランジスタ、プ
ルダウントランジスタ）が両方ともＯＦＦとなって、デ
ータ出力はフローティング状態になる。
ウ”の場合、ＮＡＮＤゲートで構成された第１、第２出
力バッファ１３、１５は、ディスエーブルの状態とされ
て論理“ハイ”を出力し、これが、第１、第２出力バッ
ファ１３、１５の各出力端子に接続されたインバータを
介して第３、第４ノードＮＯ２、バーＮＯ２に伝えられ
る。したがって、第３、第４ノードＮＯ２、バーＮＯ２
の電位は論理“ロウ”になり、出力ステージのＮＭＯＳ
トランジスタ１７、１９（プルアップトランジスタ、プ
ルダウントランジスタ）が両方ともＯＦＦとなって、デ
ータ出力はフローティング状態になる。
【０００７】一方、バッファエネーブル信号ＰＩＯが論
理“ハイ”になると、第１、第２出力バッファ１３、１
５がエネーブルされ、上述のように第１ノードＮＯ１の
電位が論理“ロウ”の状態ならば、第１出力バッファ１
３の出力電位は論理“ハイ”、第２出力バッファ１５の
出力電位は論理“ロウ”になり、したがって、出力ステ
ージのＮＭＯＳトランジスタ１７がＯＦＦ、ＮＭＯＳト
ランジスタ１９がＯＮとなって、論理“ロウ”のデータ
を出力する。このように、第１、第２ノードＮＯ１、バ
ーＮＯ１の電位は、それぞれ第１、第２出力バッファ１
３、１５を通じて第３、第４ノードＮＯ２、バーＮＯ２
に伝達されるようになっている。
理“ハイ”になると、第１、第２出力バッファ１３、１
５がエネーブルされ、上述のように第１ノードＮＯ１の
電位が論理“ロウ”の状態ならば、第１出力バッファ１
３の出力電位は論理“ハイ”、第２出力バッファ１５の
出力電位は論理“ロウ”になり、したがって、出力ステ
ージのＮＭＯＳトランジスタ１７がＯＦＦ、ＮＭＯＳト
ランジスタ１９がＯＮとなって、論理“ロウ”のデータ
を出力する。このように、第１、第２ノードＮＯ１、バ
ーＮＯ１の電位は、それぞれ第１、第２出力バッファ１
３、１５を通じて第３、第４ノードＮＯ２、バーＮＯ２
に伝達されるようになっている。
【０００８】しかしながら、このような回路において
は、第１、第２ノードＮＯ１、バーＮＯ１の等化レベル
が、出力バッファ１３、１５の論理しきい電圧と一致し
ない場合に問題がある。これを、図５Ａ及びＢを参照し
て具体的に説明する。
は、第１、第２ノードＮＯ１、バーＮＯ１の等化レベル
が、出力バッファ１３、１５の論理しきい電圧と一致し
ない場合に問題がある。これを、図５Ａ及びＢを参照し
て具体的に説明する。
【０００９】まず、図５Ａを参照して、等化レベルが、
第１、第２出力バッファ１３、１５の論理しきい電圧
（トリガレベル）より高い場合について説明する。この
ような場合、第１、第２ノードＮＯ１、バーＮＯ１の相
補電位が等化されても、この等化電位は、第１、第２出
力バッファ１３、１５の論理しきい電圧より高いために
論理“ハイ”と認識され得る。このとき、バッファエネ
ーブル信号ＰＩＯが論理“ハイ”になると、ＮＭＯＳト
ランジスタ１７、１９がＯＮとなるに従って一時的に出
力にノイズが発生し、いわゆるグリッチ（glitch）現象
を招くことになってしまう。
第１、第２出力バッファ１３、１５の論理しきい電圧
（トリガレベル）より高い場合について説明する。この
ような場合、第１、第２ノードＮＯ１、バーＮＯ１の相
補電位が等化されても、この等化電位は、第１、第２出
力バッファ１３、１５の論理しきい電圧より高いために
論理“ハイ”と認識され得る。このとき、バッファエネ
ーブル信号ＰＩＯが論理“ハイ”になると、ＮＭＯＳト
ランジスタ１７、１９がＯＮとなるに従って一時的に出
力にノイズが発生し、いわゆるグリッチ（glitch）現象
を招くことになってしまう。
【００１０】逆に、等化レベルが、第１、第２出力バッ
ファ１３、１５の論理しきい電圧より低い場合を、図５
Ｂを参照して説明する。この場合、等化レベルとなった
第１、第２ノードＮＯ１、バーＮＯ１の電位が、センス
アンプ２からの出力データにより電位差を生じるとき
に、第１、第２出力バッファ１３、１５のうちの該当す
る出力バッファが論理“ハイ”を認識する時間が、長引
くことになる。したがって、バッファエネーブル信号Ｐ
ＩＯが論理“ハイ”となった後、第１、第２出力バッフ
ァ１３、１５の正常な動作までの時間が長くなり、半導
体装置の全体的な動作速度低下の原因となる。尚、図５
Ｂにおいて、このような出力遅延時間を“Ｔ”で表して
おり、その値は通常２ｎｓ程度となる。
ファ１３、１５の論理しきい電圧より低い場合を、図５
Ｂを参照して説明する。この場合、等化レベルとなった
第１、第２ノードＮＯ１、バーＮＯ１の電位が、センス
アンプ２からの出力データにより電位差を生じるとき
に、第１、第２出力バッファ１３、１５のうちの該当す
る出力バッファが論理“ハイ”を認識する時間が、長引
くことになる。したがって、バッファエネーブル信号Ｐ
ＩＯが論理“ハイ”となった後、第１、第２出力バッフ
ァ１３、１５の正常な動作までの時間が長くなり、半導
体装置の全体的な動作速度低下の原因となる。尚、図５
Ｂにおいて、このような出力遅延時間を“Ｔ”で表して
おり、その値は通常２ｎｓ程度となる。
【００１１】このような問題を解決するためには、第
１、第２ノードＮＯ１、バーＮＯ１の等化レベルを、第
１、第２出力バッファ１３、１５の論理しきい電圧と一
致させればよいが、この等化レベルと論理しきい電圧と
の一致については、製造工程中の多様な工程条件に依存
するため、従来では、実現することが非常に困難であっ
た。
１、第２ノードＮＯ１、バーＮＯ１の等化レベルを、第
１、第２出力バッファ１３、１５の論理しきい電圧と一
致させればよいが、この等化レベルと論理しきい電圧と
の一致については、製造工程中の多様な工程条件に依存
するため、従来では、実現することが非常に困難であっ
た。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、データ読出動作時に、誤動作を防止でき、より高
速でデータを出力できるようなデータ出力回路を提供す
ることにある。
的は、データ読出動作時に、誤動作を防止でき、より高
速でデータを出力できるようなデータ出力回路を提供す
ることにある。
【００１３】また、本発明の他の目的は、論理しきい電
圧と等化レベルとを簡単に一致させられるようなデータ
出力回路を提供することにある。
圧と等化レベルとを簡単に一致させられるようなデータ
出力回路を提供することにある。
【００１４】さらに、本発明の他の目的は、データ出力
動作時に、グリッチ現象の発生や出力の遅延現象を防止
できるようなデータ出力バッファを提供することにあ
る。
動作時に、グリッチ現象の発生や出力の遅延現象を防止
できるようなデータ出力バッファを提供することにあ
る。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明では、第１データ出力手段と、この第１
データ出力手段の出力信号及び等化信号を入力とする第
２データ出力手段と、を有する半導体メモリ装置につい
て、第１データ出力手段と第２データ出力手段との間に
設けられ、第１データ出力手段の出力端における等化レ
ベルを第２データ出力手段の論理しきい電圧のレベルに
合致させるためのしきい電圧調節手段を備えることを大
きな特徴とする。
るために本発明では、第１データ出力手段と、この第１
データ出力手段の出力信号及び等化信号を入力とする第
２データ出力手段と、を有する半導体メモリ装置につい
て、第１データ出力手段と第２データ出力手段との間に
設けられ、第１データ出力手段の出力端における等化レ
ベルを第２データ出力手段の論理しきい電圧のレベルに
合致させるためのしきい電圧調節手段を備えることを大
きな特徴とする。
【００１６】このようなしきい電圧調節手段は、第２デ
ータ出力手段に論理ゲートが用いられるような場合に
は、それと同じ動作特性を有する論理ゲートを用い、該
論理ゲートに第１データ出力手段の出力端の電位を入力
するようにし、そして、この論理ゲートの出力端と第１
データ出力手段の出力端との間にトランジスタを接続す
るような構成にするとよく、それにより、帰還的制御を
用いて、等化レベルを第２データ出力手段の論理しきい
電圧に強制的に合致させられるようになる。
ータ出力手段に論理ゲートが用いられるような場合に
は、それと同じ動作特性を有する論理ゲートを用い、該
論理ゲートに第１データ出力手段の出力端の電位を入力
するようにし、そして、この論理ゲートの出力端と第１
データ出力手段の出力端との間にトランジスタを接続す
るような構成にするとよく、それにより、帰還的制御を
用いて、等化レベルを第２データ出力手段の論理しきい
電圧に強制的に合致させられるようになる。
【００１７】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１８】まず、図１、図２Ａ及びＢを参照して、本
発明によるデータ出力回路の構成例を具体的に説明す
る。センスアンプ２から出力される相補的出力信号は、
選択回路３、５を介して、第１、第２出力バッファ１
３、１５の各一入力端子と、第１、第２しきい電圧調節
回路２１２５、２３２７とに共通に印加される。
発明によるデータ出力回路の構成例を具体的に説明す
る。センスアンプ２から出力される相補的出力信号は、
選択回路３、５を介して、第１、第２出力バッファ１
３、１５の各一入力端子と、第１、第２しきい電圧調節
回路２１２５、２３２７とに共通に印加される。
【００１９】等化トランジスタ１１は、第１ノードＮＯ
１と第２ノードバーＮＯ１との間にチャネルが設けら
れ、ゲートに等化信号ＰＥＱを受けるＮＭＯＳトランジ
スタで構成される。尚、この例では、等化トランジスタ
１１にＮＭＯＳトランジスタを使用しているが、ＰＭＯ
Ｓトランジスタを用いても実施可能である。その場合に
は、ゲートに、反転させた等化信号バーＰＥＱを印加す
るようにすればよい。
１と第２ノードバーＮＯ１との間にチャネルが設けら
れ、ゲートに等化信号ＰＥＱを受けるＮＭＯＳトランジ
スタで構成される。尚、この例では、等化トランジスタ
１１にＮＭＯＳトランジスタを使用しているが、ＰＭＯ
Ｓトランジスタを用いても実施可能である。その場合に
は、ゲートに、反転させた等化信号バーＰＥＱを印加す
るようにすればよい。
【００２０】第１しきい電圧調節回路２１２５は第１ノ
ードＮＯ１に、第２しきい電圧調節回路２３２７は第２
ノードバーＮＯ１に、それぞれ接続されている。この第
１、第２しきい電圧調節回路２１２５、２３２７は、Ｎ
ＭＯＳトランジスタ２１、２３とＮＡＮＤゲート２５、
２７とでそれぞれ構成される。そして、ＮＡＮＤゲート
２５、２７が、第１、第２出力バッファ１３、１５と同
じ規格で、同一の論理しきい電圧を有するように設計さ
れている。ＮＡＮＤゲート２５は、第１ノードＮＯ１の
電位と電源電圧Ｖｃｃレベルのチップエネーブル信号Ｃ
Ｓとを入力とし、ＮＡＮＤゲート２７は、第２ノードバ
ーＮＯ１の電位とチップエネーブル信号ＣＳとを入力と
する。また、ＮＭＯＳトランジスタ２１、２３は、等化
信号ＰＥＱにより制御されるようになっており、ＮＭＯ
Ｓトランジスタ２１のチャネルは第１ノードＮＯ１とＮ
ＡＮＤゲート２５の出力端子との間に、ＮＭＯＳトラン
ジスタ２３のチャネルは第２ノードバーＮＯ１とＮＡＮ
Ｄゲート２７の出力端子との間に、それぞれ設けられて
いる。
ードＮＯ１に、第２しきい電圧調節回路２３２７は第２
ノードバーＮＯ１に、それぞれ接続されている。この第
１、第２しきい電圧調節回路２１２５、２３２７は、Ｎ
ＭＯＳトランジスタ２１、２３とＮＡＮＤゲート２５、
２７とでそれぞれ構成される。そして、ＮＡＮＤゲート
２５、２７が、第１、第２出力バッファ１３、１５と同
じ規格で、同一の論理しきい電圧を有するように設計さ
れている。ＮＡＮＤゲート２５は、第１ノードＮＯ１の
電位と電源電圧Ｖｃｃレベルのチップエネーブル信号Ｃ
Ｓとを入力とし、ＮＡＮＤゲート２７は、第２ノードバ
ーＮＯ１の電位とチップエネーブル信号ＣＳとを入力と
する。また、ＮＭＯＳトランジスタ２１、２３は、等化
信号ＰＥＱにより制御されるようになっており、ＮＭＯ
Ｓトランジスタ２１のチャネルは第１ノードＮＯ１とＮ
ＡＮＤゲート２５の出力端子との間に、ＮＭＯＳトラン
ジスタ２３のチャネルは第２ノードバーＮＯ１とＮＡＮ
Ｄゲート２７の出力端子との間に、それぞれ設けられて
いる。
【００２１】次に、このような構成に基づいて、その動
作を説明する。
作を説明する。
【００２２】等化信号ＰＥＱが論理“ハイ”になると、
等化トランジスタ１１と、第１、第２しきい電圧調節回
路２１２５、２３２７のＮＭＯＳトランジスタ２１、２
３とが、全部ＯＮとなる。そして、第１ノードＮＯ１の
電位が、第１しきい電圧調節回路２１２５のＮＡＮＤゲ
ート２５の一入力となると共に、第１出力バッファ１３
の一入力となる。同様に、第２ノードバーＮＯ１の電位
が、第２しきい電圧調節回路２３２７のＮＡＮＤゲート
２７と第２出力バッファ１５とに入力される。その際、
等化信号ＰＥＱがエネーブルの状態である場合には、バ
ッファエネーブル信号ＰＩＯがディスエーブルされ、第
１、第２出力バッファ１３、１５は非活性化の状態にあ
る。この状態では、第１ノードＮＯ１及び第２ノードバ
ーＮＯ１の各電位は、同じレベルに等化される。
等化トランジスタ１１と、第１、第２しきい電圧調節回
路２１２５、２３２７のＮＭＯＳトランジスタ２１、２
３とが、全部ＯＮとなる。そして、第１ノードＮＯ１の
電位が、第１しきい電圧調節回路２１２５のＮＡＮＤゲ
ート２５の一入力となると共に、第１出力バッファ１３
の一入力となる。同様に、第２ノードバーＮＯ１の電位
が、第２しきい電圧調節回路２３２７のＮＡＮＤゲート
２７と第２出力バッファ１５とに入力される。その際、
等化信号ＰＥＱがエネーブルの状態である場合には、バ
ッファエネーブル信号ＰＩＯがディスエーブルされ、第
１、第２出力バッファ１３、１５は非活性化の状態にあ
る。この状態では、第１ノードＮＯ１及び第２ノードバ
ーＮＯ１の各電位は、同じレベルに等化される。
【００２３】このとき、チップエネーブル信号ＣＳが論
理“ハイ”になると、ＮＡＮＤゲート２５、２７は活性
化される。そして、ＮＡＮＤゲート２５、２７の出力
が、ＮＭＯＳトランジスタ２１、２３のチャネルを通じ
て、第１、第２ノードＮＯ１、バーＮＯ１に伝達され
る。したがって、図２に示すように、ＮＭＯＳトランジ
スタ２１（２３）による負荷経路ａと、ＮＡＮＤゲート
２５（２７）による負荷経路ｂとの合流点における電位
が、第１ノードＮＯ１（第２ノードバーＮＯ１）の最終
的な電位となる。この動作について、次により具体的に
説明する。
理“ハイ”になると、ＮＡＮＤゲート２５、２７は活性
化される。そして、ＮＡＮＤゲート２５、２７の出力
が、ＮＭＯＳトランジスタ２１、２３のチャネルを通じ
て、第１、第２ノードＮＯ１、バーＮＯ１に伝達され
る。したがって、図２に示すように、ＮＭＯＳトランジ
スタ２１（２３）による負荷経路ａと、ＮＡＮＤゲート
２５（２７）による負荷経路ｂとの合流点における電位
が、第１ノードＮＯ１（第２ノードバーＮＯ１）の最終
的な電位となる。この動作について、次により具体的に
説明する。
【００２４】簡単に言えば、ＮＡＮＤゲート２５、２７
は、論理“ハイ”のチップエネーブル信号ＣＳにより、
第１、第２ノードＮＯ１、バーＮＯ１の電位に応じて出
力の論理状態の変化が可能とされ、それにより、第１、
第２ノードＮＯ１、バーＮＯ１の電位は、第１、第２し
きい電圧調節回路２１２５、２３２７での帰還的制御で
補正される。
は、論理“ハイ”のチップエネーブル信号ＣＳにより、
第１、第２ノードＮＯ１、バーＮＯ１の電位に応じて出
力の論理状態の変化が可能とされ、それにより、第１、
第２ノードＮＯ１、バーＮＯ１の電位は、第１、第２し
きい電圧調節回路２１２５、２３２７での帰還的制御で
補正される。
【００２５】すなわち、第１ノードＮＯ１（第２ノード
バーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）の
論理しきい電圧より低いレベルであるときは、ＮＡＮＤ
ゲート２５（２７）の出力は論理“ハイ”となり、反対
に、論理しきい電圧より高いときには、ＮＡＮＤゲート
２５（２７）の出力は論理“ロウ”となる。つまり、Ｎ
ＡＮＤゲート２５（２７）による負荷経路ｂの電位は、
ＮＡＮＤゲート２５（２７）の論理しきい電圧の周辺で
大幅に変化する。一方、ＮＭＯＳトランジスタ２１（２
３）は、ゲートに等化信号ＰＥＱが印加されているの
で、等化周期中は常にＯＮの状態にあり、負荷経路ａで
は入力に対して出力が線形的に比例する。ところが、Ｎ
ＭＯＳトランジスタ２１（２３）のチャネルは、ＮＡＮ
Ｄゲート２５（２７）の入力と出力との間に設けられて
いるため、ＮＡＮＤゲート２５（２７）の入力が論理し
きい電圧より低く、出力が論理“ハイ”の状態となる場
合には、この論理“ハイ”の出力が、ＮＭＯＳトランジ
スタ２１（２３）のチャネルを経て、ＮＡＮＤゲート２
５（２７）の入力、すなわち第１ノードＮＯ１（第２ノ
ードバーＮＯ１）側へ伝えられることになり、その電位
を上昇させる。この動作は、入力電圧が論理しきい電圧
のレベルになるまで続くことになる。このように入力電
圧が論理しきい電圧まで上昇すると、ＮＡＮＤゲート２
５（２７）の出力は論理“ロウ”となり、そして、ＮＭ
ＯＳトランジスタ２１のチャネルの両端の電位が一致す
るようになるとチャネル両端の電位平衡がなされ、第１
ノードＮＯ１（第２ノードバーＮＯ１）の電位は安定的
になる。
バーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）の
論理しきい電圧より低いレベルであるときは、ＮＡＮＤ
ゲート２５（２７）の出力は論理“ハイ”となり、反対
に、論理しきい電圧より高いときには、ＮＡＮＤゲート
２５（２７）の出力は論理“ロウ”となる。つまり、Ｎ
ＡＮＤゲート２５（２７）による負荷経路ｂの電位は、
ＮＡＮＤゲート２５（２７）の論理しきい電圧の周辺で
大幅に変化する。一方、ＮＭＯＳトランジスタ２１（２
３）は、ゲートに等化信号ＰＥＱが印加されているの
で、等化周期中は常にＯＮの状態にあり、負荷経路ａで
は入力に対して出力が線形的に比例する。ところが、Ｎ
ＭＯＳトランジスタ２１（２３）のチャネルは、ＮＡＮ
Ｄゲート２５（２７）の入力と出力との間に設けられて
いるため、ＮＡＮＤゲート２５（２７）の入力が論理し
きい電圧より低く、出力が論理“ハイ”の状態となる場
合には、この論理“ハイ”の出力が、ＮＭＯＳトランジ
スタ２１（２３）のチャネルを経て、ＮＡＮＤゲート２
５（２７）の入力、すなわち第１ノードＮＯ１（第２ノ
ードバーＮＯ１）側へ伝えられることになり、その電位
を上昇させる。この動作は、入力電圧が論理しきい電圧
のレベルになるまで続くことになる。このように入力電
圧が論理しきい電圧まで上昇すると、ＮＡＮＤゲート２
５（２７）の出力は論理“ロウ”となり、そして、ＮＭ
ＯＳトランジスタ２１のチャネルの両端の電位が一致す
るようになるとチャネル両端の電位平衡がなされ、第１
ノードＮＯ１（第２ノードバーＮＯ１）の電位は安定的
になる。
【００２６】この反対に、第１ノードＮＯ１（第２ノー
ドバーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）
の論理しきい電圧より高いレベルであるときも、同様の
帰還的制御により調節されることは、容易に理解できる
であろう。
ドバーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）
の論理しきい電圧より高いレベルであるときも、同様の
帰還的制御により調節されることは、容易に理解できる
であろう。
【００２７】上記の説明から分かるように、第１、第２
ノードＮＯ１、バーＮＯ１の等化電位は、ＮＡＮＤゲー
ト２５、２７の論理しきい電圧のレベルに等しく設定さ
れるようになっている。すなわち、図２Ｂに示す特性曲
線Ｃａ、Ｃｂのように、負荷経路ａ及び負荷経路ｂの各
電位は、交点Ｘ、つまりＮＡＮＤゲート２５、２７の論
理しきい電圧Ｖｔｈで交差し、この交点Ｘにおける電位
が、第１、第２ノードＮＯ１、バーＮＯ１の等化レベル
になる。
ノードＮＯ１、バーＮＯ１の等化電位は、ＮＡＮＤゲー
ト２５、２７の論理しきい電圧のレベルに等しく設定さ
れるようになっている。すなわち、図２Ｂに示す特性曲
線Ｃａ、Ｃｂのように、負荷経路ａ及び負荷経路ｂの各
電位は、交点Ｘ、つまりＮＡＮＤゲート２５、２７の論
理しきい電圧Ｖｔｈで交差し、この交点Ｘにおける電位
が、第１、第２ノードＮＯ１、バーＮＯ１の等化レベル
になる。
【００２８】上述したように、ＮＡＮＤゲート２５、２
７と第１、第２出力バッファ１３、１５とは、その構成
及び動作特性が同じなので、第１、第２出力バッファ１
３、１５の論理しきい電圧と、ＮＡＮＤゲート２５、２
７の論理しきい電圧とは一致している。したがって、上
記のようにして等化レベルが設定された後、等化信号Ｐ
ＥＱ及びチップエネーブル信号ＣＳがディスエーブルさ
れ、バッファエネーブル信号ＰＩＯがエネーブルされる
とき、第１、第２ノードＮＯ１、バーＮＯ１の電位は、
第１、第２出力バッファ１３、１５の論理しきい電圧の
レベルに維持されている。そのため、センスアンプ２か
ら出力されたデータが、第１ノードＮＯ１及び第２ノー
ドバーＮＯ１に伝達されると、第１、第２出力バッファ
１３、１５の論理しきい電圧と、第１、第２ノードＮＯ
１、バーＮＯ１の等化レベルとが一致しているので、問
題なく、第１、第２ノードＮＯ１、バーＮＯ１の電位が
プルアップトランジスタ１７及びプルダウントランジス
タ１９に伝達され、データが出力される。
７と第１、第２出力バッファ１３、１５とは、その構成
及び動作特性が同じなので、第１、第２出力バッファ１
３、１５の論理しきい電圧と、ＮＡＮＤゲート２５、２
７の論理しきい電圧とは一致している。したがって、上
記のようにして等化レベルが設定された後、等化信号Ｐ
ＥＱ及びチップエネーブル信号ＣＳがディスエーブルさ
れ、バッファエネーブル信号ＰＩＯがエネーブルされる
とき、第１、第２ノードＮＯ１、バーＮＯ１の電位は、
第１、第２出力バッファ１３、１５の論理しきい電圧の
レベルに維持されている。そのため、センスアンプ２か
ら出力されたデータが、第１ノードＮＯ１及び第２ノー
ドバーＮＯ１に伝達されると、第１、第２出力バッファ
１３、１５の論理しきい電圧と、第１、第２ノードＮＯ
１、バーＮＯ１の等化レベルとが一致しているので、問
題なく、第１、第２ノードＮＯ１、バーＮＯ１の電位が
プルアップトランジスタ１７及びプルダウントランジス
タ１９に伝達され、データが出力される。
【００２９】以上のように、等化レベルと出力バッファ
の論理しきい電圧とを合致させられるため、従来の回路
で問題だったグリッチ現象やデータ論理状態の認識時間
の遅れを防止することが可能になる。この関係について
容易に理解できるように、本実施例の回路における要部
の電位状態を図３に示しておく。
の論理しきい電圧とを合致させられるため、従来の回路
で問題だったグリッチ現象やデータ論理状態の認識時間
の遅れを防止することが可能になる。この関係について
容易に理解できるように、本実施例の回路における要部
の電位状態を図３に示しておく。
【００３０】上述の実施例においては、しきい電圧調節
回路を、ＮＭＯＳトランジスタ及びＮＡＮＤゲートを使
用して実現しているが、第１、第２出力バッファ１３、
１５の論理しきい電圧と同じ論理しきい電圧を得ること
が可能であれば、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲ
ート、インバータ等を使用することもできる。例えば、
しきい電圧調節回路２１２５、２３２７のＮＡＮＤゲー
ト２５、２７の代わりにＡＮＤゲートを使用する場合に
は、適当な箇所にインバータを設け、チップエネーブル
信号ＳＣは電源電圧レベルの信号として使用し、一方、
ＮＯＲゲートやＯＲゲートを使用する場合には、反転さ
せてチップエネーブル信号バーＳＣとし、接地電圧レベ
ルの信号として使用すれば可能である（ＯＲゲートの場
合には適当な箇所にインバータを設けるようにする）。
回路を、ＮＭＯＳトランジスタ及びＮＡＮＤゲートを使
用して実現しているが、第１、第２出力バッファ１３、
１５の論理しきい電圧と同じ論理しきい電圧を得ること
が可能であれば、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲ
ート、インバータ等を使用することもできる。例えば、
しきい電圧調節回路２１２５、２３２７のＮＡＮＤゲー
ト２５、２７の代わりにＡＮＤゲートを使用する場合に
は、適当な箇所にインバータを設け、チップエネーブル
信号ＳＣは電源電圧レベルの信号として使用し、一方、
ＮＯＲゲートやＯＲゲートを使用する場合には、反転さ
せてチップエネーブル信号バーＳＣとし、接地電圧レベ
ルの信号として使用すれば可能である（ＯＲゲートの場
合には適当な箇所にインバータを設けるようにする）。
【００３１】また、図２Ａに示すように、ＮＡＮＤゲー
トと並列にＮＭＯＳトランジスタを接続するようにして
いるが、このＮＭＯＳトランジスタを、等化時にＯＮと
なるようにしたＰＭＯＳトランジスタやＣＭＯＳ回路に
することも可能である。
トと並列にＮＭＯＳトランジスタを接続するようにして
いるが、このＮＭＯＳトランジスタを、等化時にＯＮと
なるようにしたＰＭＯＳトランジスタやＣＭＯＳ回路に
することも可能である。
【００３２】あるいは、上述の実施例においては、しき
い電圧調節回路を第１、第２出力バッファ１３、１５と
センスアンプとの間に配置しているが、本発明はこれに
限られるわけではなく、等化信号を入力として予めデー
タ線を等化するような回路であれば、その入力ステージ
に適用可能で、例えば、センスアンプとセンスアンプと
の間や、センスアンプとマルチプレクサとの間にも適用
できる。
い電圧調節回路を第１、第２出力バッファ１３、１５と
センスアンプとの間に配置しているが、本発明はこれに
限られるわけではなく、等化信号を入力として予めデー
タ線を等化するような回路であれば、その入力ステージ
に適用可能で、例えば、センスアンプとセンスアンプと
の間や、センスアンプとマルチプレクサとの間にも適用
できる。
【００３３】
【発明の効果】以上述べてきたように本発明によれば、
等化レベルが工程条件により変わってしまうような場合
でも、その等化レベルを、工程条件によることなく、出
力バッファの論理しきい電圧のレベルに強制的に合致さ
せられるので、データ出力動作を高速化でき、また、デ
ータ出力回路の誤動作を防止することができる。
等化レベルが工程条件により変わってしまうような場合
でも、その等化レベルを、工程条件によることなく、出
力バッファの論理しきい電圧のレベルに強制的に合致さ
せられるので、データ出力動作を高速化でき、また、デ
ータ出力回路の誤動作を防止することができる。
【図１】本発明に係るデータ出力回路の構成例を示す回
路図。
路図。
【図２】Ａは、本発明によるしきい電圧調節回路の構成
を示す回路図、Ｂは、そのしきい電圧調節回路の入出力
の特性を示すグラフ。
を示す回路図、Ｂは、そのしきい電圧調節回路の入出力
の特性を示すグラフ。
【図３】図１に示すデータ出力回路の動作タイミングを
示す波形図。
示す波形図。
【図４】データ出力回路の従来例を示す回路図。
【図５】Ａは、従来のデータ出力回路において、等化レ
ベルが出力バッファの論理しきい電圧より高い場合、Ｂ
は、等化レベルが出力バッファの論理しきい電圧より低
い場合の動作タイミングをそれぞれ示す波形図。
ベルが出力バッファの論理しきい電圧より高い場合、Ｂ
は、等化レベルが出力バッファの論理しきい電圧より低
い場合の動作タイミングをそれぞれ示す波形図。
１ メモリセル ２ センスアンプ（第１データ出力手段） １３、１５ 出力バッファ（第２データ出力手段） ２１、２３ ＭＯＳトランジスタ ２５、２７ ＮＡＮＤゲート ２１２５、２３２７ しきい電圧調節回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/0175 7436−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｆ
Claims (10)
- 【請求項１】 第１データ出力手段と、この第１データ
出力手段の出力信号及び等化信号を入力とする第２デー
タ出力手段と、を有する半導体メモリ装置において、 第１データ出力手段と第２データ出力手段との間に設け
られ、第１データ出力手段の出力端における等化レベル
を第２データ出力手段の論理しきい電圧のレベルに合致
させるためのしきい電圧調節手段を備えていることを特
徴とする半導体メモリ装置。 - 【請求項２】 第１及び第２データ出力手段が、それぞ
れ増幅器及びマルチプレクサである請求項１記載の半導
体メモリ装置。 - 【請求項３】 しきい電圧調節手段は、第１データ出力
手段の出力端における等化時の電位を、帰還的制御を用
いて強制的に第２データ出力手段の論理しきい電圧と一
致させるようになっている請求項１又は請求項２記載の
半導体メモリ装置。 - 【請求項４】 しきい電圧調節手段は、ＭＯＳトランジ
スタと、第２データ出力手段と同じ動作特性を有する論
理ゲートとを備えてなり、第１データ出力手段の出力端
が、前記論理ゲートの入力端と第２データ出力手段の入
力端とに共通に接続されると共に、前記ＭＯＳトランジ
スタのチャネルが、第１データ出力手段の出力端と前記
論理ゲートの出力端との間に設けられている請求項３記
載の半導体メモリ装置。 - 【請求項５】 論理ゲートが、電源電圧レベルのチップ
エネーブル信号を一方の入力端に受けることで出力の論
理状態の変化が可能となるＮＡＮＤゲート又はＡＮＤゲ
ートであり、ＭＯＳトランジスタが、ゲートに等化信号
を受けるＮＭＯＳトランジスタである請求項４記載の半
導体メモリ装置。 - 【請求項６】 論理ゲートが、接地電圧レベルのチップ
エネーブル信号を一方の入力端に受けることで出力の論
理状態の変化が可能となるＮＯＲゲート又はＯＲゲート
であり、ＭＯＳトランジスタが、ゲートに反転された等
化信号を受けるＰＭＯＳトランジスタである請求項４記
載の半導体メモリ装置。 - 【請求項７】 センスアンプからの出力に基づく相補デ
ータを受ける第１及び第２ノードと、第１ノードと第２
ノードとの間に設けられ、等化信号によりスイッチング
動作して第１及び第２ノードの電位を等化させる等化ト
ランジスタと、第１ノードに一方の入力端が接続され、
バッファエネーブル信号を他方の入力端に受ける第１出
力バッファと、第２ノードに一方の入力端が接続され、
バッファエネーブル信号を他方の入力端に受ける第２出
力バッファと、を有する半導体メモリ装置のデータ出力
回路において、 所定の制御信号により出力の論理状態の変化が可能とさ
れ、第１、第２ノードの電位を入力とする論理ゲート
と、等化信号をゲートに受け、チャネルが第１、第２ノ
ードと前記論理ゲートの出力端との間に設けられたトラ
ンジスタと、を用いて構成されたしきい電圧調節手段を
備え、 このしきい電圧調節手段での帰還的制御により、第１及
び第２ノードの等化レベルが第１及び第２出力バッファ
の論理しきい電圧と合致させられるようになっているこ
とを特徴とするデータ出力回路。 - 【請求項８】 しきい電圧調節手段の論理ゲートが、第
１及び第２出力バッファと同じ論理しきい電圧を有する
ようにされている請求項７記載のデータ出力回路。 - 【請求項９】 しきい電圧調節手段の論理ゲートが、電
源電圧レベルの制御信号により出力の論理状態の変化が
可能となるＮＡＮＤゲート又はＡＮＤゲートであり、し
きい電圧調節手段のトランジスタが、ゲートに等化信号
を受けるＮＭＯＳトランジスタである請求項８記載のデ
ータ出力回路。 - 【請求項１０】 しきい電圧調節手段の論理ゲートが、
接地電圧レベルの制御信号により出力の論理状態の変化
が可能となるＮＯＲゲート又はＯＲゲートであり、しき
い電圧調節手段のトランジスタが、ゲートに反転された
等化信号を受けるＰＭＯＳトランジスタである請求項８
記載のデータ出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020208A KR950010567B1 (ko) | 1992-10-30 | 1992-10-30 | 반도체장치의 출력단회로 |
| KR1992P20208 | 1992-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06208793A true JPH06208793A (ja) | 1994-07-26 |
| JP3805802B2 JP3805802B2 (ja) | 2006-08-09 |
Family
ID=19342136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27143393A Expired - Lifetime JP3805802B2 (ja) | 1992-10-30 | 1993-10-29 | 半導体メモリ装置のデータ出力回路 |
Country Status (3)
| Country | Link |
|---|---|
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| KR (1) | KR950010567B1 (ja) |
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| JPH07220478A (ja) * | 1994-01-26 | 1995-08-18 | Fujitsu Ltd | データ出力回路及び半導体記憶装置 |
| JPH087573A (ja) * | 1994-06-14 | 1996-01-12 | Mitsubishi Electric Corp | 半導体記憶装置と、そのデータの読出および書込方法 |
| KR100223747B1 (ko) * | 1995-12-28 | 1999-10-15 | 김영환 | 고속 저잡음 출력 버퍼 |
| JPH09190692A (ja) * | 1996-01-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100207497B1 (ko) * | 1996-08-30 | 1999-07-15 | 윤종용 | 반도체장치의 신호 발생회로 |
| JP3716080B2 (ja) * | 1997-08-28 | 2005-11-16 | エルピーダメモリ株式会社 | 半導体記憶装置の出力回路 |
| JP3350411B2 (ja) * | 1997-09-24 | 2002-11-25 | 沖電気工業株式会社 | 半導体記憶装置の出力回路 |
| US7289374B2 (en) * | 2004-07-01 | 2007-10-30 | Infineon Technologies Ag | Circuit and method for adjusting threshold drift over temperature in a CMOS receiver |
| US7751218B2 (en) * | 2006-07-14 | 2010-07-06 | International Business Machines Corporation | Self-referenced match-line sense amplifier for content addressable memories |
| US7724559B2 (en) * | 2006-07-14 | 2010-05-25 | International Business Machines Corporation | Self-referenced match-line sense amplifier for content addressable memories |
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|---|---|---|---|---|
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| JPH04297119A (ja) * | 1990-09-28 | 1992-10-21 | Toshiba Corp | 半導体集積回路 |
-
1992
- 1992-10-30 KR KR1019920020208A patent/KR950010567B1/ko not_active IP Right Cessation
-
1993
- 1993-10-29 JP JP27143393A patent/JP3805802B2/ja not_active Expired - Lifetime
- 1993-11-01 US US08/143,895 patent/US5384736A/en not_active Expired - Lifetime
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|---|---|
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