DE3908723C2

DE3908723C2 -

Info

Publication number: DE3908723C2
Application number: DE3908723A
Authority: DE
Inventors: Tetsuichiro Itami Hyogo Jp Ichiguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-06
Filing date: 1989-03-16
Publication date: 1993-07-15
Also published as: DE3908723A1; US4916671A; JPH0271493A

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung der im Patentanspruch 1 angegebenen Art, sowie ein Verfahren zu ihrem Betrieb.

Eine Halbleiterspeichereinrichtung der oben beschriebenen Art ist aus US 46 27 033 bekannt. Dort wird eine Halbleiterspeichereinrichtung beschrieben, die eine Mehrzahl von Speicherzellen zum Speichern von Datensignalen aufweist, wobei die Speicherzellen in Speicheranordnungsgebiete untergliedert sind. Die Speicheranordnungsgebiete sind jeweils mit einer Verstärkungseinrichtung versehen, die ein in einer Speicherzelle eines Speicheranordnungsgebiets gespeichertes Datensignal verstärken soll.

Ferner ist aus EP 01 75 880 A2 eine Halbleiterspeichereinrichtung bekannt, bei der eine Mehrzahl von Verstärkungseinrichtungen, die jeweils einer Mehrzahl von Speicherelementen zugeordnet sind, sequentiell in der Reihenfolge ihrer physischen Anordnung aktiviert werden.

Im folgenden wird anhand von Fig. 5 eine schematische Darstellung einer dynamischen Direktzugriffsspeichereinrichtung, auf die die vorliegende Erfindung insbesondere anwendbar ist, erläutert.

Fig. 5 ist ein Blockschaltbild, das ein Beispiel für einen dynamischen Direktzugriffsspeicher (dynamic random access memory, DRAM) zeigt. Gemäß Fig. 5 weist der DRAM eine Speicheranordnung 58 mit Speicherzellen zum Speichern eines Datensignals, einen Adressenpuffer 54, der ein Adressiersignal zum Auswählen einer Speicherzelle empfängt, einen Zeilendecodierer 55 und einen Spaltendecodierer 56, die das Adressiersignal decodieren, und einen Leseverstärker 63, der mit der Speicheranordnung 58 verbunden ist und ein in der Speicherzelle gespeichertes Signal ausliest und verstärkt, auf. Ein Eingangspuffer 59 zum Eingeben des Datensignals und ein Ausgangspuffer zum Ausgeben des Datensignals sind über ein Eingangs-/Ausgangs- Gatter 57 mit der Speicheranordnung 58 verbunden.

Der Adressenpuffer 54 ist so verbunden, daß er externe Adressiersignale ext. A₀ bis ext. A₉ oder interne Adressiersignale Q₀ bis Q₈, die von einer Auffrischsteuerschaltung 52 erzeugt werden, empfängt. Die Auffrischsteuerschaltung 52 treibt einen Auffrischzähler 53 in Abhängigkeit von der Taktung der an einen Taktgenerator 51 angelegten - und - Signale.

Fig. 6A ist ein Schaltbild, das eine periphere Schaltung der Speicheranordnung 58 des in Fig. 5 gezeigten DRAM darstellt. Fig. 6B ist ein Impulszeitdiagramm zum Beschreiben des Betriebs der Schaltung. Diese Figuren sind zum Beispiel auf den Seiten 252 und 253 in einem Tagungsband technischer Beiträge der International Solid State Circuit Conference von 1985 enthalten.

Gemäß Fig. 6A ist eine Speicherzelle M mit einer Bitleitung BL_j und einer Wortleitung WL_i verbunden. Die Speicherzelle M weist einen Kondensator Cs zum Speichern eines Datensignals und einen NMOS-Transistor Qs zum Schalten auf. Ein Leseverstärker 63 weist einen CMOS-Flip-Flop auf, der zwischen den Bitleitungen BL_j und verbunden ist. Dieser CMOS-Flip- Flop weist einen P-Kanal-Leseverstärker mit PMOS-Transistoren Q₃ und Q₄ und einen N-Kanal-Leseverstärker mit NMOS-Transistoren Q₁ und Q₂ auf. Der CMOS-Flip-Flop ist über einen PMOS- Transistor Q₁₁ und einen NMOS-Transistor Q₁₂ mit der Stromversorgung Vcc bzw. der Masse Vss verbunden. Die Transistoren Q₁₁ und Q₁₂ sind mit ihren Gates so verbunden, daß sie Lesetriggersignale bzw. S₀ empfangen. Eine Ausgleichsschaltung 61 weist einen NMOS-Transistor Q₅, der zwischen den Bitleitungen BL_j und verbunden ist und NMOS-Transistoren Q₆ und Q₇, die in Reihe verbunden sind, auf. Die Gates dieser Transistoren sind so verbunden, daß sie in Ausgleichssignal EQ empfangen.

Eine Bitleitungsvorladespannungserzeugungsschaltung 62 (die Bitleitungsvorladespannung wird im folgenden mit V_BL bezeichnet) ist über einen NMOS-Transistor Q₁₀ mit dem Verbindungspunkt der Transistoren Q₆ und Q₇ verbunden. Ein Eingangs-/ Ausgangs-Gatter 57 weist einen zwischen der Bitleitung BL_j und einer Eingangs-/Ausgangs-Leitung I/O verbundenen NMOS- Transistor Q₈ und einen zwischen der Bitleitung und einer -Leitung verbundenen NMOS-Transistor Q₉ auf. Die Transistoren Q₈ und Q₉ sind mit ihren Gates so verbunden, daß sie ein Signal Yj von einem Spaltendecodierer empfangen können. Die Signalerzeugungsschaltung 69 ist zum Erzeugen von Steuersignalen PR, EQ, S₀ und zum Steuern dieser Schaltungen vorgesehen.

Nun werden anhand der Fig. 6A und 6B der Lesebetrieb und der Auffrischbetrieb des DRAM beschrieben.

Zunächst werden das Ausgleichssignal EQ und das Vorladesignal PR von der Signalerzeugungsschaltung 69 erzeugt. Die Transistoren Q₁₀, Q₅, Q₆ und Q₇ werden als Antwort auf diese Signale leitend, und das Bitleitungspaar aus BL_j und wird ausgeglichen und auf V_BL gebracht (im allgemeinen auf eine Spannung Vcc/2). Nach Abfall eines -Signals wechseln das EQ-Signal und das PR-Signal auf Niedrigpegel. Dann geht ein Wortleitungssignal WL_i auf Hochpegel, und ein Schalttransistor Qs der Speicherzelle M wird leitend. Eine Spannung der Bitleitung BL_j ändert sich geringfügig, wenn ein Signal von der Speicherzelle M angelegt wird, wodurch ein geringer Spannungsunterschied zwischen der Bitleitung und der Bitleitung BL_j erzeugt wird.

Weiterhin ändern sich zu diesem Zeitpunkt die Signale S₀ und , und der Leseverstärker wird angesteuert. Dann wird der zwischen den Bitleitungen erzeugte geringe Spannungsunterschied durch den Leseverstärker 63 verstärkt. Dann wird das verstärkte Datensignal durch Anlegen eines Hochpegelsignals Yj über die Transistoren Q₈ und Q₉ an das I/O-Leitungspaar angelegt.

Beim Auffrischbetrieb wird das verstärkte Datensignal nicht an das I/O-Leitungspaar angelegt, sondern es wird nur an den Kondensator Cs der Speicherzelle wieder angelegt.

Fig. 7 ist eine schematische Darstellung, die die entsprechenden Beziehungen zwischen den Gebieten der Speicheranordnung 58 und dem Leseverstärker 63, wie sie in Fig. 5 gezeigt sind, und dem Adressiersignal zeigt. Wie aus Fig. 7 zu ersehen ist, entsprechen die Gebiete mit der Speicheranordnung 58 und dem Leseverstärker 63 den Zeilenadressiersignalen RA₈ und den Spaltenadressiersignalen CA₈ und können in vier Gebiete I bis IV unterteilt werden. So weist zum Beispiel das Adressiersignal zum Bezeichnen einer bestimmten Speicherzelle im Gebiet IV das Zeilenadressiersignal RA₈ "1" und das Spaltenadressiersignal CA₈ "1" auf.

Fig. 8 ist ein Schaltbild, das teilweise die Gebiete III und IV, die in Fig. 7 dargestellt sind, zeigt. Im Gebiet III sind Speicherzellen MA₁ bis MA_n und Leseverstärker SA₁ bis SA_n vorgesehen, die mit einem Bitleitungspaar BL und sind. In gleicher Weise sind im Gebiet IV Speicherzellen MA₁ bis MA_n und Leseverstärker SB₁ bis SB_n vorgesehen. Eine Aktivierungsleitung SN ist über den Transistor Q₁₂ mit der Masse Vss verbunden, und die Aktivierungsleitung SP ist über den Transistor Q₁₁ mit der Stromversorgung Vcc verbunden. Jede der Speicherzellen und jeder der Leseverstärker hat den gleichen Schaltungsaufbau wie der in Fig. 6A gezeigte.

Ein Beispiel einer Halbleiterspeichereinrichtung, das für die vorliegende Erfindung von besonderem Interesse ist, ist in der japanischen Veröffentlichung Japanese Patent Laying- Open Gazette Nr. 68 797/1986 dargestellt. Bei dieser Halbleiterspeichereinrichtung wird die Fähigkeit zum Ansteuern eines Leseverstärkers in Abhängigkeit eines Spaltenadressiersignals verändert.

Ein weiteres Beispiel einer Halbleiterspeichereinrichtung, das für die vorliegende Erfindung von besonderem Interesse ist, ist in der japanischen Veröffentlichung Japanese Patent Laying-Open Gazette Nr. 20 297/1986 dargestellt. Dort wird ein Beispiel einer Schaltung offenbart, das eine Mehrzahl von Leseverstärkern mit Signalen unterschiedlicher Zeitfolge ansteuert. Diese Leseverstärker werden angesteuert, ohne auf das Adressiersignal zu antworten.

Ein weiteres Beispiel einer Halbleiterspeichereinrichtung, das für die vorliegende Erfindung von besonderem Interesse ist, ist in der im Oktober 1987 veröffentlichten Zeitschrift IEEE Journal of Solid State Circuits (Band SC-22, Nr. 5) dargestellt. Bei diesem Beispiel wird die Fähigkeit zum Antreiben eines Lesevertärkers in Abhängigkeit von Signalen mit unterschiedlichen Zeitfolgen erhöht.

Schließlich ist ein Beispiel einer Halbleiterspeichereinrichtung, das für die vorliegende Erfindung von besonderem Interesse ist, in der japanischen Veröffentlichung Japanese Patent Laying-Open Gazette Nr. 2 23 994/1984 dargestellt. Bei diesem Beispiel wird eine zeitliche Steuerung des Ausgleichs eines Bitleitungspaares gezeigt.

Fig. 9 ist ein Impulszeitdiagramm, das die Veränderungen aller Signale, wenn der in Fig. 8 gezeigte Leseverstärker aktiviert wird, darstellt. Gemäß den Fig. 8 und 9 werden zum Beispiel, wenn das Datensignal der Speicherzelle MB₁ in dem Gebiet IV beim Lesebetrieb ausgelesen wird, alle Leseverstärker SA₁ bis SA_n und SB₁ bis SB_n in den Gebieten III und IV aktiviert. Genauer gesagt werden, wie oben beschrieben ist, die Transistoren Q₁₂ und Q₁₁ als Antwort auf die Lesetriggersignale S₀ und leitend. Ein auf dem Bitleitungspaar aus BL und in den Gebieten III und IV erzeugter geringer Spannungsunterschied wird durch die Aktivierung dieser Leseverstärker verstärkt. Da alle Leseverstärker in den Gebieten III und IV zum gleichen Zeitpunkt aktiviert werden, steigt ein von den Leseverstärkern aufgenommener Strom I_s schnell an und weist einen Spitzenwert I_a auf. Der schnelle Anstieg dieser Stromaufnahme verursacht einen Abfall der Versorgungsspannung, und dieser Abfall der Versorgungsspannung verursacht wiederum, daß die Empfindlichkeit der Leseverstärker verschlechtert wird.

Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung zu schaffen, bei der ein Spitzenwert eines Stromes zum Aktivieren eines Leseverstärkers reduziert ist. Insbesondere soll eine Halbleiterspeichereinrichtung geschaffen werden, bei der ein durch den schnellen Anstieg der Stromaufnahme verursachter Spannungsabfall bei der Versorgungsspannung vermieden werden kann, womit eine durch den schnellen Anstieg der Stromaufnahme verursachte Verschlechterung der Empfindlichkeit eines Leseverstärkers vermieden wird.

Die vorstehende Aufgabe wird durch den Gegenstand des Anspruchs 1 gelöst. Das zugehörige Verfahren wird durch Anspruch 8 beschrieben.

Beim Betrieb wird zunächst als Antwort auf das Adressiersignal das Datensignal im ersten Speicheranordnungsgebiet verstärkt, und dann wird das Datensignal im zweiten Speicheranordnungsgebiet verstärkt. Da der Verstärkungsvorgang auf diese Weise sequentiell erfolgt, kann ein Spitzenwert der Stromaufnahme bei der Verstärkung reduziert werden.

Da die Datensignale aus dem ersten und aus dem zweiten Speicheranordnungsgebiet zu unterschiedlichen Zeiten verstärkt werden, kann der Spitzenwert eines durch die Verstärkung aufgenommenen Stromes reduziert werden.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockschaltbild, das ein DRAM in einer erfindungsgemäßen Ausführungsform darstellt,

Fig. 2 ein Schaltbild, das ein Beispiel einer in Fig. 1 dargestellten Aktivierungssignalerzeugungsschaltung darstellt,

Fig. 3A und 3B Blockschaltbilder, die getrennt aktivierte Gebiete einer Speicheranordnung und Leseverstärker, wie sie in Fig. 1 gezeigt sind, darstellt,

Fig. 4 ein Impulszeitdiagramm zum Beschreiben des Betriebes des in Fig. 1 gezeigten DRAM,

Fig. 5 ein Blockschaltbild eines DRAM,

Fig. 6A ein Schaltbild, das eine mit einem Bitleitungspaar verbundene Schaltung darstellt,

Fig. 6B ein Impulszeitdiagramm zum Beschreiben des Betriebes der in Fig. 6A gezeigten Schaltung,

Fig. 7 eine schematische Darstellung von vier Gebieten in einer Speicheranordnung und eines Leseverstärkers, wie sie in Fig. 5 dargestellt sind,

Fig. 8 ein Schaltbild, das einen Abschnitt der in Fig. 7 gezeigten Gebiete III und IV darstellt, und

Fig. 9 ein Impulszeitdiagramm zum Beschreiben des Betriebs der in Fig. 8 gezeigten Schaltung.

Fig. 1 ist ein Blockschaltbild eines DRAM in einer erfindungsgemäßen Ausführungsform. Gemäß Fig. 1 unterscheidet sich der DRAM von dem in Fig. 5 gezeigten insofern, als eine Aktivierungssignalerzeugungsschaltung 64 vorgesehen ist, die so verbunden ist, daß sie ein Zeilenadressiersignal RA₈ und ein Spaltenadressiersignal CA₈ von einem Adressenpuffer 54 empfängt. Ein Leseverstärker 63 ist so verbunden, daß er Ausgangssignale Φ_a bis Φ_d von der Aktivierungssignalerzeugungsschaltung 64 empfängt.

Fig. 2 ist ein Schaltbild, das ein Beispiel für eine in Fig. 1 gezeigte Aktivierungssignalerzeugungsschaltung 64 darstellt. Gemäß Fig. 2 weist die Aktivierungssignalerzeugungsschaltung 64 vier NICHTODER-Gatter 11 bis 14 und Inverter 21 bis 24, von denen jeder mit dem Ausgang eines entsprechenden der NICHTODER-Gatter 11 bis 14 verbunden ist, auf. Das NICHTODER-Gatter 11 ist mit einem Eingang so verbunden, daß es ein Spaltenadressiersignal empfängt, und der andere Eingang ist so verbunden, daß er ein Zeilenadressiersignal empfängt. In gleicher Weise sind die NICHTODER- Gatter 12 bis 14 so verbunden, daß sie in dargestellter Weise die Signale CA₈ und RA₈, und bzw. CA₈ und empfangen. Die Ausgangssignale Φ_a bis Φ_d zum Aktivieren eines Leseverstärkers werden über die jeweiligen Inverter 21 bis 24 ausgegeben. Diese Ausgangssignale Φ_a bis Φ_d werden an den in Fig. 1 gezeigten Leseverstärker 63 angelegt.

Die Fig. 3A und 3B sind Schaltbilder, die die Gebiete I bis IV der Speicheranordnung 58 und den in Fig. 1 gezeigten Leseverstärker 63 darstellen. Gemäß Fig. 3B unterscheidet sich zum Beispiel die Schaltung von der in Fig. 8 gezeigten Schaltung dadurch, daß die Leseverstärker SA₁ bis SA_n im Gebiet III und die Leseverstärker SB₁ bis SB_n im Gebiet IV mit der jeweiligen Aktivierungsleitung SP₁ bzw. SP₂ verbunden sind. Die Aktivierungsleitung SP₁ ist über parallelverbundene PMOS-Transistoren Q₁₃ und Q₁₄ mit der Spannungsversorgung Vcc verbunden. Die Aktivierungsleitung SP₂ ist über parallelverbundene PMOS-Transistoren Q₁₅ und Q₁₆ mit der Spannungsversorgung Vcc verbunden. Das Gate des Transistors Q₁₃ ist so verbunden, daß es ein Ausgangssignal Φ_d von der Aktivierungssignalerzeugungsschaltung 64 empfängt, und das Gate des Transistors Q₁₅ ist so verbunden, daß es ein Ausgangssignal Φ_c empfängt. Die Gates der Transistoren Q₁₄ und Q₁₆ sind so verbunden, daß sie ein Lesetriggersignal empfangen.

Die Gebiete I und II haben den gleichen Schaltungsaufbau wie die Gebiete III und IV, die in Fig. 3B gezeigt sind, und sind so verbunden, daß sie von der Schaltung 64 (der Sequentiellaktivierungseinrichtung) Ausgangssignale Φ_b und F_a empfangen.

Fig. 4 ist ein Impulszeitdiagramm, das die Veränderungen der Steuersignale zum Betreiben des in Fig. 1 gezeigten DRAM darstellt. Nun wird anhand von Fig. 4 als ein Beisiel ein Fall beschrieben, bei dem das in einer Speicherzelle MB₁ des in Fig. 3B gezeigten Gebietes IV gespeicherte Datensignal ausgelesen wird.

Zunächst steigt ein Signal RADE zum Annehmen eines Zeilenadressiersignals RA₈ als Antwort auf den Abfall eines - Signals an. Das Zeilenadressiersignal RA₈ wird als Antwort auf das Signal RADE angenommen. Ein Wortleitungstreibersignal WD steigt als Antwort auf das Ausgeben des Signals RA₈ an. Lesetriggersignale S₀ und zum Aktivieren des Leseverstärkers werden als Antwort auf den Anstieg des Signals WD ausgegeben.

Weiterhin steigt ein Signal CADE zum Annehmen eines Spaltenadressiersignals CA₈ als Antwort auf den Anstieg des Signals WD an. Als Antwort auf das Signal CADE wird ein Spaltenadressiersignal angenommen. Ein Signal Φ_c zum Aktivieren des Leseverstärkers im Gebiet IV fällt als Antwort auf das Eingeben des Signals ab. Ein Signal CDE zum Starten des Betriebs eines Spaltendecodierers fällt als Antwort auf den Abfall des -Signals und des Anstiegs des Lesetriggersignals S₀ ab.

Was die Veränderungen der Signale zum Aktvieren des Leseverstärkers betrifft, so steigt unter dem Blickwinkel eines Zeitabschnitts zuerst das Lesetriggersignal S₀ an. Dann fallen nacheinander das Signal Φ_c und das Signal ab. Gemäß Fig. 3B werden als Antwort auf den Anstieg des Signals S₀ N-Kanal- Leseverstärker in den Leseverstärkern SA₁ bis SA_n und SB₁ bis SB_n in den Gebieten III und IV aktiviert. Nahezu zur gleichen Zeit werden als Antwort auf den Abfall des Signals Φ_c P-Kanal-Leseverstärker in den Leserverstärkern SB₁ bis SB_n aktiviert. Dadurch weist zu diesem Zeitpunkt (Zeitpunkt t₁) ein durch die Aktivierung der Leseverstärker aufgenommener Strom I_s einen Spitzenwert I_b auf, wie in Fig. 4 gezeigt ist.

Zu einem Zeitpunkt t₂ werden P-Kanal-Leseverstärker in den Leseverstärkern SA₁ bis SA_n in den Gebieten III als Antwort auf den Abfall des Signals aktiviert. Damit weist der Strom I_s zu diesem Zeitpunkt (Zeitpunkt t₂) einen Spitzenwert I_b auf. Der Spitzenwert I_b des Stromes I_s ist selbstverständlich kleiner als der Spitzenwert I_a des Stromes I_s zum Aktivieren des in Fig. 9 gezeigten Leseverstärkers, da die Leseverstärker SB₁ bis SB_n und SA₁ bis SA_n in den Gebieten IV und III zu unterschiedlichen Zeiten (den Zeitpunkten t₁ und t₂) aktiviert werden.

Die Versorgungsspannung kann durch Reduzieren des Spitzenwertes des Stromes zum Aktivieren der Leseverstärker vor einem Absenken bewahrt werden. Außerdem kann die Empfindlichkeit der Leseverstärker vor einer Verschlechterung bewahrt werden.

Obwohl das Beispiel eines DRAM beschrieben worden ist, kann die vorliegende Erfindung auch auf einen anderen Halbleiterspeicher, wie etwa einen statischen Direktzugriffsspeicher, angewendet werden.

Da die erfindungsgemäße Halbleiterspeichereinrichtung eine Einrichtung zum sequentiellen Aktivieren der Verstärkungseinrichtungen in dem Gebiet, das eine bezeichnete Speicherzelle aufweist, und dem Gebiet, das die bezeichnete Speicherzelle nicht aufweist, zu unterschiedlichen Zeitpunkten in Abhängigkeit vom Adressiersignal aufweist, ist es möglich, einen Spitzenwert eines durch die Aktivierung aufgenommenen Stroms zu reduzieren.

Claims

1. Halbleiterspeichereinrichtung mit
einer Speicheranordnung (58), die eine Mehrzahl von Speicherzellen (M) aufweist,
einer Einrichtung (54) zum Empfangen eines Adressiersignals (ext. A₀, . . . ext. A₉), das zum Bezeichnen einer Speicherzelle (M) in der Speicheranordnung (58) vorgesehen ist, wobei die Speicheranordnung (58) ein erstes Speicheranordnungsgebiet, (I, II, III, IV), das eine durch das Adressiersignal bezeichnete Speicherzelle enthält, und ein zweites Speicheranordnungsgebiet, (I, II, III, IV) das die bezeichnete Speicherzelle nicht enthält, aufweist,
einer ersten Verstärkungseinrichtung (SA1, . . ., SAn) die mit dem ersten Speicheranordnungsgebiet der Speicheranordnung (58) verbunden ist, und
einer zweiten Verstärkungseinrichtung (SB1, . . ., SBn), die mit dem zweiten Speicheranordnungsgebiet der Speicheranordnung (58) verbunden ist, und
einer Aktivierungssignalerzeugerschaltung (64), die mit der ersten und der zweiten Verstärkungseinrichtung verbunden ist, zum Aktivieren der ersten und der zweiten Verstärkungseinrichtung mit gleicher Geschwindigkeit in einer von dem Adressiersignal abhängigen Reihenfolge in zeitlichem Abstand als Reaktion auf das Adressiersignal (ext. A0, . . ., ext. A9),
wobei ein selektives Aktivierungssignal (Φc) zum Aktivieren der ersten Verstärkungseinrichtung vor einem allgemeinen Aktivierungssignal () zum Aktivieren aller Verstärkungseinrichtungen erzeugt wird.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verstärkungseinrichtung eine erste Leseverstärkereinrichtung mit Feldeffekteinrichtungen eines ersten Leitfähigkeitstyps und eine zweite Leseverstärkereinrichtung mit Feldeffekteinrichtungen eines zweiten Leitfähigkeitstyps aufweist, wobei die erste und die zweite Leseverstärkereinrichtung eine erste komplementäre Leseverstärkereinrichtung darstellen, und daß die zweite Verstärkungseinrichtung eine dritte Leseverstärkereinrichtung mit Feldeffekteinrichtungen des ersten Leitfähigkeitstyps und eine vierte Leseverstärkereinrichtung mit Feldeffekteinrichtungen des zweiten Leitfähigkeitstyps aufweist, wobei die dritte und die vierte Leseverstärkereinrichtung eine zweite komplementäre Leseverstärkereinrichtung darstellen.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Aktivierungssignalerzeugerschaltung (64) die erste und die zweite komplementäre Leseverstärkereinrichtung als Antwort auf das Adressiersignal in dieser Reihenfolge aktiviert.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Aktivierungssignalerzeugerschaltung (64) die erste und die dritte Leseverstärkereinrichtung als Antwort auf das Adressiersignal in dieser Reihenfolge aktiviert.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Adressiersignal ein Zeilenadressiersignal und ein Spaltenadressiersignal aufweist und daß das erste und das zweite Speicheranordnungsgebiet in Abhängigkeit vom Zeilenadressiersignal und vom Spaltenadressiersignal ausgewählt werden.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung einen dynamischen Direktzugriffsspeicher aufweist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp ein P-Typ ist und daß der zweite Leitfähigkeitstyp ein N-Typ ist.

8. Verfahren zum Betreiben einer eine Halbleiterspeicheranordnung (58) mit einer Mehrzahl von Speicherzellen zum Speichern eines Datensignals aufweisenden Halbleiterspeichereinrichtung mit Empfangen eines Adressiersignals zum Bezeichnen einer Speicherzelle in der Speicheranordnung (58), wobei die Speicheranordnung (58) so ausgelegt ist, daß sie wahlweise in ein erstes Speicheranordnungsgebiet, das die durch das Adressiersignal bezeichnete Speicherzelle aufweist, und ein zweites Speicheranordnungsgebiet, das die bezeichnete Speicherzelle nicht aufweist, unterteilt werden kann, Verstärken der in Speicherzellen im ersten Speicheranordnungsgebiet gespeicherten Datensignale als Antwort auf das Adressiersignal und Verstärken der in Speicherzellen im zweiten Speicheranordnungsgebiet gespeicherten Datensignale als Antwort auf das Adressiersignal,
dadurch gekennzeichnet, daß das Datensignal in einem der beiden Speicheranordnungsgebiete in Abhängigkeit von dem Adressiersignal verstärkt wird, bevor das Datensignal in dem anderen Speicheranordnungsgebiet mit gleicher Geschwindigkeit verstärkt wird, wobei das aufeinanderfolgende Verstärken durch Erzeugen eines selektiven Aktivierungssignals für das eine der beiden Speicheranordnungsgebiete und in einem zeitlichen Abstand Erzeugen eines allgemeinen Aktivierungssignals für alle Speicheranordnungsgebiete bewirkt wird.