DE4432925C2 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervor­ richtungen, und genauer bezieht sie sich auf eine Verbesserung einer Schaltung, die einen Ausgleich eines Paares von Signallei­ tungen ausführt, über welche Daten aus einer Speicherzelle gele­ sen werden.

Fig. 12 ist eine Darstellung, die eine Leseschaltung einer her­ kömmlichen Halbleiterspeichervorrichtung zeigt, die zum Beispiel in IEEE Journal of Solid State Circuit, Vol. SC-22, No. 5, Oktober 1987, S. 733-740 beschrieben ist. Wie in Fig. 12 gezeigt ist, wird ein Adreßsignal ADD extern an einen Adreßanschluß (Adreßanschluß­ stift) 1 angelegt. Ein Adreßpuffer 2 empfängt das an den Adreß­ anschlußstift 1 angelegte Adreßsignal und gibt ein internes Adreßsignal intADD aus, das intern anzulegen ist.

Eine Adreßänderungsschaltung 3 empfängt das vom Adreßpuffer 2 angelegte interne Adreßsignal intADD und gibt ein Adreßänderungs­ signal ϕ₁ aus, das für einen gewissen (bestimmten) Zeitraum ein H-Niveau (hohes Niveau) erreicht, wenn sich das interne Adreßsi­ gnal intADD ändert. Ein Inverter 4 empfängt das Adreßänderungs­ signal ϕ₁, das von der Adreßänderungserkennungsschaltung 3 ange­ legt wird. Ein Inverter 5, dessen Eingabeknoten mit einem Ausga­ beknoten des Inverters 4 verbunden ist, gibt ein Ausgleichssignal ϕ_E aus.

Ein Zeilendekoder 6 empfängt das interne Adreßsignal intADD, das von dem Adreßpuffer 2 angelegt wird, und hebt eines der Potentia­ le WL₁, WL₂, ..., die entsprechend an eine Mehrzahl von Wortlei­ tungen 7a, 7b, ... angelegt sind, als Reaktion auf das interne Adreßsignal intADD vom L-Niveau (niedriges Niveau) auf das H-Ni­ veau. Ein Speicherzellenfeld 8 weist eine Mehrzahl von Speicher­ zellen 9 (allgemeine Bezeichnung für 9aa, 9ab, ...), eine Mehr­ zahl von Wortleitungen 7 (allgemeine Bezeichnung für 7a, 7b, ...) und eine Mehrzahl von Bitleitungspaaren (allgemeine Bezeichnung für 10a, 10b, ...) und 11 (allgemeine Bezeichnung für 11a, 11b, ...) auf.

In diesem Speicherzellenfeld 8 ist jede Speicherzelle 9 jeweils an einer Kreuzung einer Wortleitung 7 und eines Bitleitungspaares 10, 11 angeordnet. Daher ist die Mehrzahl der Speicherzellen 9 in einer Matrixart angeordnet. Außerdem ist jede aus der Mehrzahl von Speicherzellen 9 entsprechend mit einer Wortleitung 7 und einem Bitleitungspaar 10, 11 verbunden.

Jede aus der Mehrzahl der Speicherzellen 9 weist zwei Treiber­ transistoren 13 (allgemeine Bezeichnung für 13aa, 13ab, ...) und 14 (allgemeine Bezeichnung für 14aa, 14ab, ...), die von n-Kanal- MOS-Transistoren gebildet werden, Widerstände eines Hochlast-Typs 16 (allgemeine Bezeichnung für 16aa, 16ab, ...), und 17 (allge­ meine Bezeichnung für 17aa, 17ab, ...) und zwei Zugriffstransi­ storen 18 (allgemeine Bezeichnung für 18aa, 18ab,..) und 19 (allgemeine Bezeichnung für 19aa, 19ab, ...), die durch n-Kanal- MOS-Transistoren gebildet werden, auf.

Es wird nun die Struktur von jeder aus der Mehrzahl der Spei­ cherzellen 9 beschrieben. Das Massepotential (Erdpotential) ist an einen Massepotentialknoten 12 angelegt. Ein Stromversorgungs­ potential V_CC ist an einen Stromversorgungspotentialknoten 15 an­ gelegt. Die Sourceelektroden der Treibertransistoren 13 und 14 sind mit dem Massepotentialknoten 12 verbunden, und die Gateelek­ trode eines Treibertransistors ist mit der Drainelektrode des anderen Treibertransistors und die Gateelektrode des anderen Treibertransistors ist mit der Drainelektrode des einen Treiber­ transistors verbunden.

Der Widerstand 16 ist zwischen den Stromversorgungspotentialkno­ ten 15 und die Drainelektrode des Treibertransistors 13 geschal­ tet und der Widerstand 17 ist zwischen den Stromversorgungspoten­ tialknoten 15 und die Drainelektrode des Treibertransistors 14 geschaltet. Der Zugriffstransistor 18 ist zwischen die Bitleitung 10 und die Drainelektrode des Treibertransistors 13 geschaltet, und seine Gateelektrode ist mit der Wortleitung 7 verbunden. Der Zugriffstransistor 19 ist zwischen die Bitleitung 11 und die Drainelektrode des Treibertransistors 14 geschaltet, und seine Gateelektrode ist mit der Wortleitung 7 verbunden.

Ein Spaltendekoder 20 empfängt das interne Adreßsignal intADD, das vom Adreßpuffer 2 angelegt wird, und hebt eines der Potentia­ le CSL1, CSL2, ..., die entsprechend an eine Mehrzahl von Spal­ tenauswahlleitungen 21 (allgemeine Bezeichnung für 21a, 21b, ...) angelegt sind, als Reaktion auf das interne Adreßsignal intADD vom L-Niveau auf das H-Niveau.

Eine I/O-Gatterschaltung (Eingabe/Ausgabe-Gatterschaltung) 22 weist eine Mehrzahl von Paaren von n-Kanal-MOS Transistor 25 (allgemeine Bezeichnung für 25a, 25b, ...) und 26 (allgemeine Bezeichnung für 26a, 26b, ...) auf. In dieser I/O-Gatterschaltung 22 sind die Transistoren 25 und 26 entsprechend zwischen das Bit­ leitungspaar 10 und 11 und ein I/O-Leitungspaar 23 und 24 ge­ schaltet. Die Gates dieser Transistoren 25 und 26 sind entspre­ chend mit Spaltenauswahlleitungen 21 verbunden. Die I/O-Gatter­ schaltung 22 überträgt ein Paar von Potentialen (Potentiale BL₁ und /BL₁, BL2 und /BL2, ...), die an die Mehrzahl von Bitlei­ tungspaaren 10, 11, angelegt sind, entsprechend an das I/O-Lei­ tungspaar 23 und 24.

Eine Bitleitungsausgleichsschaltung 27 empfängt das Ausgleichs­ signal ϕ_E von dem Inverter 5 und gleicht das Potential auf dem Bitleitungspaar 10 und 11 auf ein Potential V_CC-V_th aus, welches um V_th niedriger als das Stromversorgungspotential V_CC ist, wenn das Ausgleichssignal ϕ_E nahezu das H-Niveau des Stromversorgungs­ potentials V_CC erreicht hat.

Diese Bitleitungsausgleichsschaltung 27 weist einen Transistor zum Vorladen (Vorladetransistor) 28 (allgemeine Bezeichnung für 28a, 28b, ...), der zwischen den Stromversorgungspotentialknoten 15 und eine Bitleitung 10 geschaltet ist und das Ausgleichssignal ϕ_E an einer Gateelektrode empfängt, einen Transistor zum Vorladen (Vorladetransistor) 29 (allgemeine Bezeichnung für 29a, 29b, ...), der zwischen den Stromversorgungspotentialknoten 15 und eine Bitleitung 11 geschaltet ist und das Ausgleichssignal ϕ_E an einer Gateelektrode empfängt, und einen Transistor zum Ausglei­ chen (Ausgleichstransistor) 30, der zwischen die Bitleitungen 10 und 11 geschaltet ist und das Ausgleichssignal ϕ_E an einer Gatee­ lektrode empfängt, auf. Die Vorladetransistoren 28 bzw. 29 weisen eine Schwellspannung V_th auf.

Ein Differenzverstärker 31 empfängt Potentiale IO, /IO, die an das I/O-Leitungspaar 23, 24 angelegt sind, und verstärkt eine Potentialdifferenz zwischen diesen zur Ausgabe von Lesedaten RD, /RD. Eine Ausgabepufferschaltung 32 empfängt die Lesedaten RD, /RD, die von dem Differenzverstärker 31 angelegt werden, und gibt Ausgabedaten Dout an einen Ausgabeanschluß (Ausgabeanschlußstift) 33 aus.

Fig. 13 ist ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 12 gezeigten Halbleiterspeichervorrichtung zeigt. Es werden nun Betriebsabläufe der herkömmlichen Halbleitervorrichtung, die in Fig. 12 gezeigt ist, basierend auf dem Zeitablaufdiagramm, das in Fig. 13 gezeigt ist, beschrieben. Es wird angenommen, daß Da­ ten auf dem H-Niveau und auf dem L-Niveau entsprechend in Spei­ cherzellen 9aa und 9bb der in Fig. 12 gezeigten Speicherzelle 9 gespeichert sind. Außerdem wird angenommen, daß Daten auf dem L- Niveau anfänglich aus der Speicherzelle 9bb gelesen werden.

In der folgenden Beschreibung werden Betriebsabläufe des nachfol­ genden Lesens von Daten (eines Wertes) auf dem H-Niveau aus der Speicherzelle 9aa und das nachfolgende erneute Lesen von Daten auf dem L-Niveau aus der Speicherzelle 9bb beschrieben.

Zuerst wird bis zum Zeitpunkt t₀, wenn sich das extern angelegte Adreßsignal ADD von A₂ auf A₁ ändert, wie in Fig. 13(a) gezeigt ist, das Ausgleichssignal ϕ_E von der Adreßänderungserkennungs­ schaltung 3 über die Inverter 4 und 5 auf dem L-Niveau ausgegeben werden, wie in Fig. 13(c) gezeigt ist.

Darum sind die Vorladetransistoren 28 und 29 und der Ausgleichs­ transistor 30, die das Ausgleichssignal ϕ_E an ihren Gates empfan­ gen, nicht-leitend, so daß der Ausgleich der Bitleitungen gestoppt ist.

Zur selben Zeit ist das Potential WL₂ der Wortleitung 7b auf dem H-Niveau, wie in Fig. 13(e) gezeigt ist. Darum sind die Zugriff­ stransistoren 18bb, 19bb in der Speicherzelle 9bb, die mit der Wortleitung 7b verbunden ist, entsprechend leitend gemacht. Dem­ zufolge werden das L-Niveau-Potential und das H-Niveau-Potential, die entsprechend in den Drainelektroden der Treibertransistoren 13bb bzw. 14bb gespeichert sind, auf die Bitleitungen 10b bzw. 11b gelesen. Daher sind die Potentiale BL₂ und /BL₂ auf den Bitleitungen 10b bzw. 11b auf dem L-Niveau bzw. dem H-Niveau, wie in Fig. 13(i) gezeigt ist.

Zu diesem Zeitpunkt hebt der Spaltendekoder 20 das Potential CSL₂ auf der Spaltenauswahlleitung 21b entsprechend des Adreßsignals A₂ auf das H-Niveau, wie in Fig. 13(g) gezeigt ist. Darum werden in der I/O-Gatterschaltung 22 die n-Kanal-MOS Transistoren 25b und 26b, die das Potential CSL₂ an den Gateelektroden empfangen, entsprechend leitend gemacht.

Daher werden die Bitleitungen 10b und 11b entsprechend mit den I/O-Leitungen 23 und 24 durch die n-Kanal-MOS-Transistoren 25b und 26b verbunden. Daher sind die Potentiale IO und /IO auf den I/O-Leitungen 23 und 24 auf dem L-Niveau bzw. dem H-Niveau, wie in Fig. 13(j) gezeigt ist.

Der Differenzverstärker 31, der die Potentiale IO und /IO auf den I/O-Leitungen 23 und 24 empfängt, gibt Ausgabedaten RD auf dem L- Niveau und Augabedaten /RD auf dem H-Niveau aus, wie in Fig. 13(k) gezeigt ist. Außerdem gibt die Ausgabepufferschaltung 32, die diese Ausgaben empfängt, Ausgabedaten Dout auf dem L-Niveau an den Ausgabeanschlußstift 33 aus, wie in Fig. 13(m) gezeigt ist.

Dann, wenn sich zum Zeitpunkt t₀ das extern angelegte Adreßsignal ADD von A₂ auf A₁ ändert, ändert sich entsprechend das vom Adreß­ puffer 2 ausgegebene interne Adreßsignal intADD. Demzufolge gibt die Adreßänderungserkennungsschaltung 3, die das interne Adreß­ signal intADD empfängt, das Adreßänderungssignal ϕ₁ aus, das das H-Niveau für einen vorbestimmten Zeitraum bis zum Zeitpunkt t₂ erreicht, wie in Fig. 13(b) gezeigt ist.

Als Reaktion auf das Adreßänderungssignal ϕ₁, erreicht das durch die Inverter 4 und 5 ausgegebene Ausgleichssignal ϕ_E das H- Niveau, das in Fig. 13(c) gezeigt ist. Darum werden die Vorlade­ transistoren 28 und 29 und der Ausgleichstransistor 30, die das Ausgleichssignal ϕ_E an den Gateelektroden empfangen, leitend ge­ macht. Derart werden, wie in Fig. 13(h) und (i) gezeigt ist, die Potentiale BL1 und BL2 auf einer Bitleitung 10 und die Potentiale /BL₁ und /BL₂ auf einer Bitleitung 11 auf das Potential V_CC-V_th ausgeglichen, das um die Schwellspannung V_th des entsprechenden Vorladetransistors 28 bzw. 29 niedriger als das Stromversorgungs­ potential V_CC ist.

Andererseits antwortet der Zeilendekoder 6 auf die Änderung des Adreßsignals ADD von A₂ auf A₁ zum Zeitpunkt t₀ damit, daß er das Potential WL₂ auf der Wortleitung 7b zum Abfall auf das L-Niveau zum Zeitpunkt t₁ bringt, und daß er zur selben Zeit das Potential WL₁ auf der Wortleitung 7a zum Anstieg auf das H-Niveau bringt, wie in Fig. 13(d) gezeigt. In Reaktion darauf werden die Zugriff­ stransistoren 18aa und 19aa in der Speicherzelle 9aa leitend ge­ macht.

Zu diesem Zeitpunkt werden die Potentiale BL₁ und /BL₁ auf den Bitleitungen 10a bzw. 11a durch den Ausgleich gleich, wie in Fig. 13(h) gezeigt ist. Jedoch werden die Potential der Drainelektro­ den der entsprechenden Treibertransistoren 13aa und 14aa auf dem H-Niveau und dem L-Niveau gehalten. Der Grund dafür ist der rela­ tiv große AN-Widerstand der Zugriffstransistoren 18aa und 19aa.

In der Zwischenzeit antwortet der Spaltendekoder 20 auf die Ände­ rung des Adreßsignals ADD von A₂ auf A₁ zum Zeitpunkt t₀ damit, daß er das Potential CSL₂ auf der Spaltenauswahlleitung 21b zu einem Zeitpunkt, der ungefähr derselbe Zeitpunkt wie der Zeit­ punkt t₁ ist, zum Abfall auf das L-Niveau bringt, wie in Fig. 13(g) gezeigt ist. Zur selben Zeit hebt der Spaltendekoder 20 das Potential CLS₁ auf der Spaltenauswahlleitung 21a auf das H- Niveau, wie in Fig. 13(f) gezeigt ist.

Als Reaktion darauf werden die n-Kanal-MOS-Transistoren 25a und 26a in der I/O-Gatterschaltung 22 leitend gemacht, wodurch die Bitleitungen 10a und 11a entsprechend mit den I/O-Leitungen 23 und 24 verbunden werden. Darum werden die Potentiale IO und /IO auf den I/O-Leitungen 23 und 24 ausgeglichen, wie in Fig. 13(j) gezeigt ist.

Des weiteren ist der Differenzverstärker 31 als Reaktion auf das Ausgleichssignal ϕ_E, das H-Niveau erreicht, deaktiviert, wodurch der Differenzverstärker 31 Lesedaten RD und /RD ausgibt, die bei­ de das L-Niveau erreichen, wie in Fig. 13(k) gezeigt ist. Der Ausgabepuffer 32 gibt Daten Dout auf hoher Impedanz (Hi-Z), als Reaktion darauf, daß beide Lesedaten RD und /RD das L-Niveau er­ reichen, aus, wie in Fig. 13(m) gezeigt ist.

Wie in Fig. 13(b) gezeigt ist, ist das von der Adreßänderungser­ kennungsschaltung ausgegebene Adreßänderungssignal ϕ₁ zum Zeit­ punkt t₂ auf das L-Niveau abgefallen. Als Reaktion auf dieses Adreßänderungssignal ϕ₁ ist das Ausgleichssignal ϕ_E, das durch die Inverter 4 und 5 ausgegeben wird, auf das L-Niveau gefallen, wie in Fig. 13(c) gezeigt ist.

In der Bitleitungsausgleichsschaltung 27 werden die Vorladetran­ sistoren 28, 29 und der Ausgleichstransistor 30, die das Aus­ gleichssignal ϕ_E empfangen, entsprechend nicht-leitend gemacht. Dieses stoppt den Ausgleich der Bitleitungen 10 und 11, wodurch die Potentiale auf dem H-Niveau und dem L-Niveau, die in den ent­ sprechenden Drainelektroden der Treibertransistoren 13aa bzw. 14aa in der Speicherzelle 9aa gehalten sind, gelesen werden. Dar­ um erreichen die Potentiale BL₁ und /BL₁ auf den Bitleitungen 10a und 11a das H-Niveau bzw. das L-Niveau, wie in Fig. 13(h) gezeigt ist.

Als Reaktion darauf wird die Potentialdifferenz zwischen den Po­ tentialen IO und /IO auf den I/O-Leitungen 23 und 24, die mit den Bitleitungen 10a und 11a verbunden sind, größer, wie in Fig. 13(j) gezeigt ist. Die Potentialdifferenz erreicht ΔV₁ zum Zeit­ punkt t₃ und erhöht sich auf ΔV₂. Als ein Ergebnis erreichen die Potentiale IO und /IO das H-Niveau bzw. das L-Niveau.

Wenn die Potentialdifferenz zwischen den Potentialen IO und /IO den Wert ΔV₁ erreicht, gibt der Differenzverstärker 31, der die Potentiale IO und /IO auf den I/O-Leitungen 23 und 24 empfängt, Lesedaten (bzw. einen Lesewert) RD, die das H-Niveau erreichen, und komplementäre Lesedaten /RD auf dem L-Niveau aus, wie in Fig. 13(k) gezeigt ist. Die diese Ausgaben empfangende Ausgabepuffer­ schaltung 32 liefert externe Ausgabedaten (bzw. einen Ausgabe­ wert) Dout, die das H-Niveau erreichen, an den Ausgabeanschluß­ stift 33, wie in Fig. 13(m) gezeigt ist.

Dann ändert sich, wie in Fig. 13(a) gezeigt ist, wenn das extern angelegte Adreßsignal ADD sich von A₁ auf A₂ zum Zeitpunkt t₄ än­ dert, als Reaktion darauf das von dem Adreßpuffer 2 ausgegebene interne Adreßsignal intADD.

Die Adreßänderungserkennungsschaltung 3, die die interne Adresse intADD empfängt, gibt das Adreßänderungssignal ϕ₁ aus, das das H- Niveau für einen vorbestimmten Zeitraum bis zum Zeitpunkt t₆ er­ reicht, wie in Fig. 13(b) gezeigt ist. Als Reaktion auf das Adreßänderungssignal ϕ₁ erreicht das durch die Inverter 4 und 5 ausgegebene Ausgleichssignal ϕ_E das H-Niveau, wie in Fig. (13(c) gezeigt ist.

Dieses verursacht, daß die Vorladetransistoren 28 und 29 und die Ausgleichstransistoren 30, die das Ausgleichssignal ϕ_E an den Gateelektroden empfangen, leitend werden. Darum werden die Po­ tentiale BL₁ und /BL₁ und BL₂ und /BL₂ auf den Bitleitungen 10 und 11 auf das Potential V_CC-V_th ausgeglichen, das um die Schwellspan­ nung V_th der entsprechenden Vorladetransistoren 28 und 29 niedri­ ger als das Stromversorgungspotential V_CC ist, wie in Fig. 13(h) und (i) gezeigt ist.

Andererseits bringt der Zeilendekoder 6 als Reaktion auf die Än­ derung des Adreßsignals ADD von A₁ auf A₂ zum Zeitpunkt t₄ das Potential WL₁ auf der Wortleitung 7a zum Abfall auf das L-Niveau zu einem Zeitpunkt t₅, wie in Fig. 13(d) gezeigt ist, und zum sel­ ben Zeitpunkt steigt das Potential WL₂ auf der Wortleitung 7b auf das H-Niveau, wie in Fig. 13(e) gezeigt ist. Als Reaktion darauf werden die Zugriffstransistoren 18bb bzw. 19bb in der Speicher­ zelle 9bb leitend gemacht.

Auch als Reaktion auf die Änderung des Adreßsignals ADD von A₁ auf A₂ zum Zeitpunkt t₄ bringt der Spaltendekoder 20 das Potential CSL₁ auf der Spaltenauswahlleitung 21a zu ungefähr demselben Zeitpunkt wie dem Zeitpunkt wie dem Zeitpunkt t₅ zum Abfall auf das L-Niveau, wie in Fig. 13(f) gezeigt ist, und zur selben Zeit steigt das Potential CSL₂ auf der Spaltenauswahlleitung 21b auf das H-Niveau, wie in Fig. 13(g) gezeigt ist. Als Reaktion auf diese Potentiale CSL₁ und CSL₂ werden die n-Kanal-MOS-Transistoren 25b bzw. 26b in der I/O-Gatterschaltung 22 leitend gemacht.

Das verbindet die Bitleitungen 10b und 11b mit den I/O-Leitungen 23 bzw. 24. Darum werden die Potentiale IO und /IO auf den I/O- Leitungen 23 und 24 ausgeglichen, wie in Fig. 13(j) gezeigt ist.

Weiter wird der Differenzverstärker 31 als Reaktion auf das das H-Niveau erreichende Ausgleichssignal ϕ_E deaktiviert. Wie in Fig. 13(k) gezeigt ist, gibt der Differenzverstärker 31 Lesedaten RD und /RD aus, die beide das L-Niveau erreichen. Als Reaktion dar­ auf, daß beide Lesedaten RD und /RD das L-Niveau erreichen, gibt die Ausgabepufferschaltung 32 Daten Dout auf hoher Impedanz (Hi- Z) aus, wie in Fig. 13(m) gezeigt ist.

Dann ist das Adreßänderungssignal ϕ₁, das von der Adreßänderungs­ erkennungsschaltung 3 ausgegeben wird, auf das L-Niveau zum Zeit­ punkt t₆ abgefallen, wie in Fig. 13(b) gezeigt ist. Als Reaktion auf das Adreßänderungssignal ϕ₁ ist das durch die Inverter 4 und 5 ausgegebene Ausgleichssignal ϕ_E auf das L-Niveau abgefallen, wie in Fig. 13(c) gezeigt ist.

In der Bitleitungsausgleichsschaltung 27 werden die Vorladetran­ sistoren 28, 29 und der Ausgleichstransistor 30, die das Aus­ gleichssignal ϕ_E empfangen, nicht-leitend gemacht. Dieses stoppt den Ausgleich der Bitleitungen 10 und 11.

Demzufolge werden die Potentiale auf dem L-Niveau bzw. dem H-Ni­ veau, die in den entsprechenden Drainelektroden der Treibertran­ sistoren 13bb und 14bb in der Speicherzelle 9bb gehalten sind, auf die Bitleitungen 10b bzw. 11b gelesen. Darum erreichen die Potentiale BL₂ und /BL₂ auf den Bitleitungen 10b bzw. 11b das L- Niveau bzw. das H-Niveau, wie in Fig. 13(i) gezeigt ist.

Als Reaktion darauf wird die Potentialdifferenz zwischen den Po­ tentialen IO und /IO auf den I/O-Leitungen 23 und 24, die mit diesen Bitleitungen 10b und 11b verbunden sind, größer. Die Po­ tentialdifferenz erreicht zum Zeitpunkt t₇ ΔV₁ und steigt auf ΔV₂ an. Dieses verursacht, daß die Potentiale IO und /IO das L-Niveau bzw. das H-Niveau erreichen.

Wenn die Potentialdifferenz zwischen den Potentialen IO und /IO ΔV₁ erreicht, gibt der Differenzverstärker 31, der die Potentiale IO und /IO auf diesen I/O-Leitungen 23 und 24 empfängt, Lesedaten /RD, die das H-Niveau erreichen, und komplementäre Lesedaten RD, die das L-Niveau erreichen aus, wie in Fig. 13(k) gezeigt ist. Als Reaktion darauf gibt die Ausgabepufferschaltung 32 Daten Dout an den Ausgabeanschlußstift 33, die das L-Niveau erreichen, wie in Fig. 13(m) gezeigt ist.

Nun wird ein mit der oben beschriebenen herkömmlichen Halbleiter­ speichervorrichtung verbundenes Problem beschrieben. Bei herkömm­ licher Halbleiterspeichervorrichtung hat der Differenzverstärker 31 bereits zu dem Zeitpunkt, zu dem die Potentialdifferenz zwi­ schen den Potentialen IO und /IO auf den I/O-Leitungen 23 und 24 ΔV₁ erreicht (Zeitpunkt t₃ und t₇) detektiert, ob die auf die I/O- Leitungen 23 und 24 gelesenen Daten auf dem H-Niveau oder dem L- Niveau sind. Dann gibt der Differenzverstärker 31, abhängig von der Erkennung Lesedaten RD und /RD, die das H-Niveau und das L- Niveau oder die das L-Niveau und das H-Niveau aufweisen, aus.

Auf den Empfang der Lesedaten RD und /RD hin gibt der Ausgabepuf­ fer 32 Daten Dout mit dem H-Niveau oder dem L-Niveau aus. Es ist zu bemerken, daß der Ausgleich der Bitleitungen für einen vorbe­ stimmten Zeitraum (t₀-t₂ und t₄-t₆) nach der Änderung des ex­ tern angelegten Adreßsignals ADD ausgeführt wird. Obwohl der Dif­ ferenzverstärker 31 bereits erkannt hat, ob die Daten auf dem H- Niveau oder dem L-Niveau sind, steigt darum die Potentialdiffe­ renz zwischen den Potentialen IO und /IO auf den I/O-Leitungen 23 und 24 zum Erreichen des Maximalwertes von ΔV₂ weiter an.

Darum wird ein merklicher Zeitraum benötigt, um die Potentiale IO und /IO durch Ausgleich der IO-Leitungen 23 und 24 gleich zu ma­ chen, nachdem das Adreßsignal das nächste Mal in eine andere Adresse geändert ist, wodurch eine lange Zeit benötigt wird, be­ vor die nachfolgenden Daten (bzw. der nachfolgende Wert) gelesen werden.

Aus IEEE Journal of Solid-State Circuits, Vol. SC-19, No. 6, Dez. 1984, S. 1008-1013, insbesondere Fig. 5, ist eine Halbleiterspeichervorrichtung mit einer ersten und einer zweiten Signalleitung, an welche Potentiale entsprechend zu einem Wert einer Speicherzelle ausgegeben werden, einem Verstärkungsmittel, das Potentiale auf der ersten und der zweiten Signalleitung emp­ fängt und einen Lesewert, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine erste vorbestimmte Spannung höher als das Potential auf der zweiten Signalleitung ist, der ein zweites Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine zweite vorbestimmte Spannung niedriger als das Potential auf der zweiten Signalleitung ist, ausgibt, und der als Reaktion auf das Ansteigen eines Datenverriegelungsaktes DL in einem Ausgabepuffer verriegelt wird, einem Ausgleichssignalerzeu­ gungsmittel, das ein Ausgleichssignal PC zum Anweisen des Aus­ gleichs der Potentiale auf der ersten und der zweiten Signallei­ tung und ein erstes Signal zum Anweisen des Verhinderns der Aus­ gabe eines Potentials aus der Speicherzelle während des Aus­ gleichs erzeugt, einem Adreßänderungserkennungsmittel, das ein Adreßsignal empfängt und ein Adreßänderungssignal mit zwei Nive­ aus ausgibt, wobei sich das Adreßänderungssignal als Reaktion auf eine Änderung des Adreßsignals für einen vorbestimmten Zeitraum von einem dritten Niveau auf ein viertes Niveau ändert, einem ersten Signalerzeugungsmittel, das das Adreßänderungssignal empfängt und ein erstes Signal XD, das zwei Niveaus auf einem fünften und einem sechsten Niveau aufweist, intern erzeugt, wobei das erste Signal sich von dem fünften Niveau auf das sechste Niveau als Reaktion auf die Änderung des Adreßänderungssignals von dem dritten Niveau auf das vierte Niveau und sich von dem sechsten Niveau auf das fünfte Niveau als Reaktion auf einen Abfall des Datenverriegelungstaktes ändert, und das Ausgleichssignal sich von einem siebten Niveau auf ein achtes Niveau ändert, wenn das erste Signal das sechste Niveau erreicht und sich von dem achten Niveau auf das siebte Niveau ändert, wenn das erste Signal das fünfte Niveau erreicht, einem Signalleitungsausgleichsmittel, das mit der ersten und der zweiten Signalleitung verbunden ist und das Ausgleichssignal empfängt, zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das Ausgleichssi­ gnal auf dem siebten Niveau ist, und zum Stoppen des Ausgleichs der Potentiale auf der ersten und der zweiten Signalleitung, wenn das Ausgleichssignal auf dem achten Niveau ist, und einem Zeilendekoder, der mit einer Mehrzahl von Wortleitungen verbun­ den ist und das erste Signal empfängt, zum Bringen aller Wort­ leitungen zum Erreichen eines Massepotentials, wenn das erste Signal auf dem fünften Niveau ist, bekannt.

Die Steuerung des Zeitablaufs des Potentialausgleichs ist daher unabdingbar an den Datenverriegelungstakt gekoppelt.

Es ist Aufgabe der vorliegenden Erfindung, die Zugriffszeit ei­ ner Halbleiterspeichervorrichtung zu verkürzen, einen Lesebe­ trieb einer Halbleiterspeichervorrichtung zu beschleunigen, und einen Anstieg der Zugriffszeit aufgrund einer Signalverzögerung zu verhindern, wenn Eingabe/Ausgabe-Leitungen hierarchisch aus­ gebildet sind, wobei die Steuerung der Zugriffszeitverkürzung insbesondere unabhängig von der Verriegelung von Daten sein soll.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich­ tung nach Anspruch 1 oder 5 oder 10.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Halbleiterspeichervorrichtung nach einer Ausfüh­ rungsform weist eine erste und eine zweite Signalleitung, eine Verstärkungsschaltung, eine Ausgleichssignalerzeugungsschaltung, eine Signalleitungsausgleichsschaltung und einen Zeilendekoder auf, wobei die Ausgleichssignalerzeugungsschaltung eine Adreßän­ derungserkennungsschaltung und eine erste und eine zweite Signal­ erzeugungsschaltung aufweist.

Potentiale, die einem Wert aus einer Speicherzelle entsprechen, werden auf die erste und die zweite Signalleitung ausgelesen.

Die Verstärkungsschaltung empfängt die Potentiale auf der ersten und der zweiten Signalleitung und gibt einen Lesewert aus, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine erste vorbestimmte Spannung hö­ her als das Potential auf der zweiten Signalleitung ist, und der ein zweites Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine zweite vorbestimmte Spannung niedriger als das Potential auf der ersten Signalleitung ist.

Die Ausgleichssignalerzeugungsschaltung erzeugt ein Ausgleichs­ signal zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung und ein erstes Signal zum Verhindern der Ausgabe eines Potentials aus der Speicherzelle während des Aus­ gleichs.

Die in der Ausgleichssignalerzeugungsschaltung enthaltene Adreß­ änderungserkennungsschaltung empfängt ein Adreßsignal und gibt ein Adreßänderungssignal aus, das zwei Niveaus aufweisen kann, wobei es sich für einen vorbestimmten Zeitraum als Reaktion auf eine Änderung des Adreßsignales von einem dritten Niveau auf viertes Niveau ändert.

Die erste Signalerzeugungsschaltung weist eine Verzögerungsschal­ tung auf, empfängt das Adreßänderungssignal und ein Verzögerungs­ signals, das dadurch zur Verfügung gestellt wird, das ein intern erzeugte erstes Signal, das zwei Niveaus, ein fünftes und ein sechste Niveau aufweisen kann, durch die Verzögerungsschaltung läuft, und erzeugt das erste Signal, das sich von dem fünften Niveau auf das sechste Niveau als Reaktion auf die Änderung des Adreßänderungssignals von dem dritten Niveau auf das vierte Ni­ veau ändert, und das sich von dem sechsten auf das fünfte Niveau als Reaktion auf die Änderung des Verzögerungssignals entspre­ chend der Änderung des ersten Signals von dem fünften auf das sechste Niveau ändert.

Die zweite Signalerzeugungsschaltung gibt das Ausgleichssignal aus, das sich von einem siebten Niveau auf ein achtes Niveau än­ dert, wenn das Adreßänderungssignal das dritte Niveau und das erste Signal das sechste Niveau erreicht, und das sich von dem achten Niveau auf das siebte Niveau ändert, wenn das erste Signal das fünfte Niveau erreicht.

Die Signalleitungsausgleichsschaltung ist mit der ersten und der zweiten Signalleitung verbunden und empfängt das Ausgleichssignal zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das Ausgleichssignal auf dem siebten Niveau ist, und zum Stoppen des Ausgleichs der Potentiale auf der ersten und der zweiten Signalleitung, wenn das Ausgleichssignal auf dem achten Niveau ist.

Der Zeilendekoder weist eine Mehrzahl von Wortleitungen, die mit diesem verbunden sind, auf, er empfängt das erste Signal und bringt alle Wortleitungen auf das Massepotential, wenn das erste Signal auf dem sechsten Niveau ist.

Darum ändert sich in der Ausgleichssignalerzeugungsschaltung das Adreßänderungssignal, das von der Adreßänderungserkennungsschal­ tung ausgegeben wird, von dem dritten Niveau auf das vierte Ni­ veau als Reaktion auf die Änderung des Adreßsignals. Als Reaktion darauf ändert sich das erste Signal, das von der ersten Signal­ erzeugungsschaltung ausgegeben wird, von dem fünften Niveau auf das sechste Niveau.

Wenn ein vorbestimmter Zeitraum abgelaufen bzw. verstrichen ist, ändert sich das Adreßänderungssignal von dem vierten Niveau auf das dritte Niveau. Dadurch wird verursacht, daß sich das von der zweiten Signalerzeugungsschaltung, die das Adreßänderungssignal und das erste Signal, das das sechste Niveau aufweist, empfängt, ausgegebene Ausgleichssignal von dem siebten Niveau auf das achte Niveau ändert.

Dann stoppt die Signalleitungsausgleichsschaltung, die das Aus­ gleichssignal empfängt, den Ausgleich der ersten und der zweiten Signalleitung, wodurch die Potentiale, die dem Wert bzw. den Da­ ten der Speicherzelle entsprechen, die auf das Adreßsignal ant­ wortet bzw. von diesem angesprochen wird, auf die erste und die zweite Signalleitung ausgegeben werden.

Die Verstärkungsschaltung, die die Potentiale auf diesen Signal­ leitungen empfängt, gibt einen Lesewert aus, der das Niveau auf­ weist, das den Potentialen auf der ersten und der zweiten Si­ gnalleitung entspricht. Der Lesewert erreicht das erste Niveau, wenn das Potential auf der ersten Signalleitung um mindestens die erste vorbestimmte Spannung höher als das Potential auf der zwei­ ten Signalleitung ist, und der Lesewert erreicht das zweite Ni­ veau, wenn das Potential auf der ersten Signalleitung um minde­ stens die zweite vorbestimmte Spannung niedriger als das Potenti­ al auf der zweiten Signalleitung ist.

Die Verzögerungsschaltung in der Ausgleichssignalerzeugungsschal­ tung gibt das Verzögerungssignal aus, welches um eine vorbestimm­ te Verzögerungszeit verzögert wird, bevor es als Reaktion darauf, daß sich das erste Signal, das von der ersten Signalerzeugungs­ schaltung ausgegeben wird, von dem fünften Niveau auf das sechste Niveau ändert, geändert wird. Als Reaktion auf die Änderung des Verzögerungssignals ändert sich das erste Signal, das von der ersten Signalerzeugungsschaltung ausgegeben wird, von dem sech­ sten Niveau auf das fünfte Niveau.

Als Reaktion darauf ändert sich das Ausgleichssignal, das von der zweiten Signalerzeugungsschaltung ausgegeben wird, von dem vier­ ten Niveau auf das dritte Niveau. Als Reaktion auf das Aus­ gleichssignal beginnt die Signalleitungsausgleichsschaltung mit dem Ausgleichen der ersten und der zweiten Signalleitung.

Der Ausgleich wird gestartet bzw. begonnen, wenn der Betrag der Potentialdifferenz zwischen der ersten und der zweiten Signallei­ tung entweder die erste oder die zweite vorbestimmte Spannung bzw. deren Beträge erreicht.

Durch Einstellen der Verzögerungszeit der Verzögerungsschaltung derart, daß der Ausgleich gestartet werden kann, wenn die Ver­ stärkungsschaltung eine solche Spannung erreicht bzw. empfängt, daß sie den Lesewert mit entweder dem ersten oder dem zweiten Niveau ausgeben kann, kann die Potentialdifferenz zwischen der ersten und der zweiten Signalleitung leicht daran gehindert wer­ den, bis zum Erreichen des Maximalwertes anzusteigen, und zur selben Zeit kann der Ausgleich für den nachfolgenden Betriebsab­ lauf vervollständigt werden.

Darum kann die zum Lesen von Daten nach der Eingabe der nachfo­ lgenden Adresse benötigte Zeit verkürzt werden.

Da der Ausgleich bzw. Ausgleichsbetrieb gestartet werden kann, wenn ein Lesepotential mit einer vorbestimmten Amplitude auf die Signalleitungen inklusive der Bitleitungen oder der Eingabe/Aus­ gabe-Leitungen gelesen ist, kann daher der nachfolgende Lesebe­ triebsablauf beschleunigt werden, und derart kann die Zugriffs­ zeit verkürzt werden.

Außerdem bringt der Zeilendekoder die Potentiale aller Wortlei­ tungen auf das Massepotential, wenn das erste Signal auf dem sechsten Niveau ist. Darum sind, wenn der Ausgleich der ersten und der zweiten Signalleitung als Reaktion auf die Änderung des Ausgleichssignal von dem achten Niveau auf das siebte Niveau ge­ startet wird, alle Wortleitungen auf dem Massepotential deakti­ viert. Darum wird ein solcher Zustand, in dem eine dem Wert der Speicherzelle entsprechende Potentialdifferenz auf der ersten und der zweiten Signalleitung hergestellt bzw. verursacht werden könnte, nicht herbeigeführt.

Indem derart die Ausgabe des Potentials aus der Speicherzelle während des Ausgleichsbetriebs verhindert wird, kann der Strom­ fluß zwischen der ersten und der zweiten Signalleitung durch die Signalleitungsausgleichsschaltung reduziert werden, wodurch der Stromverbrauch der Vorrichtung reduziert werden kann.

Eine Halbleiterspeichervorrichtung nach einer weiteren Ausfüh­ rungsform weist eine erste und eine zweite Signalleitung, eine Mehrzahl von Signalleitungspaaren, eine Verstärkungsschaltung, eine Ausgleichssignalerzeugungsschaltung, und eine Mehrzahl von ersten und zweiten Signalleitungsausgleichsschaltungen auf.

Die erste bzw. die zweite Signalleitung erstrecken sich in vor­ bestimmten Richtungen, sind nebeneinanderliegend angeordnet, und empfangen Potentiale, die dem Wert einer bzw. aus einer Speicher­ zelle entsprechen.

Die Mehrzahl der Mehrzahl der Signalleitungspaaren ist entlang der ersten und der zweiten Signalleitungen vorgesehen, wobei sich jedes der Paare senkrecht zu den vorbestimmten Richtungen der ersten und der zweiten Signalleitung erstreckt und jedes der Paa­ re aus einer dritten Signalleitung, die der ersten Signalleitung entspricht bzw. dieser zugeordnet ist, und einer vierten Signal­ leitung, die der zweiten Signalleitung entspricht bzw. dieser zugeordnet ist, besteht, und wobei diese dritten und vierten Si­ gnalleitungen jeweils mit der entsprechenden ersten und zweiten Signalleitung über eine Verbindungsschaltung verbunden sind, die eine Verbindung oder eine Verbindungstrennung der einander ent­ sprechenden Signalleitungen als Reaktion auf ein Verbindungssi­ gnal ausführt.

Die Verstärkungsschaltung empfängt die Potentiale auf der ersten und der zweiten Signalleitung und gibt einen Lesewert aus, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um eine erste vorbestimmte Spannung höher als das Potential auf der zweiten Signalleitung ist, und der ein zweites Niveau erreicht, wenn das Potential auf der ersten Signalleitung um eine zweite vorbestimmte Spannung niedriger als das Potential auf der zweiten Signalleitung ist.

Die Ausgleichssignalerzeugungsschaltung empfängt ein Adreßssignal und gibt ein erstes Ausgleichssignal, das zwei Niveaus aufweisen kann, wobei es sich von einem dritten Niveau auf ein viertes Ni­ veau ändert, wenn ein vorbestimmter Zeitraum verstrichen ist, nachdem sich das Adreßsignal geändert hat, und ein zweites Aus­ gleichssignal aus, das sich von einem fünften Niveau auf ein sechstes Niveau ändert, nachdem sich das erste Ausgleichssignal von dem dritten Niveau auf das vierte Niveau geändert hat, und das das sechste Niveau erreicht, wenn der Betrag einer Potential­ differenz zwischen der ersten und der zweiten Signalleitung ent­ weder die erste oder die zweite vorbestimmte Spannung erreicht.

Die Mehrzahl der ersten Signalleitungsausgleichsschaltungen ist entsprechend der Mehrzahl der Signalleitungspaare vorgesehen, und jede Schaltung empfängt das erste Ausgleichssignal zum Ausglei­ chen der Potentiale auf der entsprechenden dritten und vierten Signalleitung, wenn das erste Ausgleichssignal auf dem dritten Niveau ist, und zum Stoppen des Ausgleichs, wenn das erste Aus­ gleichssignal auf dem vierten Niveau ist.

Die zweite Signalleitungsausgleichsschaltung ist mit der ersten und der zweiten Signalleitung verbunden und empfängt das zweite Ausgleichssignal zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das zweite Ausgleichssignal auf dem dritten Niveau ist, und zum Stoppen des Ausgleichs, wenn das zweite Ausgleichssignal auf dem sechsten Niveau ist.

Das erste Ausgleichssignal, das von der Ausgleichssignalerzeu­ gungsschaltung ausgegeben wird, ändert sich von dem dritten Ni­ veau auf das vierte Niveau, wenn der vorbestimmte Zeitraum nach der Änderung des Adreßsignales verstrichen ist. Als Reaktion dar­ auf stoppt jede der ersten Signalleitungsausgleichsschaltungen den Ausgleich der (entsprechenden) dritten und vierten Signallei­ tungen.

Dementsprechend ändert sich das zweite Ausgleichssignal, das von der Ausgleichssignalerzeugungsschaltung ausgegeben wird, von dem fünften auf das sechste Niveau. Als Reaktion darauf stoppt die zweite Signalleitungsausgleichsschaltung den Ausgleich der ersten und der zweiten Signalleitungen.

Durch dieses Stoppen des Ausgleichs der dritten und der vierten Signalleitungen zu einem Zeitpunkt, der früher als das Stoppen des Ausgleichs der ersten und der zweiten Signalleitung liegt, kann das folgende Problem gelöst werden.

Zum Beispiel, wenn das Signalleitungspaar, das aus der dritten und der vierten Signalleitung besteht, die am weitesten von der Ausgleichssignalerzeugungsschaltung entfernt mit der ersten und der zweiten Signalleitung verbunden sind, kann der folgende Zu­ stand erzeugt werden. Genauer, obwohl der Ausgleich der ersten und der zweiten Signalleitung durch das zweite Ausgleichssignal, das sich von dem dritten auf das vierte Niveau ändert, gestoppt worden ist, ist der Ausgleich der dritten und der vierten Signal­ leitung nicht gestoppt.

Der obige Zustand wird erzeugt, aufgrund der Verzögerung der Übertragung des ersten Ausgleichssignals an die erste Signallei­ tungsausgleichsschaltung, die entsprechend dem Signalleitungspaar vorgesehen ist, das aus der dritten und der vierten Signalleitung besteht, die am weitesten von der Ausgleichssignalerzeugungs­ schaltung entfernt angeordnet sind.

In diesem Fall, da das Stoppen des Ausgleichs verzögert wird, geht der Ausgleich des Signalleitungspaares bei dem nachfolgenden Lesebetrieb weiter, wodurch die Potentialdifferenz, die dem Wert der Speicherzelle entspricht, nicht auf die erste und die zweite Signalleitung von diesem Signalleitungspaar über die Verbindungs­ schaltung übertragen wird, so daß die Möglichkeit besteht, das der Lesewert nicht durch die Verstärkungsschaltung ausgegeben werden kann.

Bei der Halbleiterspeichervorrichtung entsprechend dieser Ausfüh­ rungsform wird, wie oben beschrieben ist, der Ausgleich der drit­ ten und der vierten Signalleitungen früher als der Ausgleich der ersten und der zweiten Signalleitungen gestoppt, wodurch ein Nachteil aufgrund der Signalverzögerung verhindert wird. Derart kann die Zeit, die zum Lesen von Daten nach der Eingabe der näch­ sten Adresse benötigt wird, verkürzt werden.

Weiter werden im Betrieb die Potentiale, die dem Wert der Spei­ cherzelle entsprechen, auf die erste und die zweite Signalleitung ausgegeben. Die Verstärkungsschaltung, die die Potentiale auf diesen Signalleitungen empfängt, gibt den Lesewert mit dem Ni­ veau, der der Potentialdifferenz zwischen der ersten und der zweiten Signalleitung entspricht, aus. Der Lesewert, der zum Bei­ spiel auch in der Differenz zweier Potentiale bestehen kann, er­ reicht das erste Niveau, wenn das Potential auf der ersten Si­ gnalleitung um die erste vorbestimmte Spannung höher als das auf der zweiten Signalleitung ist, und er erreicht das zweite Niveau, wenn das Potential auf der ersten Signalleitung um die zweite vorbestimmte Spannung niedriger als das Potential auf der zweiten Signalleitung ist.

Das zweite Ausgleichssignal, das von der Ausgleichssignalerzeu­ gungsschaltung ausgegeben wird, erreicht das dritte Niveau, wenn der Betrag der Potentialdifferenz zwischen der ersten und der zweiten Signalleitung entweder die erste vorbestimmte Spannung oder die zweite vorbestimmte Spannung erreicht. Genauer erreicht das zweite Ausgleichssignal das fünfte Niveau, wenn die Verstär­ kungsschaltung eine solche Spannung erreicht (bzw. wenn an diese eine solche Spannung anliegt), daß die Ausgabe des Lesewertes mit entweder dem ersten Niveau oder dem zweiten Niveau möglich ist.

Dementsprechend beginnt die zweite Signalleitungsausgleichsschal­ tung, die das zweite Ausgleichssignal empfängt, den Ausgleich der ersten und der zweiten Signalleitung. Dieses kann die Potential­ differenz zwischen der ersten und der zweiten Signalleitung daran hindern, daß sie den Maximalwert erreicht, und zur selben Zeit den Ausgleichs für den nachfolgenden Betriebsablauf vervollstän­ digen, so daß die für das Lesen von Daten nach der Eingabe der nachfolgenden Adresse benötigte Zeit verkürzt werden kann.

Derart kann die Zugriffszeit verkürzt werden, und nebenbei kann ein Anstieg der Zugriffszeit aufgrund einer Signalverzögerung, wenn Eingabe/Ausgabe-Leitungen hierarchisch ausgebildet sind, verhindert werden.

Eine Halbleiterspeichervorrichtung nach einer weiteren Ausfüh­ rungsform weist eine erste und eine zweite Signalleitung, eine Mehrzahl von Signalleitungspaaren, eine Verstärkungsschaltung, eine Ausgleichssignalerzeugungsschaltung, eine erste Signallei­ tungsausgleichsschaltung und eine zweite Signalleitungsaus­ gleichsschaltung auf.

Die erste und die zweite Signalleitung erstrecken sich entspre­ chend in einer vorbestimmten Richtung, sie sind nebeneinanderlie­ gend angeordnet, und sie empfangen Potentiale, die einem Wert einer Speicherzelle entsprechen.

Die Mehrzahl von Signalleitungspaaren ist entlang der ersten und der zweiten Signalleitung vorgesehen, wobei jedes Paar senkrecht zu der ersten und der zweiten Signalleitung angeordnet ist, und jeweils aus einer dritten Signalleitung, die der ersten Signal­ leitung entspricht, und einer vierten Signalleitung, die der zweiten Signalleitung entspricht, besteht, wobei diese dritten und vierten Signalleitungen mit der entsprechenden ersten bzw. zweiten Signalleitung über eine Verbindungsschaltung verbunden sind, die eine Verbindung bzw. Verbindungstrennung zwischen die­ sen als Reaktion auf ein Verbindungssignal ausführt.

Die Verstärkungsschaltung empfängt die Potentiale auf der ersten und der zweiten Signalleitung und gibt einen Lesewert aus, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um eine erste vorbestimmte Spannung höher als das Potential auf der zweiten Signalleitung ist, und der ein zweites Niveau erreicht, wenn das Potential auf der ersten Signalleitung um eine zweite vorbestimmte Spannung niedriger als das Potential auf der zweiten Signalleitung ist.

Die Ausgleichssignalerzeugungsschaltung empfängt ein Schreibsi­ gnal, das ein drittes Niveau zur Zeit des Datenlesens erreicht, und das sich von dem dritten Niveau auf ein viertes Niveau zur Zeit des Datenschreibens ändert, sie empfängt außerdem ein Adreß­ signal und sie gibt ein erstes Ausgleichssignal, das zwei Niveaus aufweisen kann, und das sich von einem fünften Niveau auf ein sechstes Niveau zum Halten des sechsten Niveaus für einen vorbe­ stimmten Zeitraum als Reaktion auf die Änderung des Schreibsi­ gnals von dem vierten Niveau auf das dritte Niveau ändert, und das das fünfte Niveau zu Zeit des Datenlesens erreicht, und ein zweites Ausgleichssignal aus, das sich von einem siebten Niveau auf ein achtes Niveau als Reaktion auf die Änderung des Adreßsi­ gnals ändert, wenn das Schreibsignal auf dem dritten Niveau ist, das das siebte Niveau erreicht, wenn der Betrag einer Potential­ differenz zwischen der ersten und der zweiten Signalleitung ent­ weder die erste oder die zweite vorbestimmte Spannung ist, das sich von dem siebten Niveau auf das achte Niveau als Reaktion auf die Änderung des Adreßsignals zur Zeit des Datenschreibens än­ dert, und das sich von dem achten Niveau auf das siebte Niveau als Reaktion auf die Änderung der Schreibsignals von dem vierten Niveau auf das dritte Niveau ändert.

Die Mehrzahl der ersten Signalleitungsausgleichsschaltungen ist entsprechend der entsprechenden Mehrzahl von Signalleitungspaaren vorgesehen, und jede Schaltung empfängt das erste Ausgleichssi­ gnal zum Ausgleichen der Potentiale auf der entsprechenden drit­ ten und vierten Signalleitung, wenn das erste Ausgleichssignal auf dem sechsten Niveau ist, und zum Stoppen des Ausgleichs, wenn das erste Ausgleichssignal auf dem fünften Niveau ist.

Die zweite Signalleitungsausgleichsschaltung ist mit der ersten und der zweiten Signalleitung verbunden und empfängt das zweite Ausgleichssignal zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das zweite Ausgleichssignal auf dem siebten Niveau ist, und zum Stoppen des Ausgleichs, wenn das zweite Ausgleichssignal auf dem achten Niveau ist.

Zur Zeit des Datenlesens ist das Schreibsignal auf dem dritten Niveau und das erste Ausgleichssignal, das von der Ausgleichssi­ gnalerzeugungsschaltung ausgegeben wird, bleibt auf dem fünften Niveau, so daß die erste Signalleitungsausgleichsschaltung einen Ausgleich der dritten und der vierten Signalleitung nicht aus­ führt.

Während dessen ändert sich das zweite Ausgleichssignal, das von der Ausgleichssignalerzeugungsschaltung ausgegeben wird, von dem siebten Niveau auf das achte Niveau als Reaktion auf die Änderung des Adreßsignals. Als Reaktion darauf stoppt die zweite Signal­ leitungsausgleichsschaltung den Ausgleich der ersten und der zweiten Signalleitung.

Darum wird zur Zeit des Datenlesens nur der Ausgleich der ersten und der zweiten Signalleitung ausgeführt, und der Ausgleich der dritten und der vierten Signalleitungen wird nicht ausgeführt, wodurch eine ungenügende Ausgabe des Lesewertes aufgrund einer Übertragungsverzögerung des Ausgleichssignals an die erste Si­ gnalleitungsausgleichsschaltung, die entsprechend des Signallei­ tungspaares angeordnet ist, das aus der dritten und vierten Si­ gnalleitung besteht, die am weitesten von der Ausgleichssignal­ erzeugungsschaltung entfernt angeordnet sind, verhindert werden kann. Darum kann die zum Lesen von Daten nach der Eingabe einer Adresse benötigte Zeit verkürzt werden, wodurch ein Anstieg der Zugriffszeit aufgrund einer Signalverzögerung verhindert werden kann.

Weiter werden im Betrieb Potentiale entsprechend zu dem Wert der Speicherzelle auf die erste und die zweite Signalleitung ausgege­ ben. Die Verstärkungsschaltung, die die Potentiale auf diesen Signalleitungen empfängt, gibt einen Lesewert mit dem Niveau, das der Potentialdifferenz zwischen der ersten und der zweiten Si­ gnalleitung entspricht, aus. Der Lesewert erreicht das erste Ni­ veau, wenn das Potential auf der ersten Signalleitung um die er­ ste vorbestimmte Spannung höher als das Potential auf der zweiten Signalleitung ist, und erreicht das zweite Niveau, wenn das Po­ tential auf der ersten Signalleitung um das zweite vorbestimmte Potential niedriger als das auf der zweiten Signalleitung ist.

Das zweite Ausgleichssignal, das von der Ausgleichssignalerzeu­ gungsschaltung ausgegeben wird, erreicht das siebte Niveau, wenn der Betrag der Potentialdifferenz zwischen der ersten und der zweiten Signalleitung entweder die erste oder die zweite vorbe­ stimmte Spannung erreicht. In anderen Worten, das zweite Aus­ gleichssignal erreicht das siebte Niveau als Reaktion darauf, daß die Verstärkungsschaltung eine solche Spannung erreicht, die die Ausgabe des Lesewertes mit entweder dem ersten oder dem zweiten Niveau erlaubt.

Dementsprechend beginnt die zweite Signalleitungsausgleichsschal­ tung, die das zweite Ausgleichssignal empfängt, den Ausgleich der ersten und der zweiten Signalleitung, wodurch die die Potential­ differenz zwischen der ersten und der zweiten Signalleitung daran gehindert werden kann, den Maximalwert zu erreichen, und zur sel­ ben Zeit kann der Ausgleich für den nachfolgenden Betriebsablauf vervollständigt werden. Derart wird die zum Lesen von Daten nach der Eingabe der nachfolgenden Adresse benötigte Zeit verkürzt.

Außerdem ändert sich das Schreibsignal von dem dritten Niveau auf das vierte Niveau zur Zeit des Datenschreibens, und es ändert sich von dem vierten Niveau auf das dritte Niveau nach der Ver­ vollständigung bzw. Vollendung des Schreibens. Das erste Aus­ gleichssignal, das von der Ausgleichssignalerzeugungsschaltung ausgegeben wird, ändert sich von dem fünften Niveau auf das sech­ ste Niveau zum Halten des sechsten Niveaus für einen vorbestimm­ ten Zeitraum als Reaktion auf die Änderung des Schreibsignals von dem vierten auf das dritte Niveau. Als Reaktion darauf führt die erste Signalleitungsausgleichsschaltung den Ausgleich der dritten und der vierten Signalleitung für einen vorbestimmten Zeitraum aus.

Das zweite Ausgleichssignal, das von der Ausgleichssignalerzeu­ gungsschaltung ausgegeben wird, ändert sich von dem siebten Ni­ veau auf das achte Niveau als Reaktion auf die Änderung des Adreßsignals. Als Reaktion darauf stoppt die zweite Signallei­ tungsausgleichsschaltung den Ausgleich der ersten und der zweiten Signalleitung.

Nach dem Schreiben der Daten bzw. des Wertes ändert sich das zweite Ausgleichssignal von dem achten Niveau auf das siebte Ni­ veau als Reaktion auf die Änderung des Schreibsignals von dem vierten Niveau auf das dritte Niveau. Als Reaktion darauf führt die zweite Signalleitungsausgleichsschaltung den Ausgleich der ersten und der zweiten Signalleitung aus.

Wie oben beschrieben, wird der Ausgleich durch beide, die erste und die zweite Signalleitungsausgleichsschaltung ausgeführt, nachdem die Potentialdifferenz zwischen der ersten und der zwei­ ten Signalleitung und die Potentialdifferenz zwischen der dritten und der vierten Signalleitung, die mit der ersten und der zweiten Signalleitung verbunden sind, die Maximalwerte zur Zeit des Da­ tenschreibens erreichen, wodurch eine Beschleunigung des Aus­ gleichs der ersten und der zweiten Signalleitung und der dritten und der vierten Signalleitung, die mit der ersten und der zweiten Signalleitung verbunden sind, erreicht wird.

Darum wird die Zeit, die zum Lesen von Daten nach der Eingabe der nachfolgenden Adresse benötigt wird, verkürzt.

Derart kann die Halbleiterspeichervorrichtung nach dieser Ausfüh­ rungsform die Zugriffszeit verkürzen, und unter anderem kann die Vorrichtung den Anstieg der Zugriffszeit aufgrund einer Signal­ verzögerung, wenn die Eingabe/Ausgabe-Leitungen hierarchisch aus­ gebildet sind, verhindern.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren. Von den Figuren zeigen:

Fig. 1 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung nach einer ersten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 2 ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 1 gezeigten Halbleiterspeichervorrichtung zeigt;

Fig. 3 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung nach einer zweiten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 4 ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 3 gezeigten Halbleiterspeichervorrichtung zeigt;

Fig. 5 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung nach einer dritten Ausfüh­ rungsform zeigt;

Fig. 6 ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 5 gezeigten Halbleiterspeichervorrichtung zeigt;

Fig. 7 ein Schaltbild, das eine Struktur einer Halblei­ terspeichervorrichtung nach einer vierten Ausfüh­ rungsform zeigt;

Fig. 8 ein Schaltbild, das eine Struktur der in Fig. 7 gezeigten Ausgleichssignalerzeugungsschaltung zeigt;

Fig. 9 ein Zeitablaufdiagramm, das Betriebsabläufe der in den Fig. 7 und 8 gezeigten Halbleiterspeichervor­ richtung zeigt;

Fig. 10 ist ein Schaltbild, das eine Ausgleichssignaler­ zeugungsschaltung in einer Halbleiterspeichervor­ richtung nach einer fünften Ausführungsform zeigt;

Fig. 11 ist ein Zeitablaufdiagramm, das Betriebsabläufe der Halbleiterspeichervorrichtung mit der in Fig. 10 gezeigten Ausgleichssignalerzeugungsschaltung zeigt;

Fig. 12 ein Schaltbild, das eine Struktur einer herkömm­ lichen Halbleiterspeichervorrichtung zeigt; und

Fig. 13 ist ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 12 gezeigten Halbleiterspeichervor­ richtung zeigt.

Ausführungsform 1

Es wird nun eine erste Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 1 ist ein Schaltbild, das eine Struktur einer Halbleiterspeichervorrichtung nach der ersten Ausführungsform zeigt.

Wie in Fig. 1 gezeigt ist, empfängt ein Adreßpuffer 100 ein ex­ tern angelegtes Adreßsignal ADD über einen Adreßanschluß (Adreß­ anschlußstift) 101 und gibt ein internes Adreßsignal intADD für eine interne Schaltung aus. Eine Ausgleichssignalerzeugungsschal­ tung 200 weist eine Adreßänderungserkennungsschaltung 210, eine Schreibbeendigungserkennungsschaltung 220, eine ODER-Schaltung 230, eine erste Signalerzeugungsschaltung 240 und eine zweite Signalerzeugungsschaltung 250 auf.

Die Ausgleichssignalerzeugungsschaltung 200 empfängt ein Schreib­ signal WE, das das H-Niveau zur Zeit des Schreibens erreicht, und das das L-Niveau zur Zeit des Lesens erreicht, und das von dem Adreßpuffer 100 angelegte interne Adreßsignal intADD. Außerdem gibt die Ausgleichssignalerzeugungsschaltung 200 ein Ausgleichs­ signal ϕ_E aus, das sich als Reaktion auf eine Änderung des inter­ nen Adreßsignals intADD zur Zeit des Lesens vom H-Niveau auf das L-Niveau ändert, und das dann das H-Niveau erneut erreicht.

In der Adreßsignalerzeugungsschaltung 200 empfängt die Adreßände­ rungserkennungsschaltung 210 das von dem Adreßpuffer 100 angeleg­ te interne Adreßsignal intADD und gibt ein Adreßänderungssignal ϕ₀ aus, das das H-Niveau für einen vorbestimmten Zeitraum als Reaktion auf eine Änderung des internen Adreßsignals intADD er­ reicht.

Die Schreibbeendigungserkennungsschaltung 220 weist eine NOR- Schaltung 221, Inverter 222, 223, 224 und Kondensatoren 225, 226 auf. Die NOR-Schaltung 221 weist einen Eingabeknoten auf, der mit einem Knoten 201 verbunden ist, der das Schreibsignal WE empfängt. Die Inverter 222, 223 und 224 sind in Reihe zwischen den Knoten 201 und den anderen Eingabeknoten der NOR-Schaltung 221 geschaltet.

Ein Stromversorgungspotential V_CC ist an einen Stromversorgungs­ potentialknoten 202 angelegt. Das Massepotential (Erdpotential) ist an einen Massepotentialknoten 203 angelegt. Der Kondensator 225 ist zwischen den Stromversorgungspotentialknoten 202 und ei­ nen Ausgabeknoten des Inverters 222 verbunden, bzw. geschaltet. Der Kondensator 226 ist zwischen den Ausgabeknoten des Inverters 222 und den Massepotentialknoten 203 geschaltet bzw. verbunden (im folgenden als geschaltet bezeichnet).

Wie oben beschrieben, empfängt die Schreibbeendigungserkennungs­ schaltung 220 das Schreibsignal WE und gibt aus der NOR-Schaltung 221 ein Schreibbeendigungssignal ϕ_W aus, das das H-Niveau für einen vorbestimmten Zeitraum als Reaktion auf das Fallen des Schreibsignals WE von dem H-Niveau auf das L-Niveau erreicht.

Die ODER-Schaltung 230 empfängt das Adreßänderungssignal ϕ₀, das von der Adreßänderungserkennungsschaltung 210 angelegt wird, und das Schreibbeendigungssignal ϕ_W, das von der Schreibbeendigungs­ erkennungsschaltung 220 angelegt wird. Die ODER-Schaltung 230 gibt ein Signal ϕ₁ aus, das das H-Niveau erreicht, wenn minde­ stens eines der Eingabesignale auf dem H-Niveau ist.

Die erste Signalerzeugungsschaltung 240 weist eine Verzögerungs­ schaltung 241 und eine R-S-Flip-Flop-Schaltung 242 auf. Die Ver­ zögerungsschaltung 241 weist Inverter 241a und 241b und Kondensa­ toren 241c und 241d auf. Die R-S-Flip-Flop-Schaltung 242 empfängt das von der ODER-Schaltung 230 angelegte Signal ϕ₁ an einen Kno­ ten (S) auf einer Setzeingangsseite und ein erstes Signal ϕ₂, das von einem Setzprioritätsausgabeknoten (Q) ausgegeben wird, über die Verzögerungsschaltung 241 an einen Knoten (R) auf einer Rück­ setzeingangsseite.

Wie oben beschrieben, empfängt die erste Signalerzeugungsschal­ tung 240 das Signal ϕ₁ und ein Signal (ein Verzögerungssignal), das durch das Durchlaufen des intern erzeugten ersten Signals ϕ₂ durch die Verzögerungsschaltung 241 erhalten wird. Dann gibt die erste Signalerzeugungsschaltung 240 das Signal ϕ₂ aus, das sich von dem L-Niveau auf das H-Niveau als Reaktion auf die Änderung des Signals ϕ₁ von dem L-Niveau auf das H-Niveau ändert, und das sich von dem H-Niveau auf das L-Niveau als Reaktion auf die Ände­ rung des Verzögerungssignals von dem L-Niveau auf das H-Niveau ändert.

Die zweite Signalerzeugungsschaltung 250 weist Inverter 251, 253 und 255 und NAND-Schaltungen 252 und 254 auf. In der zweiten Si­ gnalerzeugungsschaltung 250 empfängt der Inverter 251 das Signal an einem Eingabeknoten. Die NAND-Schaltung 252 empfängt eine Ausgabe des Inverters 251 an einem Eingabeknoten und das erste Signal ϕ₁ an dem anderen Eingabeknoten. Der Inverter 253 empfängt das Schreibsignal WE an einem Eingabeknoten. Die NAND-Schaltung 254 empfängt eine Ausgabe des Inverters 253 an einem Eingabekno­ ten und eine Ausgabe der NAND-Schaltung 252 an dem anderen Ein­ gabeknoten. Der Inverter 255 empfängt eine Ausgabe der NAND- Schaltung 254 an einem Eingabeknoten und gibt das Ausgleichssi­ gnal ϕ_E aus.

Wie oben beschrieben, empfängt die zweite Signalerzeugungsschal­ tung das Signal ϕ₁, das von der ODER-Schaltung 230 angelegt wird, das erste Signal ϕ₂, das von der ersten Signalerzeugungsschaltung 240 angelegt wird, und das Schreibsignal WE. Die zweite Signal­ erzeugungsschaltung 250 gibt das Ausgleichssignal ϕ_E aus, das das H-Niveau erreicht, wenn das Schreibsignal WE auf dem L-Niveau und zur selben Zeit das Signal ϕ₁ auf dem H-Niveau oder das erste Si­ gnal ϕ₂ auf dem L-Niveau ist, und das das L-Niveau erreicht, wenn das Schreibsignal WE auf dem H-Niveau oder das Signal ϕ₁ auf dem L-Niveau und zur selben Zeit das erste Signal ϕ₂ auf dem H-Niveau ist.

Ein Zeilendekoder 300 empfängt das erste Signal ϕ₂, das von der Ausgleichssignalerzeugungsschaltung 200 angelegt wird, und das interne Adreßsignal intADD vom Adreßpuffer 100. Dann hebt der Zeilendekoder 300 eines der Potentiale WL₁, WL₂, ... auf einer aus einer Mehrzahl von Wortleitungen 310 (allgemeine Bezeichnung für 310a, 310b, ...) von dem L-Niveau auf das H-Niveau als Reaktion auf das interne Adreßsignal intADD an, wenn das erste Signal ϕ₂ auf dem H-Niveau ist. Im Gegensatz dazu bringt der Zeilendekoder 300, wenn das erste Signal ϕ₂ auf dem L-Niveau ist, alle Wortlei­ tungen 310 zum Erreichen des L-Niveaus.

Ein Speicherzellenfeld 400 weist eine Mehrzahl von Speicherzellen 410 (allgemeine Bezeichnung für 410aa, 410ab, ...), eine Mehrzahl von Wortleitungen 310 (allgemeine Bezeichnung für 310a, 310b, ...) und eine Mehrzahl von Bitleitungspaaren 420 und 421 (allge­ meine Bezeichnung für 420a und 421a, 420b und 421b, ...) auf. In dem Speicherzellenfeld 400 ist eine Speicherzelle 410 entspre­ chend zu jeder Kreuzung einer Wortleitung 310 und eines Bitlei­ tungspaares 420 und 421 angeordnet, wodurch die Speicherzellen 410 in Matrixart angeordnet sind. Die Wortleitung 310 und das Bitleitungspaar 420 und 421 sind entsprechend mit der Speicher­ zelle 410 verbunden.

Jede aus der Mehrzahl der Speicherzellen 410 weist zwei Treiber­ transistoren 411 und 412 (allgemeine Bezeichnung für 411aa, 411ab, ..., und allgemeine Bezeichnung für 412aa, 412ab, ...), zwei Widerstände eines Hochlast-Typs 413 und 414 (allgemeine Be­ zeichnung für 413aa und 413ab ..., und allgemeine Bezeichnung für 414aa und 414ab, ...) und zwei Zugriffstransistoren 415 und 416 (allgemeine Bezeichnung für 415aa und 415ab ..., und allgemeine Bezeichnung für 416aa und 416ab, ...) auf.

Die Sourceelektroden beider Treibertransistoren 411 und 412 sind mit einem Massepotentialknoten 203 verbunden, und jeweils die Gateelektrode von einem der Treibertransistoren aus dem Paar von Treibertransistoren 411 und 412 ist jeweils mit der Drainelektro­ de des anderen Treibertransistors aus dem Paar von Treibertransi­ storen 411 und 412 verbunden. Der Widerstand 413 ist zwischen den Stromversorgungspotentialknoten 202 und die Drainelektrode des Treibertransistors 411 verbunden bzw. geschaltet. Der Widerstand 414 ist zwischen den Stromversorgungspotentialknoten 202 und die Drainelektrode des Treibertransistors 412 geschaltet bzw. verbun­ den (im folgenden als geschaltet bezeichnet).

Der Zugriffstransistor 415 ist zwischen die Bitleitung 420 und die Drainelektrode des Treibertransistors 411 geschaltet bzw. verbunden, und seine Gateelektrode ist mit der Wortleitung 310 verbunden. Der Zugriffstransistor 416 ist zwischen die Bitleitung 421 und die Drainelektrode des Treibertransistors 412 verbunden bzw. geschaltet, und seine Gateelektrode ist mit der Wortleitung 310 verbunden.

Ein Spaltendekoder 500 empfängt das vom Adreßpuffer 100 angelegte interne Adreßsignal intADD und hebt eines der Potentiale CSL₁, CSL₂, ... auf einer aus der Mehrzahl von Spaltenauswahlleitungen 510 (allgemeine Bezeichnung für 510a, 510b, ...) von dem L-Niveau auf das H-Niveau als Reaktion auf das interne Adreßsignal intADD an.

Eine I/O-Gatter-Schaltung 600 weist ein Paar von n-Kanal-MOS- Transistoren 620 und 621 (allgemeine Bezeichnung für 620a und 621a, 620b und 621b, ...) auf. In der I/O-Gatter-Schaltung 600 sind die Transistoren 620 und 621 entsprechend zwischen Bitlei­ tungspaare 420 und 421 und ein I/O-Leitungspaar 610 und 611 ver­ bunden bzw. geschaltet. Die I/O-Gatter-Schaltung 600 mit einem solchen Aufbau überträgt ein Potentialpaar BL₁ und /BL₁, BL₂ und /BL₂, ... von einem Bitleitungspaar 420 und 421 auf das I/O-Lei­ tungspaar 610 und 611.

Eine Bitleitungsausgleichsschaltung 700 weist Transistoren zum Vorladen 701 und 702 und einen Transistor zum Ausgleichen 703 entsprechend zu jedem Bitleitungspaar auf. In der Bitleitungsaus­ gleichsschaltung 700 ist der Vorladetransistor 701 zwischen den Stromversorgungspotentialknoten 202 und eine Bitleitung 420 ge­ schaltet bzw. verbunden und empfängt an seiner Gateelektrode das Ausgleichssignal ϕ_E. Der Vorladetransistor 702 ist zwischen den Stromversorgungspotentialknoten 202 und eine Bitleitung 421 ver­ bunden bzw. geschaltet und empfängt an seiner Gateelektrode das Ausgleichssignal ϕ_E.

Der Ausgleichstransistor 703 ist zwischen die Bitleitung 420 und die Bitleitung 421 geschaltet und empfängt das Ausgleichssignal ϕ_E an seiner Gateelektrode. Jeder der Vorladetransistoren 701 und 702 weist eine Schwellspannung von V_th auf.

Wie oben beschrieben, empfängt die Bitleitungsausgleichsschaltung 700 das Ausgleichssignal ϕ_E, das von der Ausgleichssignalerzeu­ gungsschaltung 200 ausgegeben wird, und gleicht die Potentiale auf dem Bitleitungspaar 420 und 421 auf ein Potential V_CC-V_th, das um die Schwellspannung V_th niedriger als das Stromversorgungspo­ tential V_CC ist, aus, wenn das Ausgleichssignal ϕ_E nahezu das Stromversorgungspotential V_CC (das H-Niveau) erreicht.

Eine Differenzverstärkungsschaltung 800 empfängt das erste Signal ϕ₂, das von der Ausgleichssignalerzeugungsschaltung 200 angelegt wird, und Potentiale IO und /IO auf I/O-Leitungen 610 und 611. Die Differenzverstärkungsschaltung 800 verstärkt eine Potential­ differenz auf dem I/O-Leitungspaar 610 und 611, wenn das erste Signal ϕ₂ auf dem H-Niveau ist, um Lesedaten RD und /RD auszuge­ ben, während die Schaltung die Lesedaten RD und /RD verriegelt, wenn das erste Signal ϕ₂ auf dem L-Niveau ist. Eine Ausgabepuf­ ferschaltung 900 empfängt die von der Differenzverstärkungsschal­ tung 800 angelegten Lesedaten RD und /RD und gibt als Reaktion darauf Ausgabedaten (einen Ausgabewert) Dout an einen Ausgabean­ schluß (Ausgabeanschlußstift) 901 aus.

Nun werden Betriebsabläufe der in Fig. 1 gezeigten Halbleiter­ speichervorrichtung mit der oben beschriebenen Struktur beschrie­ ben. Fig. 2 ist ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 1 gezeigten Halbleiterspeichervorrichtung zeigt. Die fol­ gende Beschreibung basiert auf dem in Fig. 2 gezeigten Zeitab­ laufdiagramm.

Es wird angenommen, daß Daten mit dem H-Niveau bzw. dem L-Niveau in den Speicherzellen 410aa bzw. 410bb von den Speicherzellen 400, die in Fig. 1 gezeigt sind, gespeichert sind. Es wird außer­ dem angenommen, daß die Daten bzw. der Wert mit dem L-Niveau an­ fänglich aus der Speicherzelle 410bb gelesen werden.

Nach dem Lesen der Daten bzw. des Wertes mit dem L-Niveau werden Betriebsabläufe zum Lesen von Daten auf dem H-Niveau aus der Speicherzelle 410aa, zum erneuten Lesen von Daten auf dem L-Ni­ veau aus der Speicherzelle 410bb und dann zum Schreiben von Daten auf dem L-Niveau in die Speicherzelle 410aa im folgenden genauer beschrieben.

Zuerst wird ein Zustand vor dem Zeitpunkt t₁₀, zu dem sich ein extern angelegtes Adreßsignal ADD von A₂ auf A₁ ändert, wie in Fig. 2(a) gezeigt ist, beschrieben.

In diesem Fall ist das Ausgleichssignal ϕ_E, das von der Aus­ gleichssignalerzeugungsschaltung 200 ausgegeben wird, auf dem H- Niveau, wie in Fig. 2(g) gezeigt ist. Dementsprechend sind die Vorladetransistoren 701, 702 und der Ausgleichstransistor 703, die das Ausgleichssignal ϕ_E an ihren Gates empfangen, entspre­ chend leitend gemacht. Darum werden die Potentiale BL₁ und /BL₁, BL₂ und /BL₂, ... auf den Bitleitungen 420 und 421 auf einen Wert von V_CC-V_th ausgeglichen, wie in Fig. 2(m) und (n) gezeigt ist.

In der Zwischenzeit ist das erste Signal ϕ₂, das von der Aus­ gleichssignalerzeugungsschaltung 200 ausgegeben wird, auf dem L- Niveau, wie in Fig. 2(f) gezeigt ist, so daß der Zeilendekoder 300, der das erste Signal ϕ₂ empfängt, alle Potentiale WL₁, WL₂ ... auf den Wortleitungen 310 zum Erreichen des L-Niveaus bringt, wie in Fig. 2(h) und (i) gezeigt ist.

Als Antwort darauf werden die Zugriffstransistoren 415 und 416 in der Speicherzelle 410 nicht-leitend gemacht. Darum fließt kein Strom von den Vorladetransistoren 701 und 702 über die Bitleitun­ gen 420 bzw. 421 in die Speicherzelle 410.

In der Zwischenzeit hebt der Spaltendekoder 500 das Potential CSL₂ auf der Spaltenauswahlleitung 510b entsprechend dem Adreßsi­ gnal A₂ auf das H-Niveau, wie in Fig. 2(k) gezeigt ist, wodurch die n-Kanal-MOS-Transistoren 620b und 621b in der I/O-Gatter­ schaltung 600, die das Potential CSL₂ an den Gateelektroden emp­ fangen, leitend gemacht werden.

Darum werden die Bitleitungen 420b und 421b entsprechend mit den I/O-Leitungen 610 und 611 über die n-Kanal-MOS-Transistoren 620b und 621b verbunden, wodurch die Potentiale IO und /IO auf den I/O-Leitungen 610 und 611 ausgeglichen werden, wie in Fig. 2(p) gezeigt ist.

Die Differenzverstärkungsschaltung 800, die das erste Signal ϕ₂ auf dem L-Niveau empfängt, verriegelt die Lesedaten RD mit dem L- Niveau und die Lesedaten /RD mit dem H-Niveau zur Ausgabe, wie in Fig. 2(q) gezeigt ist. Die Ausgabepufferschaltung 900 gibt Aus­ gabedaten Dout mit dem L-Niveau an den Ausgabeanschlußstift 901 aus, wie in Fig. 2(r) gezeigt ist.

Dann, wenn das extern angelegte Adreßsignal ADD sich zum Zeit­ punkt t₁₀ von A₂ auf A₁ ändert, wie in Fig. 2(a) gezeigt ist, wird als Antwort darauf das von dem Adreßpuffer 100 ausgegebene inter­ ne Adreßsignal intADD geändert. Als Antwort darauf gibt die Adreßänderungserkennungsschaltung 210, die das interne Adreßsi­ gnal intADD empfängt, das Adreßänderungssignal ϕ₀ aus, das das H- Niveau für einen vorbestimmten Zeitraum bis zum Zeitpunkt t₁₂ er­ reicht, wie in Fig. 2(c) gezeigt ist.

In der Zwischenzeit bleibt das Schreibbeendigungssignal ϕ_W, das von der Schreibbeendigungserkennungsschaltung 220 ausgegeben wird, auf dem L-Niveau, da das Schreibsignal WE auf dem L-Niveau bleibt, wie in Fig. 2(d) gezeigt ist. Die ODER-Schaltung 230, die das Schreibbeendigungssignal ϕ_W und das Adreßänderungssignal ϕ₀, das das H-Niveau aufweist, empfängt, gibt das Signal ϕ₁ aus, das das H-Niveau für einen vorbestimmten Zeitraum erreicht, wie in Fig. 2(e) gezeigt ist. Die R-S-Flip-Flop Schaltung 242 in der ersten Signalerzeugungsschaltung 240 empfängt das Signal ϕ₁ an dem Setzeingang und gibt als Reaktion darauf das Signal ϕ₂ aus, das von dem L-Niveau auf das H-Niveau steigt, wie in Fig. 2(f) gezeigt ist.

Der Inverter 251 in der zweiten Signalerzeugungsschaltung 250 gibt an die NAND-Schaltung 252 ein Signal aus, das das L-Niveau aufweist, welches durch Invertieren des Signals ϕ₁, das das H- Niveau aufweist, erhalten wird. Als Antwort darauf gibt die NAND- Schaltung 252 ein Signal mit den H-Niveau an die NAND-Schaltung 254 aus. Die NAND-Schaltung 254 empfängt außerdem von dem Inver­ ter 253 ein Signal, das das H-Niveau aufweist, welches durch In­ vertieren des Schreibsignals WE, das das L-Niveau aufweist, er­ halten wird, und sie gibt ein Signal mit dem L-Niveau an den In­ verter 255 aus. Das Ausgleichssignal ϕ_E, das von dem Inverter 255 ausgegeben wird, bleibt auf dem H-Niveau, wie in Fig. 2(g) ge­ zeigt ist.

Die Vorladetransistoren 701, 702 und der Ausgleichstransistor 703, die das Ausgleichssignal ϕ_E an den Gateelektroden empfangen, bleiben leitend. Die Potentiale BL₁ und /BL₁, BL₂ und /BL₂, ... auf den Bitleitungen 420 und 421 werden immer noch auf V_CC-V_th ausgeglichen, wie in Fig. 2(m) und (n) gezeigt ist.

Andererseits hebt der Zeilendekoder 300 das Potential WL₁ auf der Wortleitung 310a zum Zeitpunkt t₁₁ auf das H-Niveau als Reaktion auf die Änderung des Adreßsignals ADD von A₂ auf A₁ zum Zeitpunkt t₁₀ an, wie in Fig. 2(h) gezeigt ist. Als Reaktion darauf werden die Zugriffstransistoren 415aa bzw. 416aa in der Speicherzelle 410aa leitend bzw. leitend gemacht.

Zu dieser Zeit werden die Potentiale BL₁ und /BL₁ auf den Bitlei­ tungen 420a und 421a ausgeglichen, wie in Fig. 2(m) gezeigt ist. Da jedoch die entsprechenden AN-Widerstände der Zugriffstransi­ storen 415aa und 416aa relativ groß sind, bleiben die Potentiale an den entsprechenden Drainelektroden der Treibertransistoren 411aa und 412aa auf dem H-Niveau bzw. dem L-Niveau. Als Reaktion auf die Änderung des Adreßsignals ADD von A₂ auf A₁ zum Zeitpunkt t₁₀ bringt der Spaltendekoder 500 das Potential CSL₂ auf der Spal­ tenauswahlleitung 510b zu einem Zeitpunkt, der im wesentlichen gleich dem Zeitpunkt t₁₁ ist, zum Abfall auf das L-Niveau, wie in Fig. 2(k) gezeigt ist, und hebt das Potential CSL₁ auf der Spal­ tenauswahlleitung 510a auf das H-Niveau, wie in Fig. 2(j) gezeigt ist.

Als Reaktion darauf werden die n-Kanal-MOS-Transistoren 620a und 621a in der I/O-Gatterschaltung 600 entsprechend leitend bzw. leitend gemacht. Dadurch werden die Bitleitungen 420a und 421a mit den I/O-Leitungen 610 bzw. 611 verbunden. Darum werden die Potentiale IO und /IO auf den I/O-Leitungen 610 und 611 ausgegli­ chen, wie in Fig. 2(p) gezeigt ist.

Weiter stoppt als Reaktion darauf, das das erste Signal ϕ₂ das H- Niveau erreicht, die Differenzverstärkerschaltung 800 43987 00070 552 001000280000000200012000285914387600040 0002004432925 00004 43868das Verrie­ geln der Daten RD und /RD und gibt Lesedaten RD und /RD aus, die beide das L-Niveau aufweisen, wie in Fig. 2(q) gezeigt ist. Als Reaktion darauf, daß beide Lesedaten RD und /RD das L-Niveau er­ reichen, gibt der Ausgabepuffer 900 Ausgabedaten Dout auf hoher Impedanz (Hi-Z) aus, wie in Fig. 2(r) gezeigt ist.

Dann fällt das von der Adreßänderungserkennungsschaltung 210 aus­ gegebene Adreßänderungssignal ϕ₀ zum Zeitpunkt t₁₂ auf das L-Ni­ veau, wie in Fig. 2(c) gezeigt ist. Als Reaktion darauf gibt die ODER-Schaltung 230, die das Adreßänderungssignal ϕ₀ und das Schreibbeendigungssignal ϕ_W, das das L-Niveau aufweist, empfängt, das Signal ϕ₁, welches auf das L-Niveau fällt, aus, wie in Fig. 2(e) gezeigt ist.

Zu diesem Zeitpunkt ist die Verzögerungszeit der Verzögerungs­ schaltung 241 noch nicht abgelaufen. Darum wird das erste Signal ϕ₂ mit dem H-Niveau, das von der R-S-Flip-Flop-Schaltung 242 in der ersten Signalerzeugungsschaltung 240 ausgegeben wird, nicht durch die Verzögerungsschaltung 241 in den Rücksetzeingang der R-S-Flip-Flop-Schaltung 242 eingegeben, obwohl das Signal ϕ₁ an dem Setzeingang geändert ist. Derart bleibt das erste Signal ϕ₂ auf dem H-Niveau, wie in Fig. 2(f) gezeigt ist.

Der Inverter 251 in der zweiten Signalerzeugungsschaltung 250 gibt an die NAND-Schaltung 252 ein Signal mit dem H-Niveau aus, das durch Invertieren des Signals ϕ₁ mit dem L-Niveau erhalten wird.

Die NAND-Schaltung 252, die das erste Signal ϕ₂ mit dem H-Niveau empfängt, gibt an die NAND-Schaltung 254 ein Signal mit dem L- Niveau aus. Dann gibt die NAND-Schaltung 254 ein Signal mit dem H-Niveau an den Inverter 255 aus. Das Ausgleichssignal ϕ_E, das von dem Inverter 255 ausgegeben wird, fällt von dem H- auf das L- Niveau, wie in Fig. 2(g) gezeigt ist.

Dementsprechend werden die Vorladetransistoren 701, 702 und der Ausgleichstransistor 703 in der Bitleitungsausgleichsschaltung 700, die das Ausgleichssignal empfangen, entsprechend nicht-lei­ tend gemacht. Darum wird der Ausgleich der Bitleitungen 420 und 421 gestoppt, und die Potentiale auf dem H-Niveau und dem L-Ni­ veau, die entsprechend in den Drainelektroden der Treibertransi­ storen 411aa und 412aa in der Speicherzelle 410a gehalten sind, werden auf die Bitleitungen 420a bzw. 421a gelesen.

Eine Potentialdifferenz zwischen den Potentialen BL₁ und /BL₁ auf den Bitleitungen 420a und 421a wird erzeugt, wie in Fig. 2(m) gezeigt ist, wodurch eine Beziehung zwischen den Potentialen auf den Bitleitungen 420a und 421a durch BL₁ < /BL₁ definiert wird. Als Reaktion darauf steigt die Potentialdifferenz zwischen den Potentialen IO und /IO auf den I/O-Leitungen 610 und 611, die mit den Bitleitungen 420a und 421a verbunden sind, zum Erreichen von ΔV₁ zum Zeitpunkt t₁₃ an, wie in Fig. 2(p) gezeigt ist.

Dementsprechend gibt die Differentialverstärkerschaltung 800, die die Potentiale IO und /IO auf den IO-Leitungen 610 und 611 emp­ fängt, Lesedaten bzw. einen Lesewert RD, die das H-Niveau errei­ chen, und Lesedaten bzw. einen Lesewert /RD, die komplementär zu den Lesedaten RD sind, aus, wenn die Potentialdifferenz zwischen den Potentialen IO und /IO Δ₁ erreicht, wie in Fig. 2(q) gezeigt ist. Dann gibt die Ausgabepufferschaltung 900 an den Ausgabean­ schlußstift 910 Ausgabedaten bzw. einen Ausgabewert Dout aus, die das H-Niveau erreichen, wie in Fig. 2(r) gezeigt ist.

Zu einer Zeit, die im wesentlichen gleich dem Zeitpunkt t₁₃ oder wenig später als der Zeitpunkt t₁₃ ist, wird das erste Signal ϕ₂ mit dem H-Niveau, das von der ersten Signalerzeugungsschaltung 240 ausgegeben wird, durch die Verzögerungsschaltung 241 an den Rücksetzeingang der R-S-Flip-Flop-Schaltung 242 übertragen. Das von der R-S-Flip-Flop-Schaltung 242 ausgegebene erste Signal ϕ₂ wird zurückgesetzt und fällt von dem H-Niveau auf das L-Niveau, wie in Fig. 2(f) gezeigt ist.

Als Reaktion darauf gibt die NAND-Schaltung 252, die das erste Signal ϕ₂ empfängt, ein Signal mit dem H-Niveau an die NAND- Schaltung 254 aus. Außerdem empfängt die NAND-Schaltung 254 von dem Inverter 253 ein Signal mit dem H-Niveau, das durch Invertie­ ren des Schreibsignals WE, das das L-Niveau aufweist, erhalten wird, und gibt ein Signal mit dem L-Niveau an den Inverter 255 aus. Das vom Inverter 255 ausgegebene Ausgleichssignal ϕ_E steigt vom L-Niveau auf das H-Niveau, wie in Fig. 2(g) gezeigt ist.

Dementsprechend werden die Vorladetransistoren 701, 702 und der Ausgleichstransistor 703, die in der Bitleitungsausgleichsschal­ tung 700 das Ausgleichssignal ϕ_E empfangen, entsprechend leitend bzw. leitend gemacht.

Als ein Ergebnis werden die Potentiale auf den Bitleitungen 420 und 421 ausgeglichen, wie in Fig. 2(m) und (n) gezeigt ist. Au­ ßerdem werden die Potentiale auf den I/O-Leitungen 610 und 611, die mit den Bitleitung 420a und 421a verbunden sind, in der Aus­ gleichsschaltung 700 ausgeglichen, wie in Fig. 2(p) gezeigt ist.

Als Reaktion auf das das L-Niveau erreichende erste Signal ϕ₂ verriegelt die Differenzverstärkerschaltung 800 die Lesedaten RD, die das H-Niveau aufweisen, und die Lesedaten /RD, die das L-Ni­ veau aufweisen. Darum bleiben die von dem Ausgabepuffer 900 aus­ gegebenen Ausgabedaten Dout auf dem H-Niveau. Auch als Reaktion auf das das L-Niveau erreichende erste Signal ϕ₂ bringt der Zei­ lendekoder 300 alle Potentiale WL₁, WL₂, ... auf den Wortleitungen 310 zum Erreichen des L-Niveaus, wie in Fig. 2(h) und (i) gezeigt ist.

Dann wird, wenn das extern angelegte Adreßsignal ADD sich von A₁ auf A₂ zum Zeitpunkt t₁₄ ändert, als Reaktion darauf, das interne Adreßsignal intADD geändert, das von dem Adreßpuffer 100 ausgege­ ben wird.

Darum werden während eines Zeitraums vom Zeitpunkt t₁₄ bis zum Zeitpunkt t₁₇ die Adreßänderungssignale ϕ₀, ϕ₁, das erste Signal ϕ₂ und das Ausgleichssignal ϕ_E entsprechend durch dieselben Be­ triebsabläufe wie in dem Zeitraum vom Zeitpunkt t₁₀ bis zum Zeit­ punkt t₁₃ ausgegeben, wie in Fig. 2(c), (e), (f) und (g) gezeigt ist.

Dementsprechend hebt der Zeilendekoder 300 das Potential WL₂ auf der Wortleitung 310b als Reaktion auf die Änderungen des Adreßsi­ gnals ADD von A₁ auf A₂ zum Zeitpunkt t₁₄ auf das H-Niveau an, wie in Fig. 2(i) gezeigt ist. Als Reaktion darauf werden die Zugriff­ stransistoren 415bb und 416bb der Speicherzelle 410bb entspre­ chend leitend gemacht.

Außerdem bringt der Spaltendekoder 500 das Potential CSL₁ auf der Spaltenauswahlleitung 510a zu einem Zeitpunkt, der im wesentli­ chen gleich dem Zeitpunkt t₁₅ ist, als Reaktion auf die Änderungen des Adreßsignals von A₁ auf A₂ zum Zeitpunkt t₁₄ zum Abfall auf das L-Niveau, wie in Fig. 2(j) gezeigt ist, und hebt das Potenti­ al CSL₂ auf der Spaltenauswahlleitung 510b auf das H-Niveau, wie in Fig. 2(k) gezeigt ist.

Als Reaktion darauf werden die n-Kanal-MOS-Transistoren 620b und 621b in der I/O-Gatter-Schaltung 600 entsprechend leitend bzw. leitend gemacht, so daß die Bitleitungen 420b und 421b mit den I/O-Leitungen 610 bzw. 611 verbunden werden. Darum werden die Potentiale IO und /IO auf den I/O-Leitungen 610 und 611 ausgegli­ chen, wie in Fig. 2(p) gezeigt ist.

Die Differentialverstärkerschaltung 800 gibt als Reaktion auf das Erreichen des H-Niveaus durch das erste Signal ϕ₂ zum Zeitpunkt t₁₄ die verriegelten Lesedaten RD und /RD frei und gibt Lesedaten RD und /RD aus, die beide das L-Niveau erreichen (aufweisen), wie in Fig. 2(q) gezeigt ist. Die Ausgabepufferschaltung 900 gibt als Reaktion darauf, daß beide Lesedaten RD und /RD das L-Niveau er­ reichen, Ausgabedaten Dout mit der hohen Impedanz (Hi-Z) aus, wie in Fig. 2(r) gezeigt ist.

Dann fällt das Ausgleichssignal ϕ_E zum Zeitpunkt t₁₆ auf das L- Niveau, wie in Fig. 2(g) gezeigt ist. Als Reaktion werden die Vorladetransistoren 701, 702 und der Ausgleichstransistor 703, die das Ausgleichssignal ϕ_E empfangen, in der Bitleitungsaus­ gleichsschaltung 700 entsprechend nicht-leitend bzw. nicht-lei­ tend gemacht.

Dieses stoppt den Ausgleich der Bitleitungen 420 und 421, wodurch die Potentiale auf dem L-Niveau und dem H-Niveau, die an bzw. in den entsprechenden Drainelektroden der Treibertransistoren 411bb bzw. 412bb in der Speicherzelle 410bb gehalten sind, auf die Bit­ leitungen 420b bzw. 421b gelesen.

Dieses erzeugt eine Potentialdifferenz zwischen den Potentialen BL₂ und /BL₂ auf den Bitleitungen 420b und 421b, wie in Fig. 2(n) gezeigt ist, wodurch die Beziehung zwischen diesen Potentialen durch BL₂ < /BL₂ definiert wird.

Als Reaktion darauf steigt die Potentialdifferenz zwischen den Potentialen IO und /IO auf den I/O-Leitungen 610 und 611, die mit diesen Bitleitungen 420b und 421b verbunden sind, zum Erreichen von zum Zeitpunkt t₁₇ an, wie in Fig. 2(p) gezeigt ist. Wenn die Potentialdifferenz zwischen den Potentialen IO und /IO ΔV₁ erreicht, gibt die Differentialverstärkerschaltung 800, die die Potentiale IO und /IO empfängt, einen Ausgabewert (Ausgabedaten) /RD, der auf das H-Niveau ansteigt, und einen Ausgabewert (Aus­ gabedaten) RD mit dem L-Niveau, der komplementär zu dem Lesewert /RD ist, aus, wie in Fig. 2(q) gezeigt ist. Als Reaktion darauf gibt die Ausgabepufferschaltung 900 an den Ausgabeanschlußstift (Ausgabeanschluß) 901 einen Ausgabewert (Ausgabedaten) Dout aus, der das L-Niveau erhält, wie in Fig. 2(r) gezeigt ist.

Dann, wenn sich das Adreßsignal ADD von A₂ auf A₁ zum Zeitpunkt t₁₈ ändert, wie in Fig. 2(a) gezeigt ist, werden in einem Zeit­ raum, der von dem Zeitpunkt t₁₈ bis zum Zeitpunkt t₂₂ reicht, das Adreßänderungssignal ϕ₀, das Signal ϕ₁ und das erste Signal ϕ₂ entsprechend durch dieselben Betriebsabläufe wie in dem Zeitraum, der vom Zeitpunkt t₁₀ bis zum Zeitpunkt t₁₃ reicht, ausgegeben, wie in Fig. 2(c), (e) und (f) gezeigt ist.

Außerdem werden die Wortleitung 310a und die Spaltenauswahllei­ tung 510a durch dieselben Betriebsabläufe wie in dem vom Zeit­ punkt t₁₀ bis zum Zeitpunkt t₁₃ reichenden Zeitraum ausgewählt, wie in Fig. 2(h) bis (k) gezeigt ist. Das Ausgleichssignal ϕ_E wird auf einem Niveau geliefert, das vergleichbar bzw. ähnlich zu dem Niveau der in einem Zeitraum bis zum Zeitpunkt t₂₁ ausgelese­ nen Daten ist, wie in Fig. 2(g) gezeigt ist.

Falls jedoch das Schreibsignal WE das H-Niveau zum Zeitpunkt t₂₁ erreicht, gibt dann die NAND-Schaltung 254, die ein invertiertes Schreibsignal WE empfängt, das von dem Inverter in der Aus­ gleichssignalerzeugungsschaltung 200 ausgegeben wird, ein Signal auf dem H-Niveau aus, selbst wenn das erste Signal ϕ₂ zum Zeit­ punkt t₂₂ das L-Niveau erreicht. Der Inverter 255 empfängt ein Ausgabesignal der NAND-Schaltung 254 und gibt das Ausgleichssi­ gnal ϕ_E, das auf dem L-Niveau bleibt, aus, wie in Fig. 2(g) ge­ zeigt ist. Die Bitleitungsausgleichsschaltung 700 stoppt das Aus­ gleichen der Bitleitungen 420 und 421.

Wie oben beschrieben ist, steigt, nachdem die Speicherzelle 410aa ausgewählt und mit den I/O-Leitungen 610 und 611 über die Bitlei­ tungen 420a und 421a verbunden ist, das Schreibsignal WE zum Zeitpunkt t₂₁ auf das H-Niveau an. Als Reaktion darauf werden Po­ tentiale auf dem L-Niveau und dem H-Niveau an die I/O-Leitungen 610 und 611 durch einen Datenpuffer (nicht gezeigt) angelegt, wie in Fig. 2(p) gezeigt ist.

Dieses bringt die Potentialdifferenz zwischen den Potentialen IO und /IO zum Anstieg auf den Maximalwert, wodurch die Bitleitungen 420a und 421a, die mit den I/O-Leitungen 610 bzw. 611 verbunden sind, zum Erreichen des L-Niveaus bzw. der H-Niveaus gebracht werden, wie in Fig. 2(m) gezeigt ist.

Dann ändert sich zum Zeitpunkt t₂₃ das Schreibsignal WE von dem H- Niveau auf das L-Niveau, wie in Fig. 2(b) gezeigt ist, wodurch das invertierte Schreibsignal, das durch den Inverter 253 inver­ tiert wird, und das erste Signal ϕ₂ das L-Niveau erreichen. Dem­ entsprechend empfängt die NAND-Schaltung 254 ein Ausgabesignal von der NAND-Schaltung 252 und gibt ein Signal auf dem L-Niveau aus. Der Inverter 255 empfängt ein Ausgabesignal von der NAND- Schaltung 254 und gibt das Ausgleichssignal ϕ_E, das auf das H- Niveau ansteigt, aus, wie in Fig. 2(g) gezeigt ist.

Als Reaktion auf die Änderung des Schreibsignals WE von dem H- Niveau auf das L-Niveau gibt die Schreibbeendigungserkennungs­ schaltung 220 das Schreibbeendigungssignal ϕ_W, das das H-Niveau nur für einen vorbestimmten Zeitraum bis zum Zeitpunkt t₂₄ er­ reicht, wie in Fig. 2(d) gezeigt ist, an die ODER-Schaltung 230 aus. Dementsprechend gibt die ODER-Schaltung 230 das Signal ϕ₁ aus, welches das H-Niveau für einen vorbestimmten Zeitraum er­ reicht, wie in Fig. 2(e) gezeigt ist.

Als Reaktion auf die Änderung des Signals ϕ₁ auf das H-Niveau wird die R-S-Flip-Flop-Schaltung 242 in der ersten Signalerzeu­ gungsschaltung 240 gesetzt, wodurch das erste Signal ϕ₂ das H- Niveau erreicht, wie in Fig. 2(f) gezeigt ist.

Der Zeilendekoder 300, der das erste Signal ϕ₂ empfängt, bringt das Potential WL₁ auf der Wortleitung 310a zum Erreichen des H- Niveaus, wie in Fig. 2(h) gezeigt ist. Wenn das Signal ϕ₁, das L- Niveau zum Zeitpunkt t₂₄ erreicht, wie in Fig. 2(e) gezeigt ist, erreicht das Ausgleichssignal ϕ_E das L-Niveau, und die Daten mit dem L-Niveau, die gerade in die Speicherzelle 410aa geschrieben worden sind, werden über die Bitleitungen 420a und 421a auf die I/O-Leitungen 610 und 611 gelesen.

Wie bei dem Lesebetrieb, erreicht das Ausgleichssignal ϕ_E erneut das H-Niveau, wenn der Lesewert /RD das H-Niveau erreicht. Als Reaktion darauf werden die Bitleitungen 420 und 421 durch die Bitleitungsausgleichsschaltung 700 ausgeglichen, so daß die Po­ tentiale auf den Bitleitungen 420 und 421 gleich werden, wie in Fig. 2(m) und (n) gezeigt ist.

Wie oben beschrieben ist, wird bei der ersten Ausführungsform, wenn die Potentialdifferenz zwischen den Potentialen IO und /IO auf den I/O-Leitungen 610 und 611 den Wert ΔV₁ erreicht, der aus­ reichend für die Differentialverstärkerschaltung 800 ist, um zu erkennen, ob die Daten bzw. der Wert, die auf die I/O-Leitungen 610 bzw. 611 gelesen werden, auf dem H-Niveau oder dem L-Niveau sind, in anderen Worten, wenn die Lesedaten RD und /RD, die von der Differentialverstärkerschaltung 800 ausgegeben werden, das H- Niveau und das L-Niveau oder das L-Niveau oder das H-Niveau er­ reichen, das Ausgleichssignal ϕ_E zum Starten des Ausgleichs (Aus­ gleichsbetrieb) auf das H-Niveau gebracht.

Dieses verhindert, daß die Potentialdifferenz zwischen den I/O- Leitungen 610 und 611 den Maximalwert erreicht, und zur selben Zeit kann der Ausgleich für den nachfolgenden Betriebsablauf im voraus vollendet werden, wodurch die zum Lesen des nachfolgenden Wertes bzw. der nachfolgenden Daten benötigte Zeit verkürzt wer­ den kann.

Indem die Verzögerungszeit der Verzögerungsschaltung 241 so ein­ gestellt wird, daß der Zeitablauf, durch den das Ausgleichssignal ϕ_E das H-Niveau erreicht und den Ausgleich startet, auf einen optimalen Wert eingestellt werden kann, kann außerdem der Anstieg der Potentialdifferenz zwischen den I/O-Leitungen 610 und 611 leicht am Erreichen des Maximalwertes gehindert werden. In diesem Fall ist es ausreichend, den Optimalwert für die Verzögerungszeit abhängig von dem Resultat einer Simulation einzustellen.

In der Zwischenzeit bringt der Zeilendekoder 300 alle Potentiale der Wortleitungen 310 zum Erreichen des L-Niveaus, wenn das erste Signal ϕ₂ das L-Niveau erreicht, und er verbindet die Speicher­ zelle nicht mit den Bitleitungen 420 und 421. Darum fließt, wenn das erste Signal ϕ₂ das L-Niveau erreicht und das Ausgleichssi­ gnal ϕ_E auf das H-Niveau ansteigt, so daß der Ausgleich (Aus­ gleichsbetrieb) der Bitleitungen 420 und 421 gestartet wird, kein Strom von den Bitleitungen 420 und 421 in die Speicherzelle 410, wodurch der Stromverbrauch reduziert werden kann.

Ausführungsform 2

Es wird nun eine zweite Ausführungsform der vorliegenden Erfin­ dung beschrieben. Bei der zweiten Ausführungsform wird die in Fig. 1 gezeigte Ausgleichssignalerzeugungsschaltung 200 zum Aus­ gleich von I/O-Leitungen während eines Page-Mode-Betrieb eines DRAM (Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) angewendet. Fig. 3 ist ein Schaltbild, das eine Struktur einer Halbleiterspeichervorrichtung nach der zwei­ ten Ausführungsform zeigt. Die folgende Beschreibung wird haupt­ sächlich zur Beschreibung des Unterschiedes zwischen der in Fig. 3 gezeigten Halbleiterspeichervorrichtung und der in Fig. 1 ge­ zeigten Halbleiterspeichervorrichtung gegeben.

Wie in Fig. 3 gezeigt ist, empfängt ein Zeilenadreßpuffer 110 ein Zeilenadreßtaktsignal /RAS und ein Adreßsignal ADD, das von einem Adreßanschluß (Adreßanschlußstift) 101 angelegt wird. Der Zeilen­ adreßpuffer 110 nimmt das Adreßsignal ADD als eine Zeilenadresse aus, und gibt ein internes Zeilenadreßsignal RA als Reaktion auf das Abfallen des Zeilenadreßtaktsignals /RAS auf das L-Niveau aus.

Ein Spaltenadreßpuffer 120 empfängt ein Spaltenadreßtaktsignal /CAS und das Adreßsignal ADD, das von dem Adreßanschluß 101 ange­ legt wird. Der Spaltenadreßpuffer 120 nimmt das Adreßsignal ADD als eine Spaltenadresse auf und gibt ein internes Spaltenadreßsi­ gnal CA als Reaktion auf das Fallen des Spaltenadreßsignals /CAS auf das L-Niveau aus.

Die in Fig. 3 gezeigte Ausgleichssignalerzeugungsschaltung 200 unterscheidet sich von der in Fig. 1 gezeigten durch eine Adreß­ änderungserkennungsschaltung 210. Genauer gesagt, erkennt die in Fig. 1 gezeigte Adreßänderungserkennungsschaltung 210 die Ände­ rungen aller Adreßsignale ADD, während die in Fig. 3 gezeigte Adreßänderungserkennungsschaltung 210 nur eine Änderung des von Spaltenadreßpuffer 120 angelegten Spaltenadreßsignals CA erkennt. Die Adreßänderungserkennungsschaltung 210 gibt ein Adreßände­ rungssignal ϕ₀ aus, welches das H-Niveau für einen vorbestimmten Zeitraum erreicht.

Eine Speicherzelle 430 (allgemeine Bezeichnung für 430aa, 430ab, ...) weist einen Speichertransistor 431 (allgemeine Bezeichnung für 431aa, 431ab, ...) und einen Kondensator 432 (allgemeine Be­ zeichnung für 432aa, 432ab, ...) auf. Eine I/O-Ausgleichsschal­ tung 700 weist n-Kanal-MOS-Transistoren 711, 712 und 713 auf.

Der Transistor 711 ist zwischen eine I/O-Leitung 610 und einen Stromversorgungspotentialknoten 202 verbunden bzw. geschaltet und empfängt an seiner Gateelektrode das Ausgleichssignal ϕ_E. Der Transistor 712 ist zwischen eine I/O-Leitung 611 und den Strom­ versorgungspotentialknoten 202 geschaltet bzw. verbunden und emp­ fängt an seiner Gateelektrode das Ausgleichssignal ϕ_E. Der Tran­ sistor 713 ist zwischen die I/O-Leitungen 610 und 611 verbunden bzw. geschaltet und empfängt an seiner Gateelektrode das Aus­ gleichssignal ϕ_E. Die I/O-Leitungs-Ausgleichsschaltung 700 ist zum Ausgleichen der Potentiale auf den I/O-Leitungen 610 und 611 durch Betreiben der entsprechenden Transistoren 711 bis 713 vor­ gesehen.

Eine Bitleitungsausgleichsschaltung 1000 weist Transistoren 1001 bis 1003 auf, die zwischen Bitleitungspaare 420 und 421 (allge­ meine Bezeichnung für 420a, 420b ... und allgemeine Bezeichnung für 421a, 421b ...) geschaltet bzw. verbunden sind (wie in Fig. 3 gezeigt ist). Diese Transistoren 1001 bis 1003 empfangen ein Bit­ leitungsausgleichssignal BLEQ an ihren Gateelektroden, und als Reaktion auf dieses Signal laden sie die Bitleitung 420 und 421 auf V_BL (= 1/2 V_CC) bzw. gleichen diese derart aus. Eine Lesever­ stärker 1100 ist mit den Bitleitungen 420 und 421 verbunden und erkennt und verstärkt eine Potentialdifferenz zwischen diesen.

Nun werden die Betriebsabläufe der in Fig. 3 gezeigten Halblei­ terspeichervorrichtung beschrieben. Fig. 4 ist ein Zeitablauf­ diagramm, das Betriebsabläufe der in Fig. 3 gezeigten Halbleiter­ speichervorrichtung zeigt. Die Betriebsabläufe werden basierend auf dem in Fig. 4 gezeigten Zeitablaufdiagramm beschrieben.

Es wird angenommen, daß die Speicherzelle 430aa Daten (bzw. einen Wert) auf dem H-Niveau hält, und daß die Speicherzelle 430ab Da­ ten (bzw. einen Wert) auf dem L-Niveau hält. Darum werden Daten, die auf die Bitleitungen 420 und 421 durch die Wortleitung 310a bzw. durch Betrieb der Wortleitung 310a gelesenen werden, durch den Leseverstärker 1100 verstärkt.

Dieses bringt die Potentiale BL₁, /BL₁, BL₂, /BL₂ auf den Bitlei­ tungen 420a, 421a, 420b bzw. 421b zum Erreichen des H-Niveaus, des L-Niveaus, L-Niveaus bzw. des H-Niveaus.

Als Reaktion auf die Änderung der Spaltenadresse auf CA₁ zum Zeitpunkt t₁ erreichen ein Ausgabesignal ϕ₀ der Adreßänderungser­ kennungsschaltung 210 bzw. ein erstes Signal ϕ₂, welches ein Aus­ gabesignal von einer R-S-Flip-Flop-Schaltung 242 ist, das als ein Signal zum Aktivieren eines Spaltendekoders dient, das H-Niveau, wie in Fig. 1 gezeigt ist. Als Reaktion darauf erreicht eine Spaltenauswahlleitung 510a für einen vorbestimmten Zeitraum das H-Niveau. Als Reaktion darauf erreicht das Potential CSL₁ auf der Spaltenauswahlleitung 510a für einen vorbestimmten Zeitraum das H-Niveau. Dementsprechend wird das Bitleitungspaar 420a und 421a entsprechend mit dem I/O-Leitungsspaar 610 und 611 verbunden.

Als Reaktion darauf, daß das Signal ϕ₁ zum Zeitpunkt t₂ das L-Ni­ veau erreicht, erreicht das Ausgleichssignal ϕ_E das L-Niveau, wodurch eine Potentialdifferenz zwischen dem I/O-Leitungspaar 610 und 611 erzeugt wird. Dementsprechend verstärkt die Differential­ verstärkerschaltung 800 die Potentialdifferenz zwischen den Lei­ tungen des I/O-Leitungspaars 610 und 611, wodurch der Lesewert RD das H-Niveau erreicht.

Dann erreicht als Reaktion darauf, daß das erste Signal ϕ₂ zum Zeitpunkt t₃ das L-Niveau erreicht, das Ausgleichssignal ϕ_E das H- Niveau, wodurch das I/O-Leitungspaar 610 und 611 kurzgeschlossen wird. Wenn sich die Spaltenadresse zum Zeitpunkt t₄ auf CA₂ än­ dert, erreicht das Potential CSL₂ auf der Spaltenauswahlleitung 510b das H-Niveau durch denselben Betrieb wie den oben beschrie­ benen Betrieb. In diesem Fall wird der Wert, da das I/O-Leitungs­ paar 610 und 611 ausreichend ausgeglichen ist, direkt nachdem sich das Ausgleichssignal ϕ_E zum Zeitpunkt t₅ auf das L-Niveau ändert, auf das I/O-Leitungspaar 610 und 611 übertragen.

Wenn das Spaltenadreßsignal sich zum Zeitpunkt t₇ auf CA₁ ändert, erreicht das Potential CSL₁ auf der Spaltenauswahlleitung 510a das H-Niveau durch denselben Betrieb wie den oben beschriebenen. In diesem Fall wird Schreiben ausgeführt. Als Reaktion darauf, daß das Schreibsignal WE das H-Niveau erreicht, erreicht das Aus­ gleichssignal ϕ_E das L-Niveau, wodurch die Schreibdaten auf das I/O-Leitungspaar 610 und 611 übertragen werden.

Als Reaktion darauf, daß das Schreibsignal WE zum Zeitpunkt t₉ das L-Niveau erreicht, erreicht das Ausgabesignal ϕ_W von der Schreibbeendigungssignalerzeugungsschaltung 220 das H-Niveau. Als Reaktion darauf erreicht das erste Signal ϕ₂ das H-Niveau, wo­ durch das Potential CSL₁ auf der Spaltenauswahlleitung 510 für einen vorbestimmten Zeitraum das H-Niveau erreicht, und zur sel­ ben Zeit erreicht das Ausgleichssignal ϕ_E das H-Niveau. Darum wird das I/O-Leitungspaar 610 und 611, bei dem während des Schreibens die Potentialdifferenz erhöht wird, kurzgeschlossen. Dieses ermöglicht die Vorbereitung für einen nachfolgenden Lese­ betrieb.

Wie oben beschrieben, ist die Adreßänderungserkennungsschaltung, die in Fig. 1 gezeigt ist, auf den in Fig. 3 gezeigten DRAM an­ wendbar. Derart kann bei der zweiten Ausführungsform derselbe Effekt wie bei der ersten Ausführungsform erreicht werden.

Ausführungsform 3

Nun wird eine dritte Ausführungsform beschrieben, bei die in Fig. 1 und 3 gezeigte Ausgleichssignalerzeugungsschaltung 200 auf ei­ nen DRAM angewendet wird, bei dem ein Spaltendekoder in einer Mehrzahl von Speicherzellenblöcken zum Zwecke hoher Integration verwendet wird. Fig. 5 ist ein Schaltbild, das eine Struktur ei­ ner Halbleiterspeichervorrichtung entsprechend der dritten Aus­ führungsform zeigt.

Wie in Fig. 5 gezeigt ist, ist in der Halbleiterspeichervorrich­ tung eine Mehrzahl von Speicherzellenfeldern 54 bis 57 entlang der Richtung angeordnet, in der sich ein Haupt-I/O-Leitungspaar GIO und /GIO erstreckt. Diese Speicherzellenfelder 54 bis 57 tei­ len sich einen Spaltendekoder 98. In anderen Worten, der Spalten­ dekoder 98 wird von der Mehrzahl der Speicherzellenblöcke ge­ teilt.

Zeilendekoder 58 bis 61 sind entsprechend zu den entsprechenden Speicherzellenfeldern 54 bis 57 vorgesehen. Entsprechend den ent­ sprechenden Speicherzellenfeldern 54 bis 57 sind Speicherzellen 62 bis 65, Bitleitungspaare BL₁ und /BL₁ bis BL₄ und /BL₄, Lese­ verstärker 74 bis 77 und n-Kanal-MOS-Transistorenpaare 78 und 79 bis 84 und 85, die jeweils zu einem Paar von Bitleitungen vorge­ sehen sind, vorgesehen. Jede Speicherzelle 62 bis 65 weist einen Speicherzellentransistor (66 bis 69) und einen Kondensator (70 bis 73) auf.

Neben-I/O-Leitungspaare LIO₁ und /LIO₁ bis LIO₄ und /LIO₄ sind entsprechend den entsprechenden Speicherzellenfeldern 54 bis 57 vorgesehen. Diese Neben-I/O-Leitungspaare LIO₁ und /LIO₁ bis LIO₄ und /LIO₄ sind mit dem Haupt-I/O-Leitungspaar GIO und /GIO durch n-Kanal-MOS-Transistorenpaare 90 und 91 bis 96 und 97 verbunden. Außerdem sind in jedem Speicherzellenfeld 54 und 57 Bitleitungs­ paare mit den entsprechenden Neben-I/O-Leitungspaaren verbunden.

Ein Ausgleichstransistor 99 ist zwischen das I/O-Leitungspaar GIO und /GIO verbunden bzw. geschaltet. Ausgleichstransistoren 86 bis 89 sind entsprechend zwischen die I/O-Leitungspaare LIO₁ und /LIO₁ bis LIO₄ und /LIO₄ verbunden bzw. geschaltet. Eine Ausgleichssi­ gnalerzeugungsschaltung 200 ist in der Umgebung des Ausgleichs­ transistors 99 vorgesehen. Darum wird der Abstand zwischen der Ausgleichssignalerzeugungsschaltung 200 und den entsprechenden Ausgleichstransistoren in der Reihenfolge der Transistoren 89, 88, 87 und 86 größer.

Die Ausgleichssignalerzeugungsschaltung 200 ist dieselbe wie die in Fig. 3 gezeigte. Es ist zu bemerken, daß das in Fig. 3 gezeig­ te Ausgleichssignal ϕ_E in Fig. 5 mit ϕ₃ bezeichnet ist. Das Aus­ gleichssignal ϕ₃, das von der Ausgleichssignalerzeugungsschaltung 200 ausgegeben wird, wird den entsprechenden Gateelektroden der Ausgleichstransistoren 90 bis 97 und 99 zugeführt.

Wie oben beschrieben, werden Blockauswahlsignale BS₁ bis BS₄ den entsprechenden n-Kanal-MOS-Transistorenpaaren 90 und 91 bis 96 und 97 zugeführt.

Bei der Halbleiterspeichervorrichtung mit der oben beschriebenen Struktur sind I/O-Leitungspaare hierarchisch durch ein Haupt-I/O- Leitungspaar und Neben-I/O-Leitungspaare ausgebildet. Um den Aus­ gleich solcher I/O-Leitungspaare mit der hierarchischen Struktur zu beschleunigen, ist der Ausgleichstransistor 99 auf den Haupt- I/O-Leitungen vorgesehen, und die Ausgleichstransistoren 86 bis 89 sind entsprechend auf den Neben-I/O-Leitungen vorgesehen.

In einer solche hierarchischen Struktur der I/O-Leitungen ist die Länge der Haupt-I/O-Leitung ungefähr 10 mm für einen 64MDRAM. Dar­ um ist bei der in Fig. 5 gezeigten Halbleiterspeichervorrichtung die Ankunft des Ausgleichssignals ϕ₃ am Ausgleichstransistor 86 gegenüber der Ankunft des Ausgleichssignals ϕ₃ am Ausgleichstran­ sistor 99 um ungefähr 1 ns verzögert. Der Grund dafür sind die unterschiedlichen Längen des Signalübertragungswegs.

Fig. 6 ist ein Zeitablaufdiagramm, das Betriebsabläufe der in Fig. 5 gezeigten Halbleiterspeichervorrichtung zeigt. In Fig. 6 ist die Ankunft (das Eintreffen) des Ausgleichssignals am Aus­ gleichstransistor 86 durch ϕ₃ (fern) bezeichnet.

Wie aus Fig. 6 zu ersehen ist, erreicht das Ausgabesignal ϕ₁ von der Adreßänderungserkennungsschaltung das L-Niveau nach der Ände­ rung der Adresse, wodurch das Ausgleichssignal ϕ₃ zum Erreichen des L-Niveaus gebracht wird. Jedoch erreicht das Ausgleichssignal ϕ₃ (fern), das den Ausgleichstransistor 86 steuert, aufgrund der Fortpflanzungsverzögerung des Signals das L-Niveau zum Zeitpunkt t₂.

Im Fall des Lesens von Daten bleiben die Neben-I/O-Leitungspaare LIO₁ und /LIO₁ kurzgeschlossen, bis der Transistor 86 als Reaktion auf das Signal ϕ₃ (fern), das das L-Niveau erreicht, nicht-lei­ tend wird. Darum darf bei einer solchen Struktur die den gelese­ nen Daten entsprechende Potentialdifferenz zwischen dem Haupt- I/O-Leitungspaar GIO und /GIO nicht vor dem Zeitpunkt t₂ erzeugt werden. Die folgende vierte Ausführungsform ist zum Lösen eines solchen Problems gemacht worden.

Ausführungsform 4

Es wird nun eine vierte Ausführungsform beschrieben, bei der ein Ausgleichssignal, das den Ausgleichstransistoren für ein Haupt- I/O-Leitungspaar zugeführt wird, unterschiedlich von dem den Aus­ gleichstransistoren für Neben-I/O-Leitungspaare zugeführten ist, um das oben beschriebene Problem zu lösen.

Fig. 7 ist ein Schaltbild, das eine Struktur einer Halbleiter­ speichervorrichtung entsprechend der vierten Ausführungsform zeigt. Die in Fig. 7 gezeigte Halbleiterspeichervorrichtung un­ terscheidet sich von der in Fig. 5 gezeigten durch die Struktur der Ausgleichssignalerzeugungsschaltung 1090a, und der Stelle, an der das Ausgleichssignal ϕ₄, das von der Ausgleichssignalerzeu­ gungsschaltung 1090a ausgegeben wird, zugeführt wird.

Bei der in Fig. 7 gezeigten Halbleiterspeichervorrichtung erzeugt eine Ausgleichssignalerzeugungsschaltung 1090a unabhängig vom Ausgleichssignal ϕ_E ein Ausgleichssignal ϕ₄ zum Zuführen zu den Ausgleichstransistoren 86 bis 89, die auf den entsprechenden Ne­ ben-I/O-Leitungspaaren (Unter-I/O-Leitungspaaren) vorgesehen sind.

Fig. 8 ist ein Schaltbild, das eine Struktur der in Fig. 7 ge­ zeigten Ausgleichssignalerzeugungsschaltung 1090a zeigt. Wie in Fig. 8 gezeigt ist, weist eine Ausgleichssignalerzeugungsschal­ tung 1090a einen Spaltenadreßpuffer 120, eine Adreßänderungser­ kennungsschaltung 210, eine Schreibbeendigungserkennungsschaltung 220, eine ODER-Schaltung 230, eine erste Signalerzeugungsschal­ tung 1091, eine zweite Signalerzeugungsschaltung 1092, eine drit­ te Signalerzeugungsschaltung 1093 und Inverter 109, 110 auf. Die erste Signalerzeugungsschaltung 1091 weist reihengeschaltete (in Reihe verbundene) Inverter 109 und 110 auf. Die zweite Signaler­ zeugungsschaltung 1092 weist Inverter 251, 253 und 255 und NAND- Schaltungen 252 und 254 auf. Die dritte Signalerzeugungsschaltung 1093 weist eine R-S-Flip-Flop-Schaltung 242 und eine Verzögerungsschaltung 241 auf.

Es ist zu bemerken, daß die zweite Signalerzeugungsschaltung 1092 zum Beispiel der zweiten Signalerzeugungsschaltung 250, die in Fig. 3 gezeigt ist, entspricht, und daß die dritte Signalerzeu­ gungsschaltung 1093 zum Beispiel der in Fig. 3 gezeigten ersten Signalerzeugungsschaltung 240 entspricht.

Die Ausgleichssignalerzeugungsschaltung 1090a ist unterschiedlich von der in Fig. 3 gezeigten durch den Abschnitt der ersten Si­ gnalerzeugungsschaltung 1091, in der reihengeschaltete Inverter 109 und 110 basierend auf dem Signal ϕ₁ von der ODER-Schaltung 230 das Ausgleichssignal ϕ₄ erzeugen.

Durch eine solche Struktur ändert sich das erzeugte Ausgleichs­ signal ϕ₄ um zwei Stufen einer Gatter-Schaltung schneller als das erzeugte Ausgleichssignal ϕ₃.

Nun werden die Betriebsabläufe der Halbleiterspeichervorrichtung, die die in Fig. 8 gezeigte Ausgleichssignalerzeugungsschaltung 1090a verwendet, beschrieben. Fig. 9 ist ein Zeitablaufdiagramm zur Beschreibung der Betriebsabläufe. In Fig. 9 ist das Signal ϕ₄, das an dem Ausgleichstransistor, der in der von der Aus­ gleichssignalerzeugungsschaltung 1090a entferntesten Position angeordnet ist, ankommt, durch ϕ₄ (fern) bezeichnet.

Wie in Fig. 9 gezeigt ist, erreicht, nachdem die Adresse zum Zeitpunkt t₁ geändert ist, das Signal ϕ₁, das von der Adreßände­ rungserkennungsschaltung 210 über die ODER-Schaltung 230 ausgege­ ben wird, das L-Niveau zum Zeitpunkt t₂, wodurch das Ausgleichs­ signal ϕ₄ zum Erreichen des L-Niveaus gebracht wird.

Nachdem das Ausgleichssignal ϕ₄ das L-Niveau erreicht, erreicht das Ausgleichssignal ϕ₃ das L-Niveau zu dem Zeitpunkt, zu dem das Signal durch zwei Stufen von Gattern der NAND-Schaltung 254 und des Inverters 255 verzögert ist. Darum wird bei der in Fig. 7 gezeigten Schaltung, falls der Betrag der Fortpflanzungsverzöge­ rung des Signals von der Ausgleichsignalerzeugungsschaltung 1090a zu dem Ausgleichstransistor 86 nicht mehr als zwei Stufen der Gatter beträgt, der Ausgleichstransistor 86 für das Neben-I/O- Leitungspaar LIO₁ und /LIO₁ vor dem Ausgleichstransistor 99 für das Haupt-I/O-Leitungspaar GIO und /GIO nicht-leitend gemacht. Dadurch kann die Reduzierung der Datenlesegeschwindigkeit auf­ grund der Fortpflanzungsverzögerung des Ausgleichssignals verhin­ dert werden.

Ausführungsform 5

Nun wird eine fünfte Ausführungsform beschrieben, die eine Ver­ zögerung des Datenlesens selbst in dem Fall verhindert, in dem der Betrag der Fortpflanzungsverzögerung des Signals zum Errei­ chen des Ausgleichstransistors, der in der von der Ausgleichssi­ gnalerzeugungsschaltung am weitesten entfernten Position angeord­ net ist, nicht weniger als zwei Stufen eines Gatters ist.

Fig. 10 ist ein Schaltbild, das eine Struktur einer Ausgleichs­ ignalerzeugungsschaltung in der Halbleitervorrichtung entspre­ chend der fünften Ausführungsform zeigt. Die in Fig. 10 gezeigte Ausgleichsignalerzeugungsschaltung 1090b unterscheidet sich von der in Fig. 8 gezeigten dadurch, das ein Ausgabesignal von der Schreibbeendigungserkennungsschaltung 220 als Ausgleichssignal ϕ₄ über reihengeschaltete Inverter 111 und 112 erzeugt wird.

Nun wird der Betrieb der Halbleiterspeichervorrichtung, die die in Fig. 10 gezeigte Ausgleichsignalerzeugungsschaltung 1090b ver­ wendet, beschrieben. Fig. 11 ist ein Zeitablaufdiagramm, das die Betriebsabläufe darstellt. In Fig. 11 ist das Signal ϕ₄, das an dem Ausgleichstransistor, der in der von der Ausgleichssignaler­ zeugungsschaltung 1090b entferntesten Position angeordnet ist, ankommt, mit ϕ₄ (fern) bezeichnet.

Wie in Fig. 11 gezeigt ist, ist die Ausgleichsignalerzeugungs­ schaltung 1090b dadurch gekennzeichnet, daß in einem Lesezyklus, der zum Zeitpunkt t₂ startet, das Ausgleichssignal ϕ₄ auf dem L- Niveau und das Ausgleichssignal ϕ₃ auf dem H-Niveau bleibt, wäh­ rend in einem Schreibzyklus, der zum Zeitpunkt t₃ startet, beide Ausgleichssignale ϕ₄ und ϕ₃ das H-Niveau aufweisen bzw. erreichen, nachdem das Schreibsignal WE auf das L-Niveau fällt.

Wie aus Fig. 11 zu ersehen ist, wird in dem Lesezyklus der Aus­ gleich auf die Erzeugung einer gewissen (bestimmten) Potential­ differenz hin erzeugt, die durch die Differentialverstärker­ schaltung 800 verstärkt werden kann. Andererseits werden in dem Schreibzyklus sowohl eine Potentialdifferenz zwischen den Haupt- I/O-Leitungen GIO und /GIO als auch eine Potentialdifferenz zwi­ schen den Neben-I/O-Leitungen LIO und /LIO erzeugt, um eine große Amplitude zum Übertragen der Schreibdaten auf die Bitleitungen zu erreichen.

Demzufolge kann in dem Schreibzyklus, bei dem die auszugleichende Potentialdifferenz groß ist, der Ausgleich durch Betreiben aller Ausgleichstransistoren 99 und 86 bis 89 mit einer hohen Geschwin­ digkeit ausgeführt werden. Andererseits kann in dem Lesezyklus, bei dem die auszugleichende Potentialdifferenz klein ist, der Ausgleich nur durch den Ausgleichstransistor 99 ausgeführt wer­ den. Derart kann die Reduzierung der Lesegeschwindigkeit aufgrund der Fortpflanzungsverzögerung des Ausgleichssignals ϕ₄ verhindert werden.

Claims (14)

1. Halbleiterspeichervorrichtung mit
einer ersten und einer zweiten Signalleitung (420a, 421a), an welche Potentiale entsprechend zu einem Wert einer Speicherzelle (410aa) ausgegeben werden,
einem Verstärkungsmittel (800), das Potentiale auf der ersten und der zweiten Signalleitung empfängt und einen Lesewert, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine erste vorbestimmte Spannung höher als das Potential auf der zweiten Signalleitung ist, und der ein zweites Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine zweite vorbestimmte Spannung niedriger als das Potential auf der zweiten Signal­ leitung ist, ausgibt,
einem Ausgleichssignalerzeugungsmittel (200), das ein Aus­ gleichssignal zum Anweisen des Ausgleichs der Potentiale auf der ersten und der zweiten Signalleitung und ein erstes Signal zum Anweisen des Verhinderns der Ausgabe eines Potentials aus der Speicherzelle während des Ausgleichs erzeugt, wobei
das Ausgleichssignalerzeugungsmittel (200) ein Adreßänderungserkennungsmittel (210), das ein Adreßsi­ gnal empfängt und ein Adreßänderungssignal mit zwei Niveaus ausgibt, wobei sich das Adreßänderungssignal als Reaktion auf eine Änderung des Adreßsignals für einen vorbestimmten Zeitraum von einem dritten Niveau auf ein viertes Niveau ändert,
ein erstes Signalerzeugungsmittel (240), das das Adreßän­ derungssignal empfängt, ein erstes Signal, das zwei Niveaus auf einem fünften und einem sechsten Niveau aufweist, intern erzeugt und ein Verzögerungsmittel (241), das ein Verzögerungssignal aus dem ersten Signal (ϕ₂), das durch das Verzögerungsmittel läuft, erzeugt, aufweist, wobei das erste Signal (ϕ₂) sich von dem fünften Niveau auf das sechste Niveau als Reaktion auf die Änderung des Adreßän­ derungssignals von dem dritten Niveau auf das vierte Niveau und sich von dem sechsten Niveau auf das fünfte Niveau als Reaktion auf eine Änderung des Verzögerungssignals ändert, und
ein zweites Signalerzeugungsmittel (250), das das Aus­ gleichssignal (ϕ_E, ϕ₃) ausgibt, welches sich von einem siebten Niveau auf ein achtes Niveau ändert, wenn das Adreßänderungssignal das dritte Niveau und das erste Signal das sechste Niveau erreicht, und das sich von dem achten Niveau auf das siebte Niveau ändert, wenn das erste Signal das fünfte Niveau erreicht, aufweist,
einem Signalleitungsausgleichsmittel (700), das mit der ersten und der zweiten Signalleitung (420a, 421a) verbunden ist und das Ausgleichssignal empfängt, zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das Aus­ gleichssignal auf dem siebten Niveau ist, und zum Stoppen des Ausgleichs der Potentiale auf der ersten und der zweiten Si­ gnalleitung, wenn das Ausgleichssignal auf dem achten Niveau ist, und
einem Zeilendekoder (300), der mit einer Mehrzahl von Wortlei­ tungen (310a, 310b, ...) verbunden ist und das erste Signal empfängt, zum Bringen aller Wortleitungen zum Erreichen eines Massepotentials, wenn das erste Signal auf dem fünften Niveau ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet,
daß das Ausgleichssignalerzeugungsmittel (200) weiter ein Schreibbeendigungserkennungsmittel (220), das ein Schreibsignal (WE), welches ein neuntes Niveau zur Zeit des Datenlesens und ein zehntes Niveau zur Zeit des Datenschreibens erreicht, empfängt und ein Schreibbeendigungserkennungssi­ gnal (ϕ_W), das sich von einem elften Niveau auf ein zwölftes Niveau als Reaktion auf eine Änderung des Schreibsignals von dem zehnten Niveau auf das neunte Niveau ändert, aufweist, und
daß das erste Signalerzeugungsmittel (240) weiter das Schreib­ beendigungserkennungssignal empfängt und das erste Signal als Reak­ tion auf eine Änderung des Schreibbeendigungserkennungssignals von dem zehnten Niveau auf das neunte Niveau zur Änderung von dem fünften Niveau auf das sechste Niveau bringt.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet,
daß das Ausgleichssignalerzeugungsmittel (210) ein Spaltenadreß­ signal empfängt und das erste Signal als Reaktion auf eine Ände­ rung des Spaltenadreßsignals erzeugt, und
daß der Zeilendekoder (300) ein Zeilenadreßsignal empfängt und die Wortleitung als Reaktion auf das Zeilenadreßsignal auswählt.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Verstärkungsmittel (800) das erste Signal empfängt und als Reaktion auf das Signal aktiviert wird.

5. Halbleiterspeichervorrichtung mit
einer ersten und einer zweiten Signalleitung (GIO, /GIO), die ne­ beneinander angeordnet sind und sich entsprechend in vorbestimm­ ten Richtungen erstrecken, zum Empfangen von Potentialen entspre­ chend zu einem Wert einer Speicherzelle (62 bis 65),
einer Mehrzahl von Signalleitungspaaren (LIO₁ und /LIO₁ bis LIO₄ und /LIO₄), die jeweils aus einer dritten Signalleitung (LIO₁), die der ersten Signalleitung entspricht, und einer vierten Signalleitung (/LIO₁), die der zweiten Signalleitung entspricht, bestehen, bei denen die dritte und die vierte Signalleitung mit der entspre­ chenden ersten bzw. zweiten Signalleitung über Verbindungsmittel (90 bis 97) zum Ausführen einer Verbindung bzw. einer Verbin­ dungstrennung als Reaktion auf ein Verbindungssignal (BS1-BS4) verbunden sind,
einem Verstärkungsmittel (800), das Potentiale auf der ersten und der zweiten Signalleitung empfängt und einen Lesewert, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine erste vorbestimm­ te Spannung höher als das Potential auf der zweiten Signalleitung ist, und der ein zweites Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine zweite vorbestimmte Spannung niedriger als das Potential auf der zweiten Signallei­ tung ist, ausgibt,
einem Ausgleichsignalerzeugungsmittel (1090a), das ein Adreßsignal empfängt und ein erstes Ausgleichsignal (ϕ₄) in zwei Niveaus, das sich von einem dritten Niveau auf ein vier­ tes Niveau ändert, wenn ein vorbestimmter Zeitraum nach einer Änderung des Adreßsignals abgelaufen ist, und ein zweites Aus­ gleichssignal (ϕ₃), sich von einem fünften Niveau auf ein sech­ stes Niveau ändert, nachdem das erste Ausgleichssignal sich von dem dritten Niveau auf das vierte Niveau geändert hat, und das das sechste Niveau erreicht, wenn ein Betrag der Potentialdiffe­ renz zwischen der ersten und der zweiten Signalleitung entweder die erste oder die zweite vorbestimmte Spannung erreicht,
einer Mehrzahl von ersten Signalleitungsausgleichsmitteln (86 bis 89), von denen jeweils eines entsprechend einem entsprechenden aus der Mehrzahl von Signallei­ tungspaaren vorgesehen ist und das erste Aus­ gleichssignal empfängt, zum Ausgleichen der Potentiale auf der entsprechen­ den dritten und vierten Signalleitung, wenn das erste Ausgleichs­ signal auf dem dritten Niveau ist, und zum Stoppen des Aus­ gleichs, wenn das erste Ausgleichssignal auf dem vierten Niveau ist, und
einem zweiten Signalleitungsausgleichsmittel (99), das mit der ersten und der zweiten Signalleitung verbunden ist und das zweite Ausgleichssignal empfängt, zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das zweite Ausgleichssignal auf dem fünften Niveau ist, und zum Stoppen des Ausgleichs, wenn das zweite Ausgleichssignal auf dem sechsten Niveau ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet,
daß das Ausgleichssignalerzeugungsmittel (1090a) ein Adreßänderungserkennungsmittel (210), das das Adreßsignal empfängt und ein Adreßänderungssignal als Reaktion auf eine Ände­ rung des Adreßsignals ausgibt,
ein erstes Ausgleichssignalerzeugungsmittel (1091), das das erste Ausgleichssignal (ϕ₄) als Reaktion auf das Adreßänderungssignal aus­ gibt, und
ein zweites Ausgleichssignalerzeugungsmittel (1092), das das zweite Ausgleichssignal (ϕ₃) als Reaktion auf das Adreßänderungssignal ausgibt, aufweist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch ge­ kennzeichnet, daß das erste Ausgleichssignalerzeugungsmittel (1091) ein Verzögerungsmittel (109, 110) aufweist, das das Adreßände­ rungserkennungssignal verzögert und das verzögerte Signal als das erste Ausgleichssignal (ϕ₄) ausgibt.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 7, gekennzeichnet durch eine Mehrzahl von Speicherzellenblöcken (54 bis 57), die ent­ sprechend der entsprechenden Mehrzahl von Signalleitungspaaren (LIO₁ und /LIO₁ bis LIO₄ und /LIO₄) vorgesehen sind.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet,
daß das Ausgleichssignalerzeugungsmittel (1090a) weiter ein drittes Signalerzeugungsmittel (1093), das das Adreßänderungssignal empfängt, ein erstes Si­ gnal, das zwei Niveaus auf einem siebten und achten Niveau auf­ weist, intern erzeugt und ein Verzögerungs­ mittel (241), das ein Verzögerungssignal aus dem ersten Signal (ϕ₂), das durch das Verzögerungsmittel läuft, erzeugt, aufweist, wobei das erste Signal sich von dem siebten Niveau auf das achte Niveau als Reaktion auf die Änderung des Adreßsignals und sich von dem achten Niveau auf das siebte Niveau als Reaktion auf die Änderung des Verzögerungssi­ gnals ändert, und
daß die Halbleiterspeichervorrichtung weiter einen Spaltendekoder (98) aufweist, der zum Auswählen einer Spal­ tenauswahlleitung vorgesehen ist und das erste Signal empfängt, so daß er aktiviert ist, wenn das erste Signal auf dem achten Niveau ist.

10. Halbleiterspeichervorrichtung mit
einer ersten und einer zweiten Signalleitung (GIO, /GIO), die ne­ beneinanderliegend angeordnet sind und sich entsprechend in einer vorbestimmten Richtung erstrecken, zum Empfangen von Potentialen entsprechend zu einem Wert einer Speicherzelle (62 bis 65),
einer Mehrzahl von Signalleitungspaaren (LIO₁, /LIO₁ bis LIO₄ und /LIO₄), die entlang der vorbestimmten Richtungen vorgesehen sind, wobei sich jedes Paar senkrecht zu den vorbestimmten Richtungen erstreckt und aus einer dritten Signalleitung, die der ersten Si­ gnalleitung entspricht, und einer vierten Signalleitung, die der zweiten Signalleitung entspricht, besteht, von denen die dritte und die vierte Signalleitung mit der entsprechenden ersten und zweiten Signalleitung über Verbindungsmittel (90 bis 97) zum Aus­ führen einer Verbindung und einer Verbindungstrennung als Reak­ tion auf ein Verbindungssignal (BS1-BS4) verbunden sind,
einem Verstärkungsmittel (800), das Potentiale auf der ersten und der zweiten Signalleitung empfängt und einen Lesewert, der ein erstes Niveau erreicht, wenn das Potential auf der ersten Signalleitung um mindestens eine erste vorbestimm­ te Spannung höher als das auf der zweiten Signalleitung ist, und der ein zweites Niveau erreicht, wenn das Potential auf der er­ sten Signalleitung um mindestens eine zweite vorbestimmte Span­ nung höher als das Potential auf der zweiten Signalleitung ist, ausgibt,
einem Ausgleichssignalerzeugungsmittel (1090b), das ein Schreibsignal (WE), welches ein drittes Niveau zur Zeit des Daten­ lesens erreicht und sich von dem dritten Niveau auf ein viertes Niveau zur Zeit des Datenschreibens ändert, und ein Adreßsi­ gnal empfängt und ein erstes Ausgleichsignal mit zwei Ni­ veaus, welches sich von einem fünften Niveau auf ein sechstes Niveau als Reaktion auf die Änderung des Schreibsignals von dem vierten Niveau auf das dritte Niveau ändert und das sechste Ni­ veau für einen vorbestimmten Zeitraum hält und das das fünfte Niveau zur Zeit des Datenlesens erreicht, und ein zweites Aus­ gleichssignal, das sich von einem siebten Niveau auf ein achtes Niveau als Reaktion auf die Änderung des Adreßsignals ändert, wenn das Schreibsignal auf dem dritten Niveau ist, das das siebte Niveau erreicht, wenn ein Betrag einer Potentialdifferenz zwi­ schen der ersten und der zweiten Signalleitung entweder die erste oder die zweite vorbestimmte Spannung erreicht, das sich von dem siebten Niveau auf das achte Niveau als Reaktion auf die Änderung des Adreßsignales zur Zeit des Datenschreibens ändert, und das sich von dem achten Niveau auf das siebte Niveau als Reaktion auf eine Änderung des Schreibsignals von dem vierten Niveau auf das dritte Niveau ändert, erzeugt,
einer Mehrzahl von ersten Signalleitungsausgleichsmitteln (86 bis 89), von denen jeweils eines entsprechend einem ent­ sprechenden aus der Mehrzahl von Signalleitungspaaren (LIO₁ und /LIO₁ bis LIO₄ und /LIO₄) vorgesehen ist und das erste Ausgleichssignal empfängt, zum Ausgleichen der Potentiale auf der dritten und vierten Signalleitung, wenn das erste Ausgleichssi­ gnal auf dem sechsten Niveau ist, und zum Stoppen des Ausgleichs, wenn das erste Ausgleichssignal auf dem fünften Niveau ist, und
einem zweiten Signalleitungsausgleichsmittel (99), das mit der ersten und der zweiten Signalleitung verbunden ist und das zweite Ausgleichssignal empfängt, zum Ausgleichen der Potentiale auf der ersten und der zweiten Signalleitung, wenn das zweite Ausgleichssignal auf dem siebten Niveau ist, und zum Stoppen des Ausgleichs, wenn das zweite Ausgleichssignal auf dem achten Niveau ist, verbunden ist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch ge­ kennzeichnet,
daß das Ausgleichssignalerzeugungsmittel (1090b) ein Schreibbeendigungserkennungsmittel (210), das das Schreibsi­ gnal empfängt und ein Schreibbeendigungserkennungssignal als Re­ aktion auf eine Änderung des Schreibsignals von dem vierten Ni­ veau auf das dritte Niveau ausgibt,
ein erstes Ausgleichssignalerzeugungsmittel (1091), das das erste Ausgleichssignal als Reaktion auf das Schreibbeendigungserken­ nungssignal ausgibt, und
ein zweites Ausgleichssignalerzeugungsmittel (1092), das das zweite Ausgleichssignal als Reaktion auf das Schreibsignal und das Adreßänderungssignal ausgibt, aufweist.

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch ge­ kennzeichnet, daß das erste Ausgleichssignalerzeugungsmittel (1091) ein Verzögerungsmittel (111, 112) aufweist, das das Schreibbeen­ digungserkennungssignal verzögert und das verzögerte Signal als das erste Ausgleichssignal erzeugt.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 12, gekennzeichnet durch eine Mehrzahl von Speicherzellenblöcken (54 bis 57), die ent­ sprechend der entsprechenden Mehrzahl von Signalleitungspaaren (LIO₁ und /LIO₁ bis LIO₄ und /LIO₄) vorgesehen sind.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet,
daß das Ausgleichssignalerzeugungsmittel (1090b) weiter ein drittes Signalerzeugungsmittel (1093) mit einem Verzögerungs­ mittel (241) zum Empfangen des Adreßsignals und eines Verzöge­ rungssignals, das aus einem intern erzeugten ersten Signal, das zwei Niveaus auf einem neunten und einem zehnten Niveau aufweist, durch das Verzögerungsmittel erhalten wird, und zum Erzeugen des ersten Signals, das sich von dem neunten Niveau auf das zehnte Niveau als Reaktion auf die Änderung des Adreßänderungssignals ändert, und das sich von dem zehnten Niveau auf das neunte Niveau als Reaktion auf die Änderung des Verzögerungssignals in Überein­ stimmung mit der Änderung des ersten Signals von dem neunten Ni­ veau auf das zehnte Niveau ändert, aufweist und
daß die Halbleiterspeichervorrichtung weiter einen Spaltendekoder (98) aufweist, der zum Auswählen einer Spal­ tenauswahlleitung (510) vorgesehen ist und das erste Signal emp­ fängt, so daß er aktiviert wird, wenn das erste entgegengesetzte Signal auf dem zehnten Niveau ist.