JP4221764B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称する。）に関し、特に、読取り、書き込みのような動作のための制御信号がクロックパルスに同期するシンクロナスＤＲＡＭに関する。
【０００２】
【従来の技術】
高速動作が可能なＤＲＡＭにシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称する。）がある。このようなＳＤＲＡＭの１つとして、１９９４年、ＩＥＥＥから発行された「１９９４ Symposium on VLSI Circuits Digest of Techinical Papers」、第８１〜８２頁に開示されたアドレス・インクリメント・パイプライン・スキーム方式のＳＤＲＡＭがある。
【０００３】
この従来のパイプライン・スキーム方式のＳＤＲＡＭでは、第１ステージで、コラムアドレス信号がラッチされ、第２ステージで、コラムアドレス信号を受けるメモリアレイからの読取りデータがラッチされ、引き続く第３ステージで、読み取りデータが、外部クロックをトリガとして動作する出力バッファを経て、出力される。
【０００４】
このようなパイプライン処理では、各ステージを均等なクロックパルス数に振り分ける必要があり、高速動作の達成のためにはクロック周波数を引き上げることが考えられる。ところが、最も長い処理時間を必要とする第１ステージの動作がクロック周波数の引き上げの妨げとなる。そのため、前記したスキーム方式では、高速動作の達成のために、メモリアレイを２つのアレイに分割し、この分割された２つの分割アレイのために第１ステージを２つのブロックに分割する。第１ステージの分割された各ブロックでは、高速動作のために、それぞれのブロックに対応する分割アレイからデータ読取りが並列的に処理される。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記した従来のＳＤＲＡＭでは、基本的には、コラムアドレス信号のラッチ、すなわちメモリアレイへのアドレス信号の入力から、これに引き続く、最も長い処理時間を必要とするメモリアレイからのデータの読取りまでの時間管理が、クロックに同期して行われている。
そのため、メモリアレイへのアドレス信号の入力から、メモリアレイからのデータの読取りまでの処理時間の長短に柔軟性を与えることができない。
【０００６】
このことから、従来の前記ＳＤＲＡＭでは、例えばマスタクロックの周波数が１２５ＭＨｚ（クロックサイクルが８ｎｓ）に設定されていると、第１ステージでの処理が、たとえそのクロックサイクル以下で処理されていても、１２５ＭＨｚ以上の高速動作を得ることはできない。
また、１２５ＭＨｚ以上の高速動作を図るべくマスタクロックの周波数を高めると、メモリアレイでの作業内容によっては、第１ステージでの正常な動作が不可能になるおそれがある。
【０００７】
そこで、本発明の目的は、動作不能に陥ることなく正常な高速動作処理が可能なＳＤＲＡＭを提供することにある。
また、本発明の他の目的は、メモリアレイのためのアドレス信号の入力からメモリアレイからのデータの読取りまでの処理時間がクロックに拘束されることのない、柔軟性に優れたＳＤＲＡＭを提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明に係る半導体記憶装置は、クロックパルスに同期するアドレス制御信号に応じて起生される列アドレス選択信号を受け、該列アドレス選択信号に対応するアドレスのメモリセルに格納されたデータを出力するメモリアレイと、該メモリアレイから出力されたデータ信号を読み取るためのデータ読取り回路と、前記列アドレス選択信号に基づいて起生される遅延信号を受け、前記メモリアレイからの前記データ信号を前記データ読取り回路が読み取るべく該データ読取り回路を活性化させるための活性化信号を起生する活性化信号発生回路と、前記データ読取り回路からのデータ信号を前記クロックパルスに同期する出力イネーブル信号の入力に応じて出力するデータ出力回路とを含む半導体記憶装置であって、前記活性化信号発生回路は、データ書き込み制御信号を受信すると前記活性化信号の出力を停止し、前記活性化信号発生回路および前記データ出力回路に関連して、前記データ出力回路からのデータ出力に前記アドレス制御信号から所定のクロックパルス数の遅れを与えるためのレイテンシー信号を起生するレイテンシー設定回路が設けられ、前記レイテンシー設定回路には、レイテンシー１、レイテンシイー２およびレイテンシー３の３種類のレイテンシイーが選択的に設定可能であり、前記レイテンシー設定回路は、レイテンシー１およびレイテンシー２では、零クロックパルスおよび１クロックパルスの遅れを与えるためのレイテンシー信号を前記データ出力回路に前記イネーブル信号としてそれぞれ送出し、レイテンシー３では、２クロックパルスの遅れを与えるためのレイテンシー信号を、前記イネーブル信号として前記データ出力回路に送出し、前記データ出力回路はイネーブル信号を受けるごとに初期設定値としてその入力端子に所定の電圧値を出力し、前記活性化信号発生回路は前記レイテンシー設定回路からレイテンシー３のレイテンシー信号を受けない限り前記データ読取り回路からのデータ出力を時間遅れを生じることなく前記データ出力回路にスルーさせるようにデータ伝送制御回路を動作させることを特徴とする。
【０００９】
〈作用〉
本発明に係る前記半導体記憶装置では、メモリアレイへの列アドレス選択信号は、クロックパルスに同期するアドレス制御信号に応じて、クロックパルスに同期的に入力される。列アドレス選択信号に対応したメモリセルの出力データを読み取るデータ読取り回路は、活性化信号発生回路からの活性化信号を受けて、活性化されることにより、メモリアレイからの出力データを読み取る。
【００１０】
データ読取り回路を活性化する活性化信号は、クロックパルスに同期する制御信号および制御信号により応じて起成される列アドレス選択信号に対応して生成されることはなく、この列アドレス選択信号に対して所定の時間遅れを与えられた遅延信号に応じて生成される。
そのため、メモリアレイからのデータを読み取る読取り回路の活性化は、クロックに同期的に制御されることはなく、メモリアレイへの列アドレス選択信号の入力後、所定の時間遅れをもって、非同期的に行われる。
【００１１】
従って、メモリアレイへの列アドレス選択信号の入力から、メモリアレイからのデータの読取りまでの処理時間がクロックに拘束されることはなく、この処理時間をクロック周波数から独立して設定することができ、システムの動作に柔軟性を与えることができる。
また、データ読取り回路の動作を非同期とすることにより、このデータ読取り回路のデータ読取り動作とは無関係にクロック周波数の増大を図ることができることから、高速動作を得る上で、有利となる。
【００１２】
活性化信号発生回路を起成するための遅延信号は、列アドレス選択信号を遅延回路に入力することにより、得ることができる。
また、データ読取り回路に、活性化信号を受けるとメモリアレイから出力されるデータ信号を読み取り、当該データ信号を引き続く活性化信号を受けるまで、その出力を保持するラッチ機能を与えることができる。
【００１３】
データ読取り回路とデータ出力回路との間に、前記データ読取り回路から出力されたデータ信号の前記データ出力回路への伝送を制御するためのデータ伝送制御回路を挿入することができる。
また、前記活性化信号発生回路および前記データ出力回路に関連して、前記データ出力回路からのデータ出力に前記アドレス制御信号から所定のクロックパルス数の遅れを与えるための従来よく知られたレイテンシー信号を起生するレイテンシー設定回路を設けることができる。
【００１５】
レイテンシー設定回路は、レイテンシー１、レイテンシイー２およびレイテンシー３の３種類のレイテンシイーを選択的に設定可能とすることができる。前記レイテンシー設定回路は、レイテンシー１およびレイテンシー２では、零クロックパルスおよび１クロックパルスの遅れを与えるためのレイテンシー信号を前記データ出力回路に前記イネーブル信号としてそれぞれ送出し、レイテンシー３では、２クロックパルスの遅れを与えるためのレイテンシー信号を、前記イネーブル信号として前記データ出力回路に送出することができる。
【００１６】
また、データ出力回路はイネーブル信号を受けるごとに初期設定値としてその入力端子に所定の電圧値を出力し、前記活性化信号発生回路は前記レイテンシー設定回路からレイテンシー３のレイテンシー信号を受けない限り前記データ読取り回路からのデータ出力を時間遅れを生じることなく前記データ出力回路にスルーさせるようにデータ伝送制御回路を動作させることができる。
【００１７】
前記メモリアレイは、複数のビット線および複数のワード線を有するメモリアレイを用いることができる。このとき、前記アドレス制御信号として、コラムデコーダに送出されるＣＡＳ信号を使用することができ、前記コラムデコーダから前記メモリアレイに列アドレス選択信号を送出する。
【００１８】
メモリアレイとして、前記選択信号を受けて該選択信号に対応するメモリセルのビット線およびこれと対をなすビット線から互いに相補的な一対のデータ信号を前記データ読取り回路に出力するメモリアレイを用いることができる。
【００１９】
データ読取り回路を、差動増幅機能を有するリードアンプに、前記したラッチ機能を組み込んで構成することができる。リードアンプは、これに入力される前記一対のデータ信号をそれらの電圧差に基づいて、それぞれが所定値に増幅された一対の相補信号を出力する。
【００２０】
また、前記データ伝送制御回路を、それぞれが一対の入力端子を有する一対のＮＯＲ回路を備える論理回路で構成することができる。一対のＮＯＲ回路のそれぞれの一方の入力端子にデータ読取り回路からの前記一対の相補信号が入力し、それぞれの他方の入力端子に前記活性化信号発生回路からの活性化信号がそれぞれ入力し、それぞれの出力信号が前記データ出力回路に入力する。
【００２１】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例〉
図１は、本発明に係る半導体記憶装置１０を示すブロック図である。
半導体記憶装置１０は、ダイナミック形のメモリアレイ１１と、該メモリアレの一対のデータ出力線１２（１２ａおよび１２ｂ）に接続されたデータ読取り回路１３と、該データ読取り回路を活性化するための活性化信号を起生する活性化信号発生回路１４と、データ読取り回路１３からのデータ出力を受けて、そのデータ出力をマスタクロックパルス（ＣＬＫ）に同期的に出力するデータ出力回路１５とを含む。
【００２２】
メモリアレイ１１は、従来よく知られているように、データを電荷の有無として記憶するためのメモリキャパシタ１６ａおよび該キャパシタに直列的に接続されたスイッチングトランジスタ１６ｂからなるダイナミック形の多数のメモリセル１６と、該メモリセルに接続され、相互にマトリクス状に配置された多数のビット線１７（１７ａおよび１７ｂ）およびワード線１８とを備えるダイナミック形メモリアレイである。
【００２３】
メモリアレイ１１には、メモリセル１６へのデータの書き込みまたは読み出し時に、対象となるメモリセル１６を選択するために、ビット線すなわちデータ線１７に関連して列（カラム）デコーダ１９が設けられ、またワード線１８に関連して行デコーダ２０が設けられている。
【００２４】
メモリセル１６の選択時には、行デコーダ２０がクロックパルスに同期する制御信号の１つであるアドレス制御信号のうち、ＲＡＳ（Row Address Strobe）信号を例えば中央処理装置（図示せず）から受けると、行を選択するアドレス信号が行デコーダ２０を経て、メモリアレイ１１に入力される。この行選択アドレス信号によって、従来よく知られているように、対応するワード線１８が選択される。このワード線１８への行アドレス選択信号の入力経路は、アドレスマルチプレックスでは、従来におけると同様に、後述する列アドレス選択信号と一部を共用されることから、図面の簡素化および説明の簡素化のために省略されている。
【００２５】
行デコーダ２０により、ＲＡＳ信号に応じて、行選択アドレス信号に対応するワード線１８が選択されると、引き続いて、クロックパルスに同期するＣＡＳ（Column Address Strobe ）信号が列デコーダ１９に入力する。
【００２６】
列デコーダ１９には、アドレス信号入力経路として、ビット数に応じた、複数のアドレス入力パッド２１、入力バッファ２２および入力ラッチ回路２３が設けられ、さらに、各ビット情報の集合により、所定の列アドレス選択信号（ＣＯＬＳＥＬ）を形成するプレデコーダ２４が設けられている。
列デコーダ１９が、ストローブ信号であるＣＡＳ信号を受けると、プレデコーダ２４で形成された列アドレス選択信号（ＣＯＬＳＥＬ）をメモリアレイ１１に送る。
【００２７】
メモリアレイ１１が列デコーダ１９から列アドレス選択信号（COLSEL）を受けると、従来よく知られているように、対応するビット線１７ａおよびこれと対をなすビット線１７ｂが、スイッチングトランジスタ２５により、データ出力線１２ａおよび１２ｂにそれぞれ接続される。
【００２８】
データの読取りでは、一対のビット線１７ａおよび１７ｂに、相補信号を得るために、該一対のビット線には、従来よく知られているように、予め駆動電圧の約１／２の読取り電圧が印加される。その後、列アドレス信号で特定される一方のビット線１７ａに設けられたメモリセル１６ａのスイッチングトランジスタ１６ｂがオンする。
【００２９】
そのため、このメモリキャパシタ１６ａに蓄積された電荷の有無によって、該メモリキャパシタ１６ａが接続された一方のビット線１７ａと、メモリキャパシタ１６ａのスイッチングトランジスタ１６ｂがオフ状態におかれた、対をなす他方のビット線１７ｂとの間に、電位差が生じる。
【００３０】
この電位差は、データ出力線１２ａおよび１２ｂを経て、ラッチ機能を有するデータ読取り回路１３により読み取られるが、データ読取り回路１３の読取り動作は、データ出力線１２のデータの安定を待って、行われる。
【００３１】
本発明に係る半導体記憶装置１０では、データ読取り回路１３の読取り動作は、前記したクロックパルスに同期した制御信号の制御を受けることはなく、活性化信号発生回路１４に供給される遅延信号（ＤＹＳＥＬ）により制御を受ける。
【００３２】
この遅延信号（DYSEL ）を起生するために、活性化信号発生回路１４には、例えば従来よく知られた遅延線またはバッファ回路からなる遅延回路２６が接続されている。
遅延回路２６には、列デコーダ１９からの列アドレス選択信号（COLSEL）が入力する。このアドレス選択信号（COLSEL）は、遅延回路２６を経ることより、メモリアレイ１１への列アドレス選択信号（COLSEL）の入力から、所定の時間遅れを持つ遅延信号（DYSEL ）が生成される。
【００３３】
遅延回路２６により生成された遅延信号（ＤＹＳＥＬ）は、活性化信号発生回路１４に入力される。遅延信号（ＤＹＳＥＬ）を受ける活性化信号発生回路１４は、基本的には、遅延信号（ＤＹＳＥＬ）を受けると、データ読取り回路１３に活性化信号（ＲＭＡ）を送る。データ読取り回路１３は、活性化信号（ＲＭＡ）を受けると、活性化され、この活性化により、データ出力線１２（１２ａおよび１２ｂ）からのデータを読み込む。
【００３４】
データ読取り回路１３は、差動増幅機能を有するリードアンプで構成することができる。データ読取り回路１３は、そのデータ読み込み動作により、両データ出力線１２ａおよび１２ｂの差動電圧に基づいて、選択されたデータ出力線１２ａの電圧を所定の、例えばＴＴＬ電圧値に増幅し、そのデータおよびこれと相補的なデータ「Ｌ」および「Ｈ」を、その出力線１３ａおよび１３ｂに出力する。また、データ読取り回路１３はラッチ機能を有することから、その出力線１３ａおよび１３ｂのデータは、活性化信号発生回路１４から引き続く活性化信号（RMA ）を受けるまで、保持される。
【００３５】
データ読取り回路１３の出力線１３ａおよび１３ｂは、データ伝送制御回路２７を経て、データ出力回路１５に接続されている。
データ伝送制御回路２７は、それぞれが一対の入力端子を有する一対のＮＯＲ回路２８ａおよび２８ｂを備える。
各ＮＯＲ回路２８ａおよび２８ｂの一方の入力端には、データ読取り回路１３の出力線１３ａおよび１３ｂがぞれぞれ接続されている。また、ＮＯＲ回路２８ａおよび２８ｂのそれぞれの他方の入力端子には、後述するレイテンシーに関連してデータ伝送制御回路２７を断続するための駆動イネーブル信号（DRVENB）がインバータ２９を経て、入力する。
【００３６】
各ＮＯＲ回路２８ａおよび２８ｂの出力端は、それぞれデータ出力回路１５の入力端に接続されたＭＯＳトランジスタ３０ａおよび３０ｂのゲートに接続されている。駆動イネーブル信号（DRVENB）は、後述するタイミングチャートに示されるとおり、通常は「Ｌ」状態におかれ、インバータ２９により、反転してＮＯＲ回路２８ａおよび２８ｂに入力される。
そのため、駆動イネーブル信号（DRVENB）が「Ｌ」の状態では、データ読取り回路１３の出力線１３ａおよび１３ｂの値に拘わらず、両ＭＯＳトランジスタ３０ａおよび３０ｂがオフ状態におかれる。従って、この状態では、出力線１３ａおよび１３ｂのデータがデータ出力回路１５に入力されることはない。
【００３７】
他方、駆動イネーブル信号（DRVENB）が「Ｈ」の状態になると、ＮＯＲ回路２８ａおよび２８ｂの、インバータ２９が接続された各一方の入力端電圧が「Ｌ」の状態になる。このため、データ読取り回路１３の出力線１３ａおよび１３ｂのうち、「Ｌ」の状態にある出力線１３ａまたは１３ｂの入力を受けるいずれか一方のＮＯＲ回路２８ａおよび２８ｂに接続されたＭＯＳトランジスタ３０ａまたは３０ｂが、導通状態におかれることにより、データ出力線１２のデータがデータ出力回路１５の入力端に伝えられる。
【００３８】
データ出力回路１５は、プリセット状態で、両入力端子を所定の駆動電圧値に保持するデータ出力用バッファ回路からなる。データ出力回路１５は、そのトリガ端子に出力イネーブル信号（OUTEN ）を受けると、入力端子（ＲＢＤ）の入力を出力信号（DQ）として出力する。
【００３９】
すなわち、データ読取り回路１３は、活性化信号発生回路１４からクロックパルスに非同期的に発せられる活性化信号（RMA ）を受けて、データ出力線１２ａおよび１２ｂの相補データをデータ伝送制御回路２７に出力する。このデータ伝送制御回路２７は、データ読取り回路１３からの相補データを、駆動イネーブル信号（DRVENB）の「Ｈ」により、データ出力回路１５の入力端に伝える。
【００４０】
データ出力回路１５の両入力端子のうち、選択されたメモリセル１６に対応する例えばデータ出力線１２ａのデータに対応した読取りデータが、対応する入力端子（ＲＢＤ）に伝えられる。このデータ出力回路１５は、出力イネーブル信号（OUTEN ）を受けると、その入力端子（ＲＢＤ）に入力される読取りデータを出力信号（QD）として出力する。
【００４１】
また、データ（QD）の出力状態では、データ出力回路１５の一対の入力端子は、相補信号が入力した状態におかれ、プリセット状態が解除されている。
プリセット状態では、前記したとおり、データ出力回路１５の両入力端子は、駆動電圧値すなわち「Ｈ」に保持され、プリセット状態では、ＮＡＮＤ３１およびインバータ３２を経て活性化信号発生回路１４に帰還するリセット信号（RDBLOW）は、「Ｈ」に保持されている。
【００４２】
しかし、このプリセット状態の解除により、活性化信号発生回路１４に帰還されるリセット信号（RDBLOW）は「Ｌ」となる。このため、引き続くデータ読取り回路１３からのデータの出力のために、駆動イネーブル信号（DRVENB）が「Ｌ」に戻され、これによりデータ伝送制御回路２７がデータ読取り回路１３とデータ出力回路１５とを遮断状態におく。また、データ出力回路１５が再びプリセット状態におかれる。
【００４３】
従って、メモリアレイからのデータを読み取る読取り回路の活性化は、クロックに同期的に制御されることはなく、メモリアレイへのアドレス信号の入力後、所定の時間遅れをもって、非同期的に行われる。
そのため、メモリアレイ１１へのアドレス選択信号（COLSEL）の入力から、メモリアレイ１１からのデータの読取りまでの処理時間が、クロックパルスに拘束されることがないことから、遅延回路２６の設定により、この処理時間をクロック周波数から独立して設定することができ、システムの動作に柔軟性を与えることができる。
また、データ読取り回路の動作を非同期とすることにより、このデータ読取り回路のデータ読取り動作とは無関係にクロック周波数の増大を図ることができる。
【００４４】
さらに、図１に示す例では、高速化の促進のために有利なレイテンシー設定回路３３およびレイテンシー制御回路３４が活性化信号発生回路１４に関連して、設けられている。
【００４５】
レイテンシー設定回路３３は、従来よく知られているように、その設定により、アドレス制御信号であるＣＡＳ信号からクロックパルスの遅れのないＣＡＳレイテンシー１のレイテンシー信号、ＣＡＳ信号から１つのクロックパルスの遅れをもつＣＡＳレイテンシー２のレイテンシー信号およびＣＡＳ信号から２つのクロックパルスの遅れをもつＣＡＳレイテンシー３のレイテンシー信号を選択可能に設定できる。
【００４６】
レイテンシー設定回路３３で、例えばＣＡＳレイテンシー１が設定されると、ＣＡＳ信号にクロックパルスの遅れを生じないタイミングで、データ出力回路１５の前記トリガ入力端子に出力イネーブル信号（OUTEN ）が入力する。
また、ＣＡＳレイテンシー２が設定されると、ＣＡＳ信号に１クロックパルスの遅れを生じるタイミングで、データ出力回路１５の前記トリガ入力端子に出力イネーブル信号（OUTEN ）が入力する。
また、ＣＡＳレイテンシー３が設定されると、ＣＡＳ信号に２クロックパルスの遅れを生じるタイミングで、データ出力回路１５の前記トリガ入力端子に出力イネーブル信号（OUTEN ）が入力する。
その結果、従来のレイテンシー設定におけると同様に、データ出力回路１５からの出力（QD）に適正なＣＡＳレイテンシーを設定することができ、これにより高速読み出しを可能とすることができる。
【００４７】
ＣＡＳレイテンシー１および２では、データ読取り回路１３からの出力がデータ出力回路１５に入力端子に重複することはないが、ＣＡＳレイテンシー３では、データ読取り回路１３からの引き続くデータがデータ出力回路１５の入力端に重複するおそれが生じる。
【００４８】
このデータの重複を確実に防止するために、レイテンシー設定回路３３には、レイテンシー３の設定に関して、活性化信号発生回路１４の動作を制御するためのレイテンシー制御回路３４が設けられている。
【００４９】
図２は、レイテンシー制御回路３４が接続される活性化信号発生回路１４の一具体例を示す回路図であり、図３はレイテンシー制御回路３４の一具体例を示す回路図である。
【００５０】
活性化信号発生回路１４は、図２に示されているように、４つ入力端子３５〜３８を備える。入力端子３５は、遅延回路２６からの遅延信号（DYSEL ）を受ける。遅延信号（DYSEL ）は、インバータ３９、４０および４１を経て、ＮＡＮＤ４２の一方の入力端子に入力され、またＮＡＮＤ４２の他方の入力端子に入力されている。インバータ３９〜４１は、遅延素子として機能し、ＮＡＮＤ４２の出力は、インバータ４３を経てＮＡＮＤ４４の一方の入力端に入力される。ＮＡＮＤ４４の出力端は、２つのＮＡＮＤ４５および４６により構成されるＦＦ（フリップフロップ）ラッチ回路４７に接続されており、このラッチ回路４７の出力端子４８には、入力端子３５への遅延信号（DYSEL ）の入力によって、活性化信号（RMA ）が出力される。
【００５１】
また、入力端子３５に入力する遅延信号（DYSEL ）は、２つのＮＡＮＤ４８および４９により構成されるＦＦラッチ回路５０の一方の入力端に入力される。このＦＦラッチ回路５０の他方の入力端子には、入力端子３６に入力する前記中央制御装置からのデータ書き込み制御信号ＷＥ（Ｌ）が、インバータ５１を経て、入力する。
ＦＦラッチ回路５０の出力は、インバータ５２を経て、ＮＡＮＤ４４の他方の入力端に入力されている。
【００５２】
そのため、入力端子３６に書き込み制御信号ＷＥ（Ｌ）を受けない限り（書き込み制御信号が「Ｈ」である限り）、入力端子３５に遅延信号（DYSEL ）を受けると、ラッチ回路４７の出力端子４８からデータ読取り回路１３に活性化信号（RMA ）が出力される。
他方、入力端子３５にたとえ遅延信号（DYSEL ）が入力しても、入力端子３６に書き込み制御信号ＷＥ（Ｌ）を受けると、ラッチ回路４７の出力端子４８からの活性化信号（RMA ）の出力が阻止され、データ読取り回路１３の活性化が阻止される。これにより、書き込み動作時のデータ読取り回路１３の誤動作が防止される。
【００５３】
活性化信号発生回路１４の入力端子３７には、レイテンシー制御回路３４からの通常は「Ｌ」の駆動信号（DRVENi）を受ける。この駆動信号（DRVENi）は、インバータ５３を経て、ラッチ回路４７を構成するＮＡＮＤ４６の一方の入力端子信号と共に、ＮＡＮＤ５４の入力端子に入力されている。
【００５４】
また、前記入力端子３８には、図１に示したインバータ３２を経るリセット信号（RDBLOW）が入力し、データ出力回路１５のプリセット状態では「Ｈ」に保持されるリセット信号（RDBLOW）がインバータ５５および５６を経て、ＮＡＮＤ５４の他の入力端子に入力する。
活性化信号（RMA ）、駆動信号（DRVENi）の反転信号およびリセット信号（RDBLOW）を受けるＮＡＮＤ５４の出力は、入力端子３８に入力するリセット信号（RDBLOW）と共に、２つのＮＡＮＤ５８および５９によって構成されるＦＦラッチ回路６０に入力する。
【００５５】
ラッチ回路６０の出力は、出力端子６１を経て、図１に示したデータ伝送制御回路２７のインバータ２９に駆動イネーブル信号（DRVENB）として出力される。また、ラッチ回路６０の出力は、ＮＡＮＤ６２を経て、ラッチ回路４７のＮＡＮＤ４６の入力端子に入力されている。
【００５６】
この出力端子６１の駆動イネーブル信号（DRVENB）は、入力端子３７の駆動信号（DRVENi）が「Ｌ」に保持され、しかも入力端子３８のリセット信号（RDBLOW）が「Ｈ」に保持されている限り、出力端子４８の活性化信号（RMA ）に応じて、データ伝送制御回路２７を実質的に導通させる。これにより、データ読取り回路１３の出力は、時間遅れを与えられることなく、逐次データ出力回路１５の入力端子に伝えられる。
【００５７】
他方、出力端子４８から活性化信号（RMA ）が出力されていても、入力端子３７の駆動信号（DRVENi）が「Ｈ」の状態になれば、またはリセット信号（RDBLOW）が「Ｌ」の状態になければ、データ伝送制御回路２７がデータ読取り回路１３とデータ出力回路１５との導通を遮断する。従って、駆動信号（DRVENi）の「Ｌ」および「Ｌ」の状態、またはリセット信号（RDBLOW）の「Ｈ」および「Ｌ」の状態に応じて、データ伝送制御回路２７を経るデータ読取り回路１３からのデータ出力回路１５への出力伝達を制御することができる。
駆動信号（DRVENi）およびリセット信号（RDBLOW）のうち、リセット信号（RDBLOW）が「Ｌ」となるのはデータ出力回路１５の非プリセット状態であり、この非プリセット状態では、データ出力回路１５が遮断される。
【００５８】
次に、駆動信号（DRVENi）の「Ｈ」、「Ｌ」状態をレイテンシー制御回路３４を示す図３に沿って説明するに、レイテンシー制御回路３４の一方の入力端子６３には、レイテンシー設定回路３３でレイテンシー３が設定されたときのみ「Ｈ」に保持され、レイテンシー１または２では、「Ｌ」に保持されるレイテンシー信号（ＬＡＴ３）がレイテンシー設定回路３３から入力する。また、他方の入力端子６４には、マスタクロックパルス（ＣＬＫ）の２倍サイクルを示す補助クロックパルス（SUBCLK）が入力する。
【００５９】
両入力端子６３および６４の入力信号は、ＮＡＮＤ６５に入力され、その出力は、インバータ６６から出力端子６７を経て、活性化信号発生回路１４の入力端子３７に駆動信号（DRVENi）として入力される。
レイテンシー設定回路３３で、ＣＡＳレイテンシー（ＣＬ）が１または２が設定されている限り、入力端子６３の入力信号（ＬＡＴ３）は「Ｌ」に保持されることから、入力端子６４の入力信号（SUBCLK）に拘わらず、駆動信号（DRVENi）は、「Ｌ」に保持される。
【００６０】
従って、レイテンシーが１または２（ＣＬ＝１またはＣＬ＝２）では、駆動信号（DRVENi）によって活性化信号発生回路１４の出力端子６１から起生する駆動イネーブル信号（DRVENB）が影響を受けることがないことから、リセット信号（RDBLOW）によってデータ伝送制御回路２７の動作が制御を受ける。
【００６１】
他方、レイテンシー設定回路３３で、ＣＡＳレイテンシー３（ＣＬ＝３）が設定されると、入力端子６３の入力信号（ＬＡＴ３）は「Ｈ」に保持される。そのため、マスタクロック（ＣＬＫ）の２倍のサイクルを有する入力信号（SUBCLK）が駆動信号（DRVENi）として、活性化信号発生回路１４の入力端子３７に入力する。
【００６２】
その結果、レイテンシー３（ＣＬ＝３）の設定では、活性化信号発生回路１４からデータ伝送制御回路２７に出力される駆動イネーブル信号（DRVENB）は、マスタクロックの２倍のサイクルの補助クロック（SUBCLK）となることから、データ伝送制御回路２７は、マスタクロック（ＣＬＫ）の２倍のサイクルの補助クロックに応じて、すなわちマスタクロック（ＣＬＫ）の２クロックパルス分の遅れをもって、データ読取り回路１３とデータ出力回路１５との断続を制御することとなる。
【００６３】
従って、ＣＡＳレイテンシー３（ＣＬ＝３）では、データ読取り回路１３とデータ出力回路１５との断続が、設定されたＣＡＳレイテンシーの値に応じた適正な遅れを与えられることから、データ読取り回路１３からの出力データが誤って先の出力データに重複してデータ出力回路１５に送られることはなく、この出力データの重複による誤動作を確実に防止することができる。
【００６４】
図４は、ＣＡＳレイテンシーが１〜３（ＣＬ＝１〜３）でのそれぞれの制御信号および出力データ等のタイミングチャートである。
ＣＡＳレイテンシー１（ＣＬ＝１）では、列アドレス選択信号（COLSEL）選択信号により得られた遅延信号（DYSEL ）が、図２に示した活性化信号発生回路１４のＮＡＮＤ４２に達すると、インバータ４３にショットパルス「Ｌ」が入力し、これによりＮＡＮＤ４４の出力が「Ｌ」になることから、ラッチ回路４７の出力端子４８から出力される活性化信号（RMA ）が「Ｈ」になる。
【００６５】
ＣＡＳレイテンシー１では、前記したとおり、活性化信号発生回路１４の入力端子３７に入力する駆動信号（DRVENi）が「Ｌ」に保持されている。また、入力端子３８に入力するリセット信号（RDBLOW）は、データ出力回路１５がプリセット状態におかれていることから、「Ｈ」に保持される。そのため、ＮＡＮＤ５４の出力は、活性化信号（RMA ）が「Ｈ」に変化したことを受けて、「Ｌ」に変化する。
【００６６】
その結果、ラッチ回路６０の出力端子６１すなわち駆動イネーブル信号（DRVENB）は、「Ｈ」となる。この駆動イネーブル信号（DRVENB）の変化により、データ伝送制御回路２７がデータ読取り回路１３とデータ出力回路１５とを接続することにより、データ読取り回路１３の両出力線１３ａおよび１３ｂのデータは、データ出力回路１５の入力端ＲＢＤおよびこれと相補的入力端子ＲＢＤrev に転送される。
【００６７】
このデータ転送により、前記したとおり、リセット信号（RDBLOW）が「Ｌ」になることから、活性化信号発生回路１４のラッチ回路４７およびラッチ回路６０がリセットされる。両ラッチ回路４７および６０のリセットにより、出力端子４８の活性化信号（RMA ）が「Ｌ」に保持され、また駆動イネーブル信号（DRVENB）が「Ｌ」に保持される。
【００６８】
このＣＡＳレイテンシー１では、レイテンシー設定回路３３からデータ出力回路１５のトリガ入力信号となる出力イネーブル信号（QUTEN ）を受ける。この出力イネーブル信号（QUTEN ）は、ＣＡＳ信号に同期して、マスタクロックＣＬＫからの遅れを持つことな立ち上がっていることから、データ出力回路１５は、ＣＡＳ信号からの遅れを示すことなく、出力データＤＱを出力する。
図４に示す例では、出力データＤＱは、いずれも４バースト長として、示されている。
【００６９】
ＣＡＳレイテンシー２（ＣＬ＝２）では、データ出力回路１５がトリガ入力信号として、レイテンシー設定回路３３から出力イネーブル信号（QUTEN ）を受けるまでは、ＣＡＳレイテンシー１におけると同様である。
レイテンシー１と異なる点は、レイテンシー設定回路３３からの出力イネーブル信号（OUTEN ）がマスタクロックパルス（ＣＬＫ）の１クロックパルス分の遅れをもって入力する。
この１クロックパルス分の遅れにより、ＣＡＳ信号から１クロック分の遅れで、データ出力回路１５から出力データＤＱが出力される。
【００７０】
また、ＣＡＳレイテンシー３（ＣＬ＝３）では、レイテンシー２について説明したと同様に、レイテンシー設定回路３３からの出力イネーブル信号（OUTEN ）がマスタクロックパルス（ＣＬＫ）の２クロックパルス分の遅れをもって入力することから、ＣＡＳ信号から２クロック分の遅れで、データ出力回路１５から出力データＤＱが出力される。
【００７１】
さらに、ＣＡＳレイテンシー３では、前記したとおり、データ読取り回路１３とデータ出力回路１５との断続が、設定されたＣＡＳレイテンシー３に応じた適正な遅れを与えられることから、データ読取り回路１３からの出力データが誤って先の出力データに重複してデータ出力回路１５に送られることはなく、この出力データの重複による誤動作を確実に防止することができる。
【００７２】
本発明に係る前記半導体記憶装置１０では、前記したように、メモリアレイ１１への列アドレス選択信号（COLSEL）の入力から、メモリアレイ１１からのデータの読取りまでの処理時間、すなわちデータ読取り回路１３の活性化間での処理時間がクロックに拘束されることはなく、この処理時間をクロック周波数から独立して設定することができることから、システムの動作に柔軟性を与えることができる。
【００７３】
このため、半導体記憶装置１０によれば、例えば、１２５ＭＨｚ（８ｎｓサイクル）の例では、カラムイネーブル信号からリードデータラッチに至る第１ステージから第２ステージまでを１６ｎｓサイクルで実行することが可能となる。
【００７４】
前記したところでは、駆動イネーブル信号（DRVENB）および活性化信号（RMA ）のリセット信号として、データ出力回路１５の入力端子電圧の変化に関連して変化するリセット信号（RDBLOW）を用いたが、このリセット信号として、所定の周期を有するショットパルスを採用することができる。
また、本発明をパイプライン処理にも適宜適用することができ、これにより一層の高速処理が可能となる。
【００７５】
【発明の効果】
本発明に係る半導体記憶装置では、前記したように、データ読取り回路を活性化する活性化信号は、アドレス信号に対して所定の時間遅れを与えられた遅延信号に応じて生成されることから、メモリアレイからのデータを読み取る読取り回路の活性化は、クロックに同期的に制御されることはなく、メモリアレイへのアドレス信号の入力後、所定の時間遅れをもって、非同期的に行われる。
【００７６】
従って、本発明によれば、メモリアレイへのアドレス信号の入力から、メモリアレイからのデータの読取りまでの処理時間がクロックに拘束されることはなく、この処理時間をクロック周波数から独立して設定することができることから、システムの動作に柔軟性を与えることができる。
また、本発明は、データ読取り回路の動作を非同期とすることにより、このデータ読取り回路のデータ読取り動作とは無関係にクロック周波数の増大を図ることができることから、高速動作を得る上で、極めて有利となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置を示すブロック図である。
【図２】本発明に係る活性化信号発止回路の一例を示す回路図である。
【図３】本発明に係るレイテンシー設定回路の一例を示す回路図である。
【図４】本発明に係る半導体記憶装置の制御信号のタイミングチャートである。
【符号の説明】
１０ 半導体記憶装置
１１ メモリアレイ
１２ データ出力線
１３ データ読取り回路
１４ 活性化信号発生回路
１５ データ出力回路
１６ メモリセル
１７ ビット線
１８ ワード線
１９ 列デコーダ
２６ 遅延回路
２７ データ伝送制御回路
２８ａおよび２８ｂ ＮＯＲ回路
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称する。）に関し、特に、読取り、書き込みのような動作のための制御信号がクロックパルスに同期するシンクロナスＤＲＡＭに関する。
【０００２】
【従来の技術】
高速動作が可能なＤＲＡＭにシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称する。）がある。このようなＳＤＲＡＭの１つとして、１９９４年、ＩＥＥＥから発行された「１９９４ Symposium on VLSI Circuits Digest of Techinical Papers」、第８１〜８２頁に開示されたアドレス・インクリメント・パイプライン・スキーム方式のＳＤＲＡＭがある。
【０００３】
この従来のパイプライン・スキーム方式のＳＤＲＡＭでは、第１ステージで、コラムアドレス信号がラッチされ、第２ステージで、コラムアドレス信号を受けるメモリアレイからの読取りデータがラッチされ、引き続く第３ステージで、読み取りデータが、外部クロックをトリガとして動作する出力バッファを経て、出力される。
【０００４】
このようなパイプライン処理では、各ステージを均等なクロックパルス数に振り分ける必要があり、高速動作の達成のためにはクロック周波数を引き上げることが考えられる。ところが、最も長い処理時間を必要とする第１ステージの動作がクロック周波数の引き上げの妨げとなる。そのため、前記したスキーム方式では、高速動作の達成のために、メモリアレイを２つのアレイに分割し、この分割された２つの分割アレイのために第１ステージを２つのブロックに分割する。第１ステージの分割された各ブロックでは、高速動作のために、それぞれのブロックに対応する分割アレイからデータ読取りが並列的に処理される。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記した従来のＳＤＲＡＭでは、基本的には、コラムアドレス信号のラッチ、すなわちメモリアレイへのアドレス信号の入力から、これに引き続く、最も長い処理時間を必要とするメモリアレイからのデータの読取りまでの時間管理が、クロックに同期して行われている。
そのため、メモリアレイへのアドレス信号の入力から、メモリアレイからのデータの読取りまでの処理時間の長短に柔軟性を与えることができない。
【０００６】
このことから、従来の前記ＳＤＲＡＭでは、例えばマスタクロックの周波数が１２５ＭＨｚ（クロックサイクルが８ｎｓ）に設定されていると、第１ステージでの処理が、たとえそのクロックサイクル以下で処理されていても、１２５ＭＨｚ以上の高速動作を得ることはできない。
また、１２５ＭＨｚ以上の高速動作を図るべくマスタクロックの周波数を高めると、メモリアレイでの作業内容によっては、第１ステージでの正常な動作が不可能になるおそれがある。
【０００７】
そこで、本発明の目的は、動作不能に陥ることなく正常な高速動作処理が可能なＳＤＲＡＭを提供することにある。
また、本発明の他の目的は、メモリアレイのためのアドレス信号の入力からメモリアレイからのデータの読取りまでの処理時間がクロックに拘束されることのない、柔軟性に優れたＳＤＲＡＭを提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明に係る半導体記憶装置は、クロックパルスに同期するアドレス制御信号に応じて起生される列アドレス選択信号を受け、該列アドレス選択信号に対応するアドレスのメモリセルに格納されたデータを出力するメモリアレイと、該メモリアレイから出力されたデータ信号を読み取るためのデータ読取り回路と、前記列アドレス選択信号に基づいて起生される遅延信号を受け、前記メモリアレイからの前記データ信号を前記データ読取り回路が読み取るべく該データ読取り回路を活性化させるための活性化信号を起生する活性化信号発生回路と、前記データ読取り回路からのデータ信号を前記クロックパルスに同期する出力イネーブル信号の入力に応じて出力するデータ出力回路とを含む半導体記憶装置であって、前記活性化信号発生回路は、データ書き込み制御信号を受信すると前記活性化信号の出力を停止し、前記活性化信号発生回路および前記データ出力回路に関連して、前記データ出力回路からのデータ出力に前記アドレス制御信号から所定のクロックパルス数の遅れを与えるためのレイテンシー信号を起生するレイテンシー設定回路が設けられ、前記レイテンシー設定回路には、レイテンシー１、レイテンシイー２およびレイテンシー３の３種類のレイテンシイーが選択的に設定可能であり、前記レイテンシー設定回路は、レイテンシー１およびレイテンシー２では、零クロックパルスおよび１クロックパルスの遅れを与えるためのレイテンシー信号を前記データ出力回路に前記イネーブル信号としてそれぞれ送出し、レイテンシー３では、２クロックパルスの遅れを与えるためのレイテンシー信号を、前記イネーブル信号として前記データ出力回路に送出し、前記データ出力回路はイネーブル信号を受けるごとに初期設定値としてその入力端子に所定の電圧値を出力し、前記活性化信号発生回路は前記レイテンシー設定回路からレイテンシー３のレイテンシー信号を受けない限り前記データ読取り回路からのデータ出力を時間遅れを生じることなく前記データ出力回路にスルーさせるようにデータ伝送制御回路を動作させることを特徴とする。
【０００９】
〈作用〉
本発明に係る前記半導体記憶装置では、メモリアレイへの列アドレス選択信号は、クロックパルスに同期するアドレス制御信号に応じて、クロックパルスに同期的に入力される。列アドレス選択信号に対応したメモリセルの出力データを読み取るデータ読取り回路は、活性化信号発生回路からの活性化信号を受けて、活性化されることにより、メモリアレイからの出力データを読み取る。
【００１０】
データ読取り回路を活性化する活性化信号は、クロックパルスに同期する制御信号および制御信号により応じて起成される列アドレス選択信号に対応して生成されることはなく、この列アドレス選択信号に対して所定の時間遅れを与えられた遅延信号に応じて生成される。
そのため、メモリアレイからのデータを読み取る読取り回路の活性化は、クロックに同期的に制御されることはなく、メモリアレイへの列アドレス選択信号の入力後、所定の時間遅れをもって、非同期的に行われる。
【００１１】
従って、メモリアレイへの列アドレス選択信号の入力から、メモリアレイからのデータの読取りまでの処理時間がクロックに拘束されることはなく、この処理時間をクロック周波数から独立して設定することができ、システムの動作に柔軟性を与えることができる。
また、データ読取り回路の動作を非同期とすることにより、このデータ読取り回路のデータ読取り動作とは無関係にクロック周波数の増大を図ることができることから、高速動作を得る上で、有利となる。
【００１２】
活性化信号発生回路を起成するための遅延信号は、列アドレス選択信号を遅延回路に入力することにより、得ることができる。
また、データ読取り回路に、活性化信号を受けるとメモリアレイから出力されるデータ信号を読み取り、当該データ信号を引き続く活性化信号を受けるまで、その出力を保持するラッチ機能を与えることができる。
【００１３】
データ読取り回路とデータ出力回路との間に、前記データ読取り回路から出力されたデータ信号の前記データ出力回路への伝送を制御するためのデータ伝送制御回路を挿入することができる。
また、前記活性化信号発生回路および前記データ出力回路に関連して、前記データ出力回路からのデータ出力に前記アドレス制御信号から所定のクロックパルス数の遅れを与えるための従来よく知られたレイテンシー信号を起生するレイテンシー設定回路を設けることができる。
【００１５】
レイテンシー設定回路は、レイテンシー１、レイテンシイー２およびレイテンシー３の３種類のレイテンシイーを選択的に設定可能とすることができる。前記レイテンシー設定回路は、レイテンシー１およびレイテンシー２では、零クロックパルスおよび１クロックパルスの遅れを与えるためのレイテンシー信号を前記データ出力回路に前記イネーブル信号としてそれぞれ送出し、レイテンシー３では、２クロックパルスの遅れを与えるためのレイテンシー信号を、前記イネーブル信号として前記データ出力回路に送出することができる。
【００１６】
また、データ出力回路はイネーブル信号を受けるごとに初期設定値としてその入力端子に所定の電圧値を出力し、前記活性化信号発生回路は前記レイテンシー設定回路からレイテンシー３のレイテンシー信号を受けない限り前記データ読取り回路からのデータ出力を時間遅れを生じることなく前記データ出力回路にスルーさせるようにデータ伝送制御回路を動作させることができる。
【００１７】
前記メモリアレイは、複数のビット線および複数のワード線を有するメモリアレイを用いることができる。このとき、前記アドレス制御信号として、コラムデコーダに送出されるＣＡＳ信号を使用することができ、前記コラムデコーダから前記メモリアレイに列アドレス選択信号を送出する。
【００１８】
メモリアレイとして、前記選択信号を受けて該選択信号に対応するメモリセルのビット線およびこれと対をなすビット線から互いに相補的な一対のデータ信号を前記データ読取り回路に出力するメモリアレイを用いることができる。
【００１９】
データ読取り回路を、差動増幅機能を有するリードアンプに、前記したラッチ機能を組み込んで構成することができる。リードアンプは、これに入力される前記一対のデータ信号をそれらの電圧差に基づいて、それぞれが所定値に増幅された一対の相補信号を出力する。
【００２０】
また、前記データ伝送制御回路を、それぞれが一対の入力端子を有する一対のＮＯＲ回路を備える論理回路で構成することができる。一対のＮＯＲ回路のそれぞれの一方の入力端子にデータ読取り回路からの前記一対の相補信号が入力し、それぞれの他方の入力端子に前記活性化信号発生回路からの活性化信号がそれぞれ入力し、それぞれの出力信号が前記データ出力回路に入力する。
【００２１】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例〉
図１は、本発明に係る半導体記憶装置１０を示すブロック図である。
半導体記憶装置１０は、ダイナミック形のメモリアレイ１１と、該メモリアレの一対のデータ出力線１２（１２ａおよび１２ｂ）に接続されたデータ読取り回路１３と、該データ読取り回路を活性化するための活性化信号を起生する活性化信号発生回路１４と、データ読取り回路１３からのデータ出力を受けて、そのデータ出力をマスタクロックパルス（ＣＬＫ）に同期的に出力するデータ出力回路１５とを含む。
【００２２】
メモリアレイ１１は、従来よく知られているように、データを電荷の有無として記憶するためのメモリキャパシタ１６ａおよび該キャパシタに直列的に接続されたスイッチングトランジスタ１６ｂからなるダイナミック形の多数のメモリセル１６と、該メモリセルに接続され、相互にマトリクス状に配置された多数のビット線１７（１７ａおよび１７ｂ）およびワード線１８とを備えるダイナミック形メモリアレイである。
【００２３】
メモリアレイ１１には、メモリセル１６へのデータの書き込みまたは読み出し時に、対象となるメモリセル１６を選択するために、ビット線すなわちデータ線１７に関連して列（カラム）デコーダ１９が設けられ、またワード線１８に関連して行デコーダ２０が設けられている。
【００２４】
メモリセル１６の選択時には、行デコーダ２０がクロックパルスに同期する制御信号の１つであるアドレス制御信号のうち、ＲＡＳ（Row Address Strobe）信号を例えば中央処理装置（図示せず）から受けると、行を選択するアドレス信号が行デコーダ２０を経て、メモリアレイ１１に入力される。この行選択アドレス信号によって、従来よく知られているように、対応するワード線１８が選択される。このワード線１８への行アドレス選択信号の入力経路は、アドレスマルチプレックスでは、従来におけると同様に、後述する列アドレス選択信号と一部を共用されることから、図面の簡素化および説明の簡素化のために省略されている。
【００２５】
行デコーダ２０により、ＲＡＳ信号に応じて、行選択アドレス信号に対応するワード線１８が選択されると、引き続いて、クロックパルスに同期するＣＡＳ（Column Address Strobe ）信号が列デコーダ１９に入力する。
【００２６】
列デコーダ１９には、アドレス信号入力経路として、ビット数に応じた、複数のアドレス入力パッド２１、入力バッファ２２および入力ラッチ回路２３が設けられ、さらに、各ビット情報の集合により、所定の列アドレス選択信号（ＣＯＬＳＥＬ）を形成するプレデコーダ２４が設けられている。
列デコーダ１９が、ストローブ信号であるＣＡＳ信号を受けると、プレデコーダ２４で形成された列アドレス選択信号（ＣＯＬＳＥＬ）をメモリアレイ１１に送る。
【００２７】
メモリアレイ１１が列デコーダ１９から列アドレス選択信号（COLSEL）を受けると、従来よく知られているように、対応するビット線１７ａおよびこれと対をなすビット線１７ｂが、スイッチングトランジスタ２５により、データ出力線１２ａおよび１２ｂにそれぞれ接続される。
【００２８】
データの読取りでは、一対のビット線１７ａおよび１７ｂに、相補信号を得るために、該一対のビット線には、従来よく知られているように、予め駆動電圧の約１／２の読取り電圧が印加される。その後、列アドレス信号で特定される一方のビット線１７ａに設けられたメモリセル１６ａのスイッチングトランジスタ１６ｂがオンする。
【００２９】
そのため、このメモリキャパシタ１６ａに蓄積された電荷の有無によって、該メモリキャパシタ１６ａが接続された一方のビット線１７ａと、メモリキャパシタ１６ａのスイッチングトランジスタ１６ｂがオフ状態におかれた、対をなす他方のビット線１７ｂとの間に、電位差が生じる。
【００３０】
この電位差は、データ出力線１２ａおよび１２ｂを経て、ラッチ機能を有するデータ読取り回路１３により読み取られるが、データ読取り回路１３の読取り動作は、データ出力線１２のデータの安定を待って、行われる。
【００３１】
本発明に係る半導体記憶装置１０では、データ読取り回路１３の読取り動作は、前記したクロックパルスに同期した制御信号の制御を受けることはなく、活性化信号発生回路１４に供給される遅延信号（ＤＹＳＥＬ）により制御を受ける。
【００３２】
この遅延信号（DYSEL ）を起生するために、活性化信号発生回路１４には、例えば従来よく知られた遅延線またはバッファ回路からなる遅延回路２６が接続されている。
遅延回路２６には、列デコーダ１９からの列アドレス選択信号（COLSEL）が入力する。このアドレス選択信号（COLSEL）は、遅延回路２６を経ることより、メモリアレイ１１への列アドレス選択信号（COLSEL）の入力から、所定の時間遅れを持つ遅延信号（DYSEL ）が生成される。
【００３３】
遅延回路２６により生成された遅延信号（ＤＹＳＥＬ）は、活性化信号発生回路１４に入力される。遅延信号（ＤＹＳＥＬ）を受ける活性化信号発生回路１４は、基本的には、遅延信号（ＤＹＳＥＬ）を受けると、データ読取り回路１３に活性化信号（ＲＭＡ）を送る。データ読取り回路１３は、活性化信号（ＲＭＡ）を受けると、活性化され、この活性化により、データ出力線１２（１２ａおよび１２ｂ）からのデータを読み込む。
【００３４】
データ読取り回路１３は、差動増幅機能を有するリードアンプで構成することができる。データ読取り回路１３は、そのデータ読み込み動作により、両データ出力線１２ａおよび１２ｂの差動電圧に基づいて、選択されたデータ出力線１２ａの電圧を所定の、例えばＴＴＬ電圧値に増幅し、そのデータおよびこれと相補的なデータ「Ｌ」および「Ｈ」を、その出力線１３ａおよび１３ｂに出力する。また、データ読取り回路１３はラッチ機能を有することから、その出力線１３ａおよび１３ｂのデータは、活性化信号発生回路１４から引き続く活性化信号（RMA ）を受けるまで、保持される。
【００３５】
データ読取り回路１３の出力線１３ａおよび１３ｂは、データ伝送制御回路２７を経て、データ出力回路１５に接続されている。
データ伝送制御回路２７は、それぞれが一対の入力端子を有する一対のＮＯＲ回路２８ａおよび２８ｂを備える。
各ＮＯＲ回路２８ａおよび２８ｂの一方の入力端には、データ読取り回路１３の出力線１３ａおよび１３ｂがぞれぞれ接続されている。また、ＮＯＲ回路２８ａおよび２８ｂのそれぞれの他方の入力端子には、後述するレイテンシーに関連してデータ伝送制御回路２７を断続するための駆動イネーブル信号（DRVENB）がインバータ２９を経て、入力する。
【００３６】
各ＮＯＲ回路２８ａおよび２８ｂの出力端は、それぞれデータ出力回路１５の入力端に接続されたＭＯＳトランジスタ３０ａおよび３０ｂのゲートに接続されている。駆動イネーブル信号（DRVENB）は、後述するタイミングチャートに示されるとおり、通常は「Ｌ」状態におかれ、インバータ２９により、反転してＮＯＲ回路２８ａおよび２８ｂに入力される。
そのため、駆動イネーブル信号（DRVENB）が「Ｌ」の状態では、データ読取り回路１３の出力線１３ａおよび１３ｂの値に拘わらず、両ＭＯＳトランジスタ３０ａおよび３０ｂがオフ状態におかれる。従って、この状態では、出力線１３ａおよび１３ｂのデータがデータ出力回路１５に入力されることはない。
【００３７】
他方、駆動イネーブル信号（DRVENB）が「Ｈ」の状態になると、ＮＯＲ回路２８ａおよび２８ｂの、インバータ２９が接続された各一方の入力端電圧が「Ｌ」の状態になる。このため、データ読取り回路１３の出力線１３ａおよび１３ｂのうち、「Ｌ」の状態にある出力線１３ａまたは１３ｂの入力を受けるいずれか一方のＮＯＲ回路２８ａおよび２８ｂに接続されたＭＯＳトランジスタ３０ａまたは３０ｂが、導通状態におかれることにより、データ出力線１２のデータがデータ出力回路１５の入力端に伝えられる。
【００３８】
データ出力回路１５は、プリセット状態で、両入力端子を所定の駆動電圧値に保持するデータ出力用バッファ回路からなる。データ出力回路１５は、そのトリガ端子に出力イネーブル信号（OUTEN ）を受けると、入力端子（ＲＢＤ）の入力を出力信号（DQ）として出力する。
【００３９】
すなわち、データ読取り回路１３は、活性化信号発生回路１４からクロックパルスに非同期的に発せられる活性化信号（RMA ）を受けて、データ出力線１２ａおよび１２ｂの相補データをデータ伝送制御回路２７に出力する。このデータ伝送制御回路２７は、データ読取り回路１３からの相補データを、駆動イネーブル信号（DRVENB）の「Ｈ」により、データ出力回路１５の入力端に伝える。
【００４０】
データ出力回路１５の両入力端子のうち、選択されたメモリセル１６に対応する例えばデータ出力線１２ａのデータに対応した読取りデータが、対応する入力端子（ＲＢＤ）に伝えられる。このデータ出力回路１５は、出力イネーブル信号（OUTEN ）を受けると、その入力端子（ＲＢＤ）に入力される読取りデータを出力信号（QD）として出力する。
【００４１】
また、データ（QD）の出力状態では、データ出力回路１５の一対の入力端子は、相補信号が入力した状態におかれ、プリセット状態が解除されている。
プリセット状態では、前記したとおり、データ出力回路１５の両入力端子は、駆動電圧値すなわち「Ｈ」に保持され、プリセット状態では、ＮＡＮＤ３１およびインバータ３２を経て活性化信号発生回路１４に帰還するリセット信号（RDBLOW）は、「Ｈ」に保持されている。
【００４２】
しかし、このプリセット状態の解除により、活性化信号発生回路１４に帰還されるリセット信号（RDBLOW）は「Ｌ」となる。このため、引き続くデータ読取り回路１３からのデータの出力のために、駆動イネーブル信号（DRVENB）が「Ｌ」に戻され、これによりデータ伝送制御回路２７がデータ読取り回路１３とデータ出力回路１５とを遮断状態におく。また、データ出力回路１５が再びプリセット状態におかれる。
【００４３】
従って、メモリアレイからのデータを読み取る読取り回路の活性化は、クロックに同期的に制御されることはなく、メモリアレイへのアドレス信号の入力後、所定の時間遅れをもって、非同期的に行われる。
そのため、メモリアレイ１１へのアドレス選択信号（COLSEL）の入力から、メモリアレイ１１からのデータの読取りまでの処理時間が、クロックパルスに拘束されることがないことから、遅延回路２６の設定により、この処理時間をクロック周波数から独立して設定することができ、システムの動作に柔軟性を与えることができる。
また、データ読取り回路の動作を非同期とすることにより、このデータ読取り回路のデータ読取り動作とは無関係にクロック周波数の増大を図ることができる。
【００４４】
さらに、図１に示す例では、高速化の促進のために有利なレイテンシー設定回路３３およびレイテンシー制御回路３４が活性化信号発生回路１４に関連して、設けられている。
【００４５】
レイテンシー設定回路３３は、従来よく知られているように、その設定により、アドレス制御信号であるＣＡＳ信号からクロックパルスの遅れのないＣＡＳレイテンシー１のレイテンシー信号、ＣＡＳ信号から１つのクロックパルスの遅れをもつＣＡＳレイテンシー２のレイテンシー信号およびＣＡＳ信号から２つのクロックパルスの遅れをもつＣＡＳレイテンシー３のレイテンシー信号を選択可能に設定できる。
【００４６】
レイテンシー設定回路３３で、例えばＣＡＳレイテンシー１が設定されると、ＣＡＳ信号にクロックパルスの遅れを生じないタイミングで、データ出力回路１５の前記トリガ入力端子に出力イネーブル信号（OUTEN ）が入力する。
また、ＣＡＳレイテンシー２が設定されると、ＣＡＳ信号に１クロックパルスの遅れを生じるタイミングで、データ出力回路１５の前記トリガ入力端子に出力イネーブル信号（OUTEN ）が入力する。
また、ＣＡＳレイテンシー３が設定されると、ＣＡＳ信号に２クロックパルスの遅れを生じるタイミングで、データ出力回路１５の前記トリガ入力端子に出力イネーブル信号（OUTEN ）が入力する。
その結果、従来のレイテンシー設定におけると同様に、データ出力回路１５からの出力（QD）に適正なＣＡＳレイテンシーを設定することができ、これにより高速読み出しを可能とすることができる。
【００４７】
ＣＡＳレイテンシー１および２では、データ読取り回路１３からの出力がデータ出力回路１５に入力端子に重複することはないが、ＣＡＳレイテンシー３では、データ読取り回路１３からの引き続くデータがデータ出力回路１５の入力端に重複するおそれが生じる。
【００４８】
このデータの重複を確実に防止するために、レイテンシー設定回路３３には、レイテンシー３の設定に関して、活性化信号発生回路１４の動作を制御するためのレイテンシー制御回路３４が設けられている。
【００４９】
図２は、レイテンシー制御回路３４が接続される活性化信号発生回路１４の一具体例を示す回路図であり、図３はレイテンシー制御回路３４の一具体例を示す回路図である。
【００５０】
活性化信号発生回路１４は、図２に示されているように、４つ入力端子３５〜３８を備える。入力端子３５は、遅延回路２６からの遅延信号（DYSEL ）を受ける。遅延信号（DYSEL ）は、インバータ３９、４０および４１を経て、ＮＡＮＤ４２の一方の入力端子に入力され、またＮＡＮＤ４２の他方の入力端子に入力されている。インバータ３９〜４１は、遅延素子として機能し、ＮＡＮＤ４２の出力は、インバータ４３を経てＮＡＮＤ４４の一方の入力端に入力される。ＮＡＮＤ４４の出力端は、２つのＮＡＮＤ４５および４６により構成されるＦＦ（フリップフロップ）ラッチ回路４７に接続されており、このラッチ回路４７の出力端子４８には、入力端子３５への遅延信号（DYSEL ）の入力によって、活性化信号（RMA ）が出力される。
【００５１】
また、入力端子３５に入力する遅延信号（DYSEL ）は、２つのＮＡＮＤ４８および４９により構成されるＦＦラッチ回路５０の一方の入力端に入力される。このＦＦラッチ回路５０の他方の入力端子には、入力端子３６に入力する前記中央制御装置からのデータ書き込み制御信号ＷＥ（Ｌ）が、インバータ５１を経て、入力する。
ＦＦラッチ回路５０の出力は、インバータ５２を経て、ＮＡＮＤ４４の他方の入力端に入力されている。
【００５２】
そのため、入力端子３６に書き込み制御信号ＷＥ（Ｌ）を受けない限り（書き込み制御信号が「Ｈ」である限り）、入力端子３５に遅延信号（DYSEL ）を受けると、ラッチ回路４７の出力端子４８からデータ読取り回路１３に活性化信号（RMA ）が出力される。
他方、入力端子３５にたとえ遅延信号（DYSEL ）が入力しても、入力端子３６に書き込み制御信号ＷＥ（Ｌ）を受けると、ラッチ回路４７の出力端子４８からの活性化信号（RMA ）の出力が阻止され、データ読取り回路１３の活性化が阻止される。これにより、書き込み動作時のデータ読取り回路１３の誤動作が防止される。
【００５３】
活性化信号発生回路１４の入力端子３７には、レイテンシー制御回路３４からの通常は「Ｌ」の駆動信号（DRVENi）を受ける。この駆動信号（DRVENi）は、インバータ５３を経て、ラッチ回路４７を構成するＮＡＮＤ４６の一方の入力端子信号と共に、ＮＡＮＤ５４の入力端子に入力されている。
【００５４】
また、前記入力端子３８には、図１に示したインバータ３２を経るリセット信号（RDBLOW）が入力し、データ出力回路１５のプリセット状態では「Ｈ」に保持されるリセット信号（RDBLOW）がインバータ５５および５６を経て、ＮＡＮＤ５４の他の入力端子に入力する。
活性化信号（RMA ）、駆動信号（DRVENi）の反転信号およびリセット信号（RDBLOW）を受けるＮＡＮＤ５４の出力は、入力端子３８に入力するリセット信号（RDBLOW）と共に、２つのＮＡＮＤ５８および５９によって構成されるＦＦラッチ回路６０に入力する。
【００５５】
ラッチ回路６０の出力は、出力端子６１を経て、図１に示したデータ伝送制御回路２７のインバータ２９に駆動イネーブル信号（DRVENB）として出力される。また、ラッチ回路６０の出力は、ＮＡＮＤ６２を経て、ラッチ回路４７のＮＡＮＤ４６の入力端子に入力されている。
【００５６】
この出力端子６１の駆動イネーブル信号（DRVENB）は、入力端子３７の駆動信号（DRVENi）が「Ｌ」に保持され、しかも入力端子３８のリセット信号（RDBLOW）が「Ｈ」に保持されている限り、出力端子４８の活性化信号（RMA ）に応じて、データ伝送制御回路２７を実質的に導通させる。これにより、データ読取り回路１３の出力は、時間遅れを与えられることなく、逐次データ出力回路１５の入力端子に伝えられる。
【００５７】
他方、出力端子４８から活性化信号（RMA ）が出力されていても、入力端子３７の駆動信号（DRVENi）が「Ｈ」の状態になれば、またはリセット信号（RDBLOW）が「Ｌ」の状態になければ、データ伝送制御回路２７がデータ読取り回路１３とデータ出力回路１５との導通を遮断する。従って、駆動信号（DRVENi）の「Ｌ」および「Ｌ」の状態、またはリセット信号（RDBLOW）の「Ｈ」および「Ｌ」の状態に応じて、データ伝送制御回路２７を経るデータ読取り回路１３からのデータ出力回路１５への出力伝達を制御することができる。
駆動信号（DRVENi）およびリセット信号（RDBLOW）のうち、リセット信号（RDBLOW）が「Ｌ」となるのはデータ出力回路１５の非プリセット状態であり、この非プリセット状態では、データ出力回路１５が遮断される。
【００５８】
次に、駆動信号（DRVENi）の「Ｈ」、「Ｌ」状態をレイテンシー制御回路３４を示す図３に沿って説明するに、レイテンシー制御回路３４の一方の入力端子６３には、レイテンシー設定回路３３でレイテンシー３が設定されたときのみ「Ｈ」に保持され、レイテンシー１または２では、「Ｌ」に保持されるレイテンシー信号（ＬＡＴ３）がレイテンシー設定回路３３から入力する。また、他方の入力端子６４には、マスタクロックパルス（ＣＬＫ）の２倍サイクルを示す補助クロックパルス（SUBCLK）が入力する。
【００５９】
両入力端子６３および６４の入力信号は、ＮＡＮＤ６５に入力され、その出力は、インバータ６６から出力端子６７を経て、活性化信号発生回路１４の入力端子３７に駆動信号（DRVENi）として入力される。
レイテンシー設定回路３３で、ＣＡＳレイテンシー（ＣＬ）が１または２が設定されている限り、入力端子６３の入力信号（ＬＡＴ３）は「Ｌ」に保持されることから、入力端子６４の入力信号（SUBCLK）に拘わらず、駆動信号（DRVENi）は、「Ｌ」に保持される。
【００６０】
従って、レイテンシーが１または２（ＣＬ＝１またはＣＬ＝２）では、駆動信号（DRVENi）によって活性化信号発生回路１４の出力端子６１から起生する駆動イネーブル信号（DRVENB）が影響を受けることがないことから、リセット信号（RDBLOW）によってデータ伝送制御回路２７の動作が制御を受ける。
【００６１】
他方、レイテンシー設定回路３３で、ＣＡＳレイテンシー３（ＣＬ＝３）が設定されると、入力端子６３の入力信号（ＬＡＴ３）は「Ｈ」に保持される。そのため、マスタクロック（ＣＬＫ）の２倍のサイクルを有する入力信号（SUBCLK）が駆動信号（DRVENi）として、活性化信号発生回路１４の入力端子３７に入力する。
【００６２】
その結果、レイテンシー３（ＣＬ＝３）の設定では、活性化信号発生回路１４からデータ伝送制御回路２７に出力される駆動イネーブル信号（DRVENB）は、マスタクロックの２倍のサイクルの補助クロック（SUBCLK）となることから、データ伝送制御回路２７は、マスタクロック（ＣＬＫ）の２倍のサイクルの補助クロックに応じて、すなわちマスタクロック（ＣＬＫ）の２クロックパルス分の遅れをもって、データ読取り回路１３とデータ出力回路１５との断続を制御することとなる。
【００６３】
従って、ＣＡＳレイテンシー３（ＣＬ＝３）では、データ読取り回路１３とデータ出力回路１５との断続が、設定されたＣＡＳレイテンシーの値に応じた適正な遅れを与えられることから、データ読取り回路１３からの出力データが誤って先の出力データに重複してデータ出力回路１５に送られることはなく、この出力データの重複による誤動作を確実に防止することができる。
【００６４】
図４は、ＣＡＳレイテンシーが１〜３（ＣＬ＝１〜３）でのそれぞれの制御信号および出力データ等のタイミングチャートである。
ＣＡＳレイテンシー１（ＣＬ＝１）では、列アドレス選択信号（COLSEL）選択信号により得られた遅延信号（DYSEL ）が、図２に示した活性化信号発生回路１４のＮＡＮＤ４２に達すると、インバータ４３にショットパルス「Ｌ」が入力し、これによりＮＡＮＤ４４の出力が「Ｌ」になることから、ラッチ回路４７の出力端子４８から出力される活性化信号（RMA ）が「Ｈ」になる。
【００６５】
ＣＡＳレイテンシー１では、前記したとおり、活性化信号発生回路１４の入力端子３７に入力する駆動信号（DRVENi）が「Ｌ」に保持されている。また、入力端子３８に入力するリセット信号（RDBLOW）は、データ出力回路１５がプリセット状態におかれていることから、「Ｈ」に保持される。そのため、ＮＡＮＤ５４の出力は、活性化信号（RMA ）が「Ｈ」に変化したことを受けて、「Ｌ」に変化する。
【００６６】
その結果、ラッチ回路６０の出力端子６１すなわち駆動イネーブル信号（DRVENB）は、「Ｈ」となる。この駆動イネーブル信号（DRVENB）の変化により、データ伝送制御回路２７がデータ読取り回路１３とデータ出力回路１５とを接続することにより、データ読取り回路１３の両出力線１３ａおよび１３ｂのデータは、データ出力回路１５の入力端ＲＢＤおよびこれと相補的入力端子ＲＢＤrev に転送される。
【００６７】
このデータ転送により、前記したとおり、リセット信号（RDBLOW）が「Ｌ」になることから、活性化信号発生回路１４のラッチ回路４７およびラッチ回路６０がリセットされる。両ラッチ回路４７および６０のリセットにより、出力端子４８の活性化信号（RMA ）が「Ｌ」に保持され、また駆動イネーブル信号（DRVENB）が「Ｌ」に保持される。
【００６８】
このＣＡＳレイテンシー１では、レイテンシー設定回路３３からデータ出力回路１５のトリガ入力信号となる出力イネーブル信号（QUTEN ）を受ける。この出力イネーブル信号（QUTEN ）は、ＣＡＳ信号に同期して、マスタクロックＣＬＫからの遅れを持つことな立ち上がっていることから、データ出力回路１５は、ＣＡＳ信号からの遅れを示すことなく、出力データＤＱを出力する。
図４に示す例では、出力データＤＱは、いずれも４バースト長として、示されている。
【００６９】
ＣＡＳレイテンシー２（ＣＬ＝２）では、データ出力回路１５がトリガ入力信号として、レイテンシー設定回路３３から出力イネーブル信号（QUTEN ）を受けるまでは、ＣＡＳレイテンシー１におけると同様である。
レイテンシー１と異なる点は、レイテンシー設定回路３３からの出力イネーブル信号（OUTEN ）がマスタクロックパルス（ＣＬＫ）の１クロックパルス分の遅れをもって入力する。
この１クロックパルス分の遅れにより、ＣＡＳ信号から１クロック分の遅れで、データ出力回路１５から出力データＤＱが出力される。
【００７０】
また、ＣＡＳレイテンシー３（ＣＬ＝３）では、レイテンシー２について説明したと同様に、レイテンシー設定回路３３からの出力イネーブル信号（OUTEN ）がマスタクロックパルス（ＣＬＫ）の２クロックパルス分の遅れをもって入力することから、ＣＡＳ信号から２クロック分の遅れで、データ出力回路１５から出力データＤＱが出力される。
【００７１】
さらに、ＣＡＳレイテンシー３では、前記したとおり、データ読取り回路１３とデータ出力回路１５との断続が、設定されたＣＡＳレイテンシー３に応じた適正な遅れを与えられることから、データ読取り回路１３からの出力データが誤って先の出力データに重複してデータ出力回路１５に送られることはなく、この出力データの重複による誤動作を確実に防止することができる。
【００７２】
本発明に係る前記半導体記憶装置１０では、前記したように、メモリアレイ１１への列アドレス選択信号（COLSEL）の入力から、メモリアレイ１１からのデータの読取りまでの処理時間、すなわちデータ読取り回路１３の活性化間での処理時間がクロックに拘束されることはなく、この処理時間をクロック周波数から独立して設定することができることから、システムの動作に柔軟性を与えることができる。
【００７３】
このため、半導体記憶装置１０によれば、例えば、１２５ＭＨｚ（８ｎｓサイクル）の例では、カラムイネーブル信号からリードデータラッチに至る第１ステージから第２ステージまでを１６ｎｓサイクルで実行することが可能となる。
【００７４】
前記したところでは、駆動イネーブル信号（DRVENB）および活性化信号（RMA ）のリセット信号として、データ出力回路１５の入力端子電圧の変化に関連して変化するリセット信号（RDBLOW）を用いたが、このリセット信号として、所定の周期を有するショットパルスを採用することができる。
また、本発明をパイプライン処理にも適宜適用することができ、これにより一層の高速処理が可能となる。
【００７５】
【発明の効果】
本発明に係る半導体記憶装置では、前記したように、データ読取り回路を活性化する活性化信号は、アドレス信号に対して所定の時間遅れを与えられた遅延信号に応じて生成されることから、メモリアレイからのデータを読み取る読取り回路の活性化は、クロックに同期的に制御されることはなく、メモリアレイへのアドレス信号の入力後、所定の時間遅れをもって、非同期的に行われる。
【００７６】
従って、本発明によれば、メモリアレイへのアドレス信号の入力から、メモリアレイからのデータの読取りまでの処理時間がクロックに拘束されることはなく、この処理時間をクロック周波数から独立して設定することができることから、システムの動作に柔軟性を与えることができる。
また、本発明は、データ読取り回路の動作を非同期とすることにより、このデータ読取り回路のデータ読取り動作とは無関係にクロック周波数の増大を図ることができることから、高速動作を得る上で、極めて有利となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置を示すブロック図である。
【図２】本発明に係る活性化信号発止回路の一例を示す回路図である。
【図３】本発明に係るレイテンシー設定回路の一例を示す回路図である。
【図４】本発明に係る半導体記憶装置の制御信号のタイミングチャートである。
【符号の説明】
１０ 半導体記憶装置
１１ メモリアレイ
１２ データ出力線
１３ データ読取り回路
１４ 活性化信号発生回路
１５ データ出力回路
１６ メモリセル
１７ ビット線
１８ ワード線
１９ 列デコーダ
２６ 遅延回路
２７ データ伝送制御回路
２８ａおよび２８ｂ ＮＯＲ回路
Claims (8)
- クロックパルスに同期するアドレス制御信号に応じて起生される列アドレス選択信号を受け、該列アドレス選択信号に対応するアドレスのメモリセルに格納されたデータを出力するメモリアレイと、該メモリアレイから出力されたデータ信号を読み取るためのデータ読取り回路と、前記列アドレス選択信号に基づいて起生される遅延信号を受け、前記メモリアレイからの前記データ信号を前記データ読取り回路が読み取るべく該データ読取り回路を活性化させるための活性化信号を起生する活性化信号発生回路と、前記データ読取り回路からのデータ信号を前記クロックパルスに同期する出力イネーブル信号の入力に応じて出力するデータ出力回路とを含む半導体記憶装置であって、
前記活性化信号発生回路は、データ書き込み制御信号を受信すると前記活性化信号の出力を停止し、
前記活性化信号発生回路および前記データ出力回路に関連して、前記データ出力回路からのデータ出力に前記アドレス制御信号から所定のクロックパルス数の遅れを与えるためのレイテンシー信号を起生するレイテンシー設定回路が設けられ、
前記レイテンシー設定回路には、レイテンシー１、レイテンシイー２およびレイテンシー３の３種類のレイテンシイーが選択的に設定可能であり、前記レイテンシー設定回路は、レイテンシー１およびレイテンシー２では、零クロックパルスおよび１クロックパルスの遅れを与えるためのレイテンシー信号を前記データ出力回路に前記イネーブル信号としてそれぞれ送出し、レイテンシー３では、２クロックパルスの遅れを与えるためのレイテンシー信号を、前記イネーブル信号として前記データ出力回路に送出し、
前記データ出力回路はイネーブル信号を受けるごとに初期設定値としてその入力端子に所定の電圧値を出力し、前記活性化信号発生回路は前記レイテンシー設定回路からレイテンシー３のレイテンシー信号を受けない限り前記データ読取り回路からのデータ出力を時間遅れを生じることなく前記データ出力回路にスルーさせるようにデータ伝送制御回路を動作させる、
ことを特徴とする半導体記憶装置。 - 前記遅延信号は前記列アドレス選択信号を受ける遅延回路により生成される請求項１記載の半導体記憶装置。
- 前記データ読取り回路は、前記活性化信号を受けると前記メモリアレイから出力される前記データ信号を読み取り、当該データ信号を引き続く活性化信号を受けるまで、その出力を保持するラッチ機能を有する請求項１記載の半導体記憶装置。
- 前記データ読取り回路と前記データ出力回路との間には、前記データ読取り回路から出力されたデータ信号の前記データ出力回路への伝送を制御するためのデータ伝送制御回路が挿入されている請求項１記載の半導体記憶装置。
- 前記メモリアレイは、複数のビット線および複数のワード線を有し、前記アドレス制御信号はコラムデコーダに送出されるＣＡＳ信号であり、前記コラムデコーダから前記メモリアレイに前記列アドレス選択信号が出力される請求項１記載の半導体記憶装置。
- 前記メモリアレイは前記列アドレス選択信号を受けて該選択信号に対応するメモリセルのビット線およびこれと対をなすビット線から互いに相補的な一対のデータ信号を前記データ読取り回路に出力する請求項１記載の半導体記憶装置。
- 前記データ読取り回路は、前記一対のデータ信号をそれらの電圧差に基づいて、それぞれが所定値に増幅された一対の相補信号を出力する差動増幅機能を有する請求項６記載の半導体記憶装置。
- それぞれが一対の入力端子を有する一対のＮＯＲ回路を備えるデータ伝送制御回路を含み、当該一対のＮＯＲ回路のそれぞれの一方の入力端子に前記データ読取り回路からの一対の相補信号が入力し、それぞれの他方の入力端子に前記活性化信号発生回路からの前記活性化信号が入力し、それぞれの出力信号が前記データ出力回路に入力する請求項１記載の半導体記憶装置。
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