JP2835272B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2835272B2 JP2835272B2 JP32243093A JP32243093A JP2835272B2 JP 2835272 B2 JP2835272 B2 JP 2835272B2 JP 32243093 A JP32243093 A JP 32243093A JP 32243093 A JP32243093 A JP 32243093A JP 2835272 B2 JP2835272 B2 JP 2835272B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- rows
- memory
- cell
- cells arranged
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えば不揮発性半導
体メモリに係わり、特に、リファレンス電位を発生する
リファレンス電位発生回路を有した半導体記憶装置に関
する。
体メモリに係わり、特に、リファレンス電位を発生する
リファレンス電位発生回路を有した半導体記憶装置に関
する。
【０００２】
【従来の技術】図３は、不揮発性半導体メモリ、例えば
ＥＰＲＯＭ (Erasable ProgrammableROM)を概略的に示
すものである。メモリセルＭＣはフローティングゲート
ＦＧ、及びコントロールゲートＣＧを有する。このメモ
リセルＭＣはマトリクス状に配列されている。各メモリ
セルＭＣのコントロールゲートＣＧはワード線ＷＬ１、
ＷＬ２…に接続され、各ソースは電源Ｖs に接続され、
各ドレインはビット線ＢＬ１、ＢＬ２…に接続されてい
る。各ビット線ＢＬ１、ＢＬ２…は図示せぬ選択トラン
ジスタ及び抵抗Ｒ１を介して電源Ｖccに接続されるとと
もに、センスアンプＳ／Ａの一方入力端に接続されてい
る。
ＥＰＲＯＭ (Erasable ProgrammableROM)を概略的に示
すものである。メモリセルＭＣはフローティングゲート
ＦＧ、及びコントロールゲートＣＧを有する。このメモ
リセルＭＣはマトリクス状に配列されている。各メモリ
セルＭＣのコントロールゲートＣＧはワード線ＷＬ１、
ＷＬ２…に接続され、各ソースは電源Ｖs に接続され、
各ドレインはビット線ＢＬ１、ＢＬ２…に接続されてい
る。各ビット線ＢＬ１、ＢＬ２…は図示せぬ選択トラン
ジスタ及び抵抗Ｒ１を介して電源Ｖccに接続されるとと
もに、センスアンプＳ／Ａの一方入力端に接続されてい
る。
【０００３】このセンスアンプＳ／Ａの他方入力端に
は、ダミーセルＤＭＣと抵抗Ｒ２とからなるリファレン
ス電位発生回路ＲＰＧが接続されている。ダミーセルＤ
ＭＣは前記メモリセルＭＣと同一構成であり、そのドレ
インはセンスアンプＳ／Ａの他方入力端に接続されてい
る。抵抗Ｒ２の一端はセンスアンプＳ／Ａの他方入力端
に接続され、他端は電源Ｖccに接続されている。この抵
抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値の１／２に設定され
ている。前記ビット線の電位は、メモリセルに“０”デ
ータが書込まれ、セル電流が流れないハイレベル状態
と、メモリセルに“０”データが書込まれていず、セル
電流が流れるローレベル状態とがある。リファレンス電
位発生回路ＲＰＧは、ダミーセルＤＭＣと抵抗Ｒ２とに
より、ビット線電位のハイレベルとローレベルの中間の
電位をリファレンス電位として発生する。センスアンプ
Ｓ／Ａは選択されたメモリセルに記憶されたデータに応
じて、ビット線電位とリファレンス電位を比較すること
によりデータを検出する。
は、ダミーセルＤＭＣと抵抗Ｒ２とからなるリファレン
ス電位発生回路ＲＰＧが接続されている。ダミーセルＤ
ＭＣは前記メモリセルＭＣと同一構成であり、そのドレ
インはセンスアンプＳ／Ａの他方入力端に接続されてい
る。抵抗Ｒ２の一端はセンスアンプＳ／Ａの他方入力端
に接続され、他端は電源Ｖccに接続されている。この抵
抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値の１／２に設定され
ている。前記ビット線の電位は、メモリセルに“０”デ
ータが書込まれ、セル電流が流れないハイレベル状態
と、メモリセルに“０”データが書込まれていず、セル
電流が流れるローレベル状態とがある。リファレンス電
位発生回路ＲＰＧは、ダミーセルＤＭＣと抵抗Ｒ２とに
より、ビット線電位のハイレベルとローレベルの中間の
電位をリファレンス電位として発生する。センスアンプ
Ｓ／Ａは選択されたメモリセルに記憶されたデータに応
じて、ビット線電位とリファレンス電位を比較すること
によりデータを検出する。
【０００４】
【発明が解決しようとする課題】ところで、メモリセル
のソース、ドレインは図４に示すように、コントロール
ゲートＣＧ及びフローティングゲートＦＧを含むゲート
電極Ｇをマスクとして、不純物を基板ＳＢにイオン注入
して形成している。しかし、イオン注入装置の構造上、
全てのメモリセルに直角にイオンを注入することは困難
である。また、イオン種によってはチャネリングを防止
するため、所定の角度をつけてイオンを注入することも
ある。このようにイオン注入の際、注入角度が基板ＳＢ
に対して直角でない場合、ゲート電極Ｇによるシャドー
イングが生じる。このため、ソースＳ、ドレインＤがゲ
ート電極Ｇの両側において非対称となり、ソースＳ、ド
レインＤの大きさが異なってしまう。これにより、奇数
行のワード線に接続されたメモリセルと、偶数行のワー
ド線に接続されたメモリセルでは、図５（ａ）（ｂ）に
示すように等価回路が相違しセル電流に差が生じる。し
たがって、データが書込まれていないメモリセルが選択
された場合、そのメモリセルが奇数行のワード線に接続
されているか、偶数行のワード線に接続されているかに
よってセル電流に差が生じる。
のソース、ドレインは図４に示すように、コントロール
ゲートＣＧ及びフローティングゲートＦＧを含むゲート
電極Ｇをマスクとして、不純物を基板ＳＢにイオン注入
して形成している。しかし、イオン注入装置の構造上、
全てのメモリセルに直角にイオンを注入することは困難
である。また、イオン種によってはチャネリングを防止
するため、所定の角度をつけてイオンを注入することも
ある。このようにイオン注入の際、注入角度が基板ＳＢ
に対して直角でない場合、ゲート電極Ｇによるシャドー
イングが生じる。このため、ソースＳ、ドレインＤがゲ
ート電極Ｇの両側において非対称となり、ソースＳ、ド
レインＤの大きさが異なってしまう。これにより、奇数
行のワード線に接続されたメモリセルと、偶数行のワー
ド線に接続されたメモリセルでは、図５（ａ）（ｂ）に
示すように等価回路が相違しセル電流に差が生じる。し
たがって、データが書込まれていないメモリセルが選択
された場合、そのメモリセルが奇数行のワード線に接続
されているか、偶数行のワード線に接続されているかに
よってセル電流に差が生じる。
【０００５】これに対して、リファレンス電位は、前述
したように１つのダミーセルＤＭＣと抵抗Ｒ２によって
生成され、このダミーセルＤＭＣの特性により決定され
る。しかし、このダミーセルＤＭＣはメモリセルと同一
の工程によって製造されるため、前記奇数行のワード線
に接続されたメモリセルか、偶数行のワード線に接続さ
れたメモリセルと同様の構成となっている。したがっ
て、データの検出において、ダミーセルＤＭＣは奇数行
のワード線に接続されたメモリセルか、偶数行のワード
線に接続されたメモリセルの一方に対して、適当なリフ
ァレンス電位を与えることができるが、他方のメモリセ
ルには適当なリファレンス電位を与えることができない
ものであった。このため、センスアンプＳ／Ａはビット
線の電位を正確に検出することができないものであっ
た。
したように１つのダミーセルＤＭＣと抵抗Ｒ２によって
生成され、このダミーセルＤＭＣの特性により決定され
る。しかし、このダミーセルＤＭＣはメモリセルと同一
の工程によって製造されるため、前記奇数行のワード線
に接続されたメモリセルか、偶数行のワード線に接続さ
れたメモリセルと同様の構成となっている。したがっ
て、データの検出において、ダミーセルＤＭＣは奇数行
のワード線に接続されたメモリセルか、偶数行のワード
線に接続されたメモリセルの一方に対して、適当なリフ
ァレンス電位を与えることができるが、他方のメモリセ
ルには適当なリファレンス電位を与えることができない
ものであった。このため、センスアンプＳ／Ａはビット
線の電位を正確に検出することができないものであっ
た。
【０００６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、ワード線
の奇数行、偶数行によってリファレンス電位に差が生じ
ることがなく、ビット線の電位を正確に検出することが
可能な半導体記憶装置を提供しようとするものである。
されたものであり、その目的とするところは、ワード線
の奇数行、偶数行によってリファレンス電位に差が生じ
ることがなく、ビット線の電位を正確に検出することが
可能な半導体記憶装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明は、マトリクス
状に配置され、奇数行に配置されたメモリセルと偶数行
に配置されたメモリセルとで特性が異なる複数のメモリ
セルと、これらメモリセルのうち奇数行に配置されたメ
モリセルのゲートに接続された複数のワード線と、前記
メモリセルのうち偶数行に配置されたメモリセルのゲー
トに接続された複数のワード線と、前記メモリセルの電
流通路の一端にそれぞれ接続された複数のビット線と、
これらビット線から１つのビット線を選択する選択手段
と、前記奇数行に配置されたメモリセルと同一の特性を
有し、前記奇数行に配置されたメモリセルとともに選択
され、第１のリファレンス電位を発生する第１のダミー
セルと、前記偶数行に配置されたメモリセルと同一の特
性を有し、この第２のダミーセルは前記偶数行に配置さ
れたメモリセルとともに選択され、第２のリファレンス
電位を発生する第２のダミーセルと、一方入力端に前記
選択手段によって選択された１つの前記ビット線が接続
され、他方入力端に前記第１、第２のダミーセルが接続
され、第１及び第２のダミーセルの１つによって発生さ
れた第１及び第２のリファレンス電位の１つにより前記
ビット線の電位を検出する検出手段とを有している。 前
記奇数行に配置されたメモリセルのソース領域及びドレ
イン領域と、偶数行に配置されたメモリセルのソース領
域及びドレイン領域の大きさは異なっている。 前記奇数
行に配置されたメモリセルに流れる電流と、偶数行に配
置されたメモリセルに流れる電流の大きさは異なってい
る。
状に配置され、奇数行に配置されたメモリセルと偶数行
に配置されたメモリセルとで特性が異なる複数のメモリ
セルと、これらメモリセルのうち奇数行に配置されたメ
モリセルのゲートに接続された複数のワード線と、前記
メモリセルのうち偶数行に配置されたメモリセルのゲー
トに接続された複数のワード線と、前記メモリセルの電
流通路の一端にそれぞれ接続された複数のビット線と、
これらビット線から１つのビット線を選択する選択手段
と、前記奇数行に配置されたメモリセルと同一の特性を
有し、前記奇数行に配置されたメモリセルとともに選択
され、第１のリファレンス電位を発生する第１のダミー
セルと、前記偶数行に配置されたメモリセルと同一の特
性を有し、この第２のダミーセルは前記偶数行に配置さ
れたメモリセルとともに選択され、第２のリファレンス
電位を発生する第２のダミーセルと、一方入力端に前記
選択手段によって選択された１つの前記ビット線が接続
され、他方入力端に前記第１、第２のダミーセルが接続
され、第１及び第２のダミーセルの１つによって発生さ
れた第１及び第２のリファレンス電位の１つにより前記
ビット線の電位を検出する検出手段とを有している。 前
記奇数行に配置されたメモリセルのソース領域及びドレ
イン領域と、偶数行に配置されたメモリセルのソース領
域及びドレイン領域の大きさは異なっている。 前記奇数
行に配置されたメモリセルに流れる電流と、偶数行に配
置されたメモリセルに流れる電流の大きさは異なってい
る。
【０００８】
【作用】すなわち、この発明において、第１のダミーセ
ルは奇数行に配置されたメモリセルと同一特性を有し、
奇数行のメモリセルに接続されたワード線とともに選択
され、第１のリファレンス電位を発生する。第２のダミ
ーセルは偶数行に配置されたメモリセルと同一特性を有
し、偶数行のメモリセルに接続されたワード線とともに
選択され、第２のリファレンス電位を発生する。したが
って、奇数行に配置されたメモリセルと偶数行に配置さ
れたメモリセルの特性が相違している場合においても、
選択されたメモリセルに対応して適正なリファレンス電
位を発生することができるため、検出手段は適正なリフ
ァレンス電位により選択されたビット線の電位を正確に
検出することができる。
ルは奇数行に配置されたメモリセルと同一特性を有し、
奇数行のメモリセルに接続されたワード線とともに選択
され、第１のリファレンス電位を発生する。第２のダミ
ーセルは偶数行に配置されたメモリセルと同一特性を有
し、偶数行のメモリセルに接続されたワード線とともに
選択され、第２のリファレンス電位を発生する。したが
って、奇数行に配置されたメモリセルと偶数行に配置さ
れたメモリセルの特性が相違している場合においても、
選択されたメモリセルに対応して適正なリファレンス電
位を発生することができるため、検出手段は適正なリフ
ァレンス電位により選択されたビット線の電位を正確に
検出することができる。
【０００９】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１はこの発明を例えばＥＰＲＯＭに適
用した場合を示すものである。図１において、メモリセ
ルＭＣを構成するトランジスタは、フローティングゲー
トＦＧ、及びコントロールゲートＣＧを有する。このメ
モリセルＭＣはマトリクス状に配列されている。各メモ
リセルＭＣのコントロールゲートＣＧはワード線ＷＬ
１、ＷＬ２、ＷＬ３…に接続され、各ソースは電源Ｖs
に接続され、ドレインはビット線ＢＬ１、ＢＬ２、ＢＬ
３…に接続されている。各ビット線ＢＬ１、ＢＬ２、Ｂ
Ｌ３…の一端はそれぞれ選択トランジスタ１１1 、１１
2 、１１3 …のソースに接続されている。これら選択ト
ランジスタ１１1 、１１2 、１１3 …のゲート及びワー
ド線ＷＬ１、ＷＬ２、ＷＬ３…は、それぞれアドレスデ
コーダ１３、１４に接続されている。これら選択トラン
ジスタ１１1 、１１2 、１１3 …のドレインはトランジ
スタ１２のソースに接続され、このトランジスタ１２の
ドレインは抵抗Ｒ１を介して電源Ｖccに接続されるとと
もに、センスアンプＳ／Ａの一方入力端に接続されてい
る。このセンスアンプＳ／Ａの他方入力端には、ダミー
セルＤＭＣ１、ＤＭＣ２と抵抗Ｒ２、及びトランジスタ
１５からなるリファレンス電位発生回路ＲＰＧが接続さ
れている。
いて説明する。図１はこの発明を例えばＥＰＲＯＭに適
用した場合を示すものである。図１において、メモリセ
ルＭＣを構成するトランジスタは、フローティングゲー
トＦＧ、及びコントロールゲートＣＧを有する。このメ
モリセルＭＣはマトリクス状に配列されている。各メモ
リセルＭＣのコントロールゲートＣＧはワード線ＷＬ
１、ＷＬ２、ＷＬ３…に接続され、各ソースは電源Ｖs
に接続され、ドレインはビット線ＢＬ１、ＢＬ２、ＢＬ
３…に接続されている。各ビット線ＢＬ１、ＢＬ２、Ｂ
Ｌ３…の一端はそれぞれ選択トランジスタ１１1 、１１
2 、１１3 …のソースに接続されている。これら選択ト
ランジスタ１１1 、１１2 、１１3 …のゲート及びワー
ド線ＷＬ１、ＷＬ２、ＷＬ３…は、それぞれアドレスデ
コーダ１３、１４に接続されている。これら選択トラン
ジスタ１１1 、１１2 、１１3 …のドレインはトランジ
スタ１２のソースに接続され、このトランジスタ１２の
ドレインは抵抗Ｒ１を介して電源Ｖccに接続されるとと
もに、センスアンプＳ／Ａの一方入力端に接続されてい
る。このセンスアンプＳ／Ａの他方入力端には、ダミー
セルＤＭＣ１、ＤＭＣ２と抵抗Ｒ２、及びトランジスタ
１５からなるリファレンス電位発生回路ＲＰＧが接続さ
れている。
【００１０】前記ダミーセルＤＭＣ１は、例えば前記奇
数行のワード線ＷＬ１、ＷＬ３…に接続されたメモリセ
ルＭＣと同一形状、同一特性であり、このダミーセルＤ
ＭＣ１のコントロールゲートには例えばアドレス信号Ａ
０が供給される。また、ダミーセルＤＭＣ２は例えば前
記偶数行のワード線ＷＬ２…に接続されたメモリセルＭ
Ｃと同一形状、同一特性であり、このダミーセルＤＭＣ
２のコントロールゲートには例えば反転されたアドレス
信号／Ａ０が供給される。これらダミーセルＤＭＣ１、
ＤＭＣ２のソースは電源Ｖs に接続され、ドレインはト
ランジスタ１５のソースに接続されている。このトラン
ジスタ１５のドレインは抵抗Ｒ２を介して電源Ｖccに接
続されるとともに、センスアンプＳ／Ａの他方入力端に
接続されている。前記センスアンプＳ／Ａの出力端は出
力バッファ１６を介して出力パッド１７に接続されてい
る。
数行のワード線ＷＬ１、ＷＬ３…に接続されたメモリセ
ルＭＣと同一形状、同一特性であり、このダミーセルＤ
ＭＣ１のコントロールゲートには例えばアドレス信号Ａ
０が供給される。また、ダミーセルＤＭＣ２は例えば前
記偶数行のワード線ＷＬ２…に接続されたメモリセルＭ
Ｃと同一形状、同一特性であり、このダミーセルＤＭＣ
２のコントロールゲートには例えば反転されたアドレス
信号／Ａ０が供給される。これらダミーセルＤＭＣ１、
ＤＭＣ２のソースは電源Ｖs に接続され、ドレインはト
ランジスタ１５のソースに接続されている。このトラン
ジスタ１５のドレインは抵抗Ｒ２を介して電源Ｖccに接
続されるとともに、センスアンプＳ／Ａの他方入力端に
接続されている。前記センスアンプＳ／Ａの出力端は出
力バッファ１６を介して出力パッド１７に接続されてい
る。
【００１１】上記構成において、ダミーセルＤＭＣ１
は、前記アドレスデコーダ１４によって奇数行のワード
線ＷＬ１、ＷＬ３…のいずれかが選択された場合これと
ともに選択され、ダミーセルＤＭＣ２は、前記アドレス
デコーダ１４によって偶数行のワード線ＷＬ２…いずれ
かが選択された場合これとともに選択される。また、前
記抵抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値の１／２に設定
されている。したがって、リファレンス電位発生回路Ｒ
ＰＧは、奇数行のワード線とともにダミーセルＤＭＣ１
が選択された場合、図２に示すように、メモリセルに記
憶されたデータに対応して変化するビット線のハイレベ
ルＶccとローレベルＶLOの中間の電位をリファレンス電
位ＶRPO として発生する。また、リファレンス電位発生
回路ＲＰＧは、偶数行のワード線とともにダミーセルＤ
ＭＣ２が選択された場合、図２に示すように、メモリセ
ルに記憶されたデータに対応して変化するビット線のハ
イレベルＶccとローレベルＶLEの中間の電位をリファレ
ンス電位ＶRPE として発生する。
は、前記アドレスデコーダ１４によって奇数行のワード
線ＷＬ１、ＷＬ３…のいずれかが選択された場合これと
ともに選択され、ダミーセルＤＭＣ２は、前記アドレス
デコーダ１４によって偶数行のワード線ＷＬ２…いずれ
かが選択された場合これとともに選択される。また、前
記抵抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値の１／２に設定
されている。したがって、リファレンス電位発生回路Ｒ
ＰＧは、奇数行のワード線とともにダミーセルＤＭＣ１
が選択された場合、図２に示すように、メモリセルに記
憶されたデータに対応して変化するビット線のハイレベ
ルＶccとローレベルＶLOの中間の電位をリファレンス電
位ＶRPO として発生する。また、リファレンス電位発生
回路ＲＰＧは、偶数行のワード線とともにダミーセルＤ
ＭＣ２が選択された場合、図２に示すように、メモリセ
ルに記憶されたデータに対応して変化するビット線のハ
イレベルＶccとローレベルＶLEの中間の電位をリファレ
ンス電位ＶRPE として発生する。
【００１２】センスアンプＳ／Ａは、選択されたメモリ
セルに記憶されたデータに応じてレベルの変化するビッ
ト線電位とリファレンス電位を比較することによりデー
タを検出する。すなわち、データの読出し時に、トラン
ジスタ１２、１５が導通され、奇数行のワード線ＷＬ
１、ＷＬ３…のいずれかが選択されるとともに、選択ト
ランジスタ１１1 、１１2 、１１3 …のいずれかが選択
された場合、選択されたビット線の電位とリファレンス
電位発生回路ＲＰＧから出力されるリファレンス電位Ｖ
RPO とを比較し、この比較結果を出力バッファ１６を介
して出力パッド１７に出力する。また、偶数行のワード
線ＷＬ２…のいずれかが選択された場合、選択されたビ
ット線の電位とリファレンス電位発生回路ＲＰＧから出
力されるリファレンス電位ＶRPE とを比較し、この比較
結果を出力バッファ１６を介して出力パッド１７に出力
する。
セルに記憶されたデータに応じてレベルの変化するビッ
ト線電位とリファレンス電位を比較することによりデー
タを検出する。すなわち、データの読出し時に、トラン
ジスタ１２、１５が導通され、奇数行のワード線ＷＬ
１、ＷＬ３…のいずれかが選択されるとともに、選択ト
ランジスタ１１1 、１１2 、１１3 …のいずれかが選択
された場合、選択されたビット線の電位とリファレンス
電位発生回路ＲＰＧから出力されるリファレンス電位Ｖ
RPO とを比較し、この比較結果を出力バッファ１６を介
して出力パッド１７に出力する。また、偶数行のワード
線ＷＬ２…のいずれかが選択された場合、選択されたビ
ット線の電位とリファレンス電位発生回路ＲＰＧから出
力されるリファレンス電位ＶRPE とを比較し、この比較
結果を出力バッファ１６を介して出力パッド１７に出力
する。
【００１３】上記実施例によれば、リファレンス電位発
生回路ＲＰＧは、奇数行のメモリセルと同一形状、同一
特性を有するダミーセルＤＭＣ１と、偶数行のメモリセ
ルと同一形状、同一特性を有するダミーセルＤＭＣ２を
有し、奇数行のメモリセルが選択された場合、ダミーセ
ルＤＭＣ１を同時に選択し、偶数行のメモリセルが選択
された場合、ダミーセルＤＭＣ２を同時に選択してい
る。したがって、奇数行のメモリセルと偶数行のメモリ
セルの特性が互いに異なっている場合においても、各行
のメモリセルに最適なリファレンス電位を設定すること
ができるため、動作マージンを向上でき、選択されたメ
モリセルに記憶されたデータを確実に検出することがで
きる。
生回路ＲＰＧは、奇数行のメモリセルと同一形状、同一
特性を有するダミーセルＤＭＣ１と、偶数行のメモリセ
ルと同一形状、同一特性を有するダミーセルＤＭＣ２を
有し、奇数行のメモリセルが選択された場合、ダミーセ
ルＤＭＣ１を同時に選択し、偶数行のメモリセルが選択
された場合、ダミーセルＤＭＣ２を同時に選択してい
る。したがって、奇数行のメモリセルと偶数行のメモリ
セルの特性が互いに異なっている場合においても、各行
のメモリセルに最適なリファレンス電位を設定すること
ができるため、動作マージンを向上でき、選択されたメ
モリセルに記憶されたデータを確実に検出することがで
きる。
【００１４】尚、上記実施例はＥＰＲＯＭを例に説明し
たが、これに限定されるものではなく、例えばＥＥＰＲ
ＯＭ (Electrically Erasable Programmable ROM) やフ
ラッシュＥＥＰＲＯＭ等にも適用可能である。その他、
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
たが、これに限定されるものではなく、例えばＥＥＰＲ
ＯＭ (Electrically Erasable Programmable ROM) やフ
ラッシュＥＥＰＲＯＭ等にも適用可能である。その他、
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
【００１５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ワード線の奇数行、偶数行によってリファレンス電
位に差が生じることがなく、ビット線の電位を正確に検
出することが可能な半導体記憶装置を提供できる。
ば、ワード線の奇数行、偶数行によってリファレンス電
位に差が生じることがなく、ビット線の電位を正確に検
出することが可能な半導体記憶装置を提供できる。
【図１】この発明の一実施例を示す回路構成図。
【図２】この発明の動作を説明するために示す図。
【図３】従来の半導体記憶装置の一例を示す回路構成
図。
図。
【図４】メモリセルの特性の相違を説明するために示す
図。
図。
【図５】図５（ａ）（ｂ）は図４に示すメモリセルの等
価回路図。
価回路図。
ＭＣ…メモリセル、ＷＬ１、ＷＬ２、ＷＬ３…ワード
線、ＢＬ１、ＢＬ２、ＢＬ３…ビット線、Ｓ／Ａ…セン
スアンプ、ＤＭＣ１、ＤＭＣ２…ダミーセル、ＲＰＧ…
リファレンス電位発生回路、Ｒ２…抵抗。
線、ＢＬ１、ＢＬ２、ＢＬ３…ビット線、Ｓ／Ａ…セン
スアンプ、ＤＭＣ１、ＤＭＣ２…ダミーセル、ＲＰＧ…
リファレンス電位発生回路、Ｒ２…抵抗。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−76098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (4)
- 【請求項１】 マトリクス状に配置され、奇数行に配置
されたメモリセルと偶数行に配置されたメモリセルとで
特性が異なる複数のメモリセルと、 これらメモリセルのうち奇数行に配置されたメモリセル
のゲートに接続された複数のワード線と、 前記メモリセルのうち偶数行に配置されたメモリセルの
ゲートに接続された複数のワード線と、 前記メモリセルの電流通路の一端にそれぞれ接続された
複数のビット線と、 これらビット線から１つのビット線を選択する選択手段
と、 前記奇数行に配置されたメモリセルと同一の特性を有
し、前記奇数行に配置されたメモリセルとともに選択さ
れ、第１のリファレンス電位を発生する第１のダミーセ
ルと、 前記偶数行に配置されたメモリセルと同一の特性を有
し、この第２のダミーセルは前記偶数行に配置されたメ
モリセルとともに選択され、第２のリファレンス電位を
発生する第２のダミーセルと、 一方入力端に前記選択手段によって選択された１つの前
記ビット線が接続され、他方入力端に前記第１、第２の
ダミーセルが接続され、第１及び第２のダミーセルの１
つによって発生された第１及び第２のリファレンス電位
の１つにより前記ビット線の電位を検出する検出手段と
を具備することを特徴とする半導体記憶装置。 - 【請求項２】 マトリクス状に配置され、奇数行に配置
されたメモリセルのソース領域及びドレイン領域と、偶
数行に配置されたメモリセルのソース領域及びドレイン
領域の大きさが異なる複数のメモリセルと、 これらメモリセルのうち奇数行に配置されたメモリセル
のゲートに接続された複数のワード線と、 前記メモリセルのうち偶数行に配置されたメモリセルの
ゲートに接続された複数のワード線と、 前記メモリセルの電流通路の一端にそれぞれ接続された
複数のビット線と、 これらビット線から１つのビット線を選択する選択手段
と、 前記奇数行に配置されたメモリセルと同一の特性を有
し、前記奇数行に配置されたメモリセルとともに選択さ
れ、第１のリファレンス電位を発生する第１のダミーセ
ルと、 前記偶数行に配置されたメモリセルと同一の特性を有
し、この第２のダミーセルは前記偶数行に配置されたメ
モリセルとともに選択され、第２のリファレンス電位を
発生する第２のダミーセルと、 一方入力端に前記選択手段によって選択された１つの前
記ビット線が接続され、他方入力端に前記第１、第２の
ダミーセルが接続され、第１及び第２のダミーセルの１
つによって発生された第１及び第２のリファレンス電位
の１つにより前記ビット線の電位を検出する検出手段と
を具備することを特徴とする半導体記憶装置。 - 【請求項３】 マトリクス状に配置され、奇数行に配置
されたメモリセルに流れる電流と、偶数行に配置された
メモリセルに流れる電流の大きさが異なる複数のメモリ
セルと、 これらメモリセルのうち奇数行に配置されたメモリセル
のゲートに接続された複数のワード線と、 前記メモリセルのうち偶数行に配置されたメモリセルの
ゲートに接続された複数のワード線と、 前記メモリセルの電流通路の一端にそれぞれ接続された
複数のビット線と、 これらビット線から１つのビット線を選択する選択手段
と、 前記奇数行に配置されたメモリセルと同一の特性を有
し、前記奇数行に配置されたメモリセルとともに選択さ
れ、第１のリファレンス電位を発生する第１のダミーセ
ルと、 前記偶数行に配置されたメモリセルと同一の特性を有
し、この第２のダミーセルは前記偶数行に配置されたメ
モリセルとともに選択され、第２のリファレンス電位を
発生する第２のダミーセルと、 一方入力端に前記選択手段によって選択された１つの前
記ビット線が接続され、他方入力端に前記第１、第２の
ダミーセルが接続され、第１及び第２のダミー セルの１
つによって発生された第１及び第２のリファレンス電位
の１つにより前記ビット線の電位を検出する検出手段と
を具備することを特徴とする半導体記憶装置。 - 【請求項４】 前記各メモリセルは、フローティングゲ
ート、及びコントロールゲートを有する不揮発性半導体
メモリであることを特徴とする請求項１乃至３のいずれ
かに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32243093A JP2835272B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体記憶装置 |
| US08/337,209 US5469397A (en) | 1993-12-21 | 1994-11-08 | Semiconductor memory device with a reference potential generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32243093A JP2835272B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182875A JPH07182875A (ja) | 1995-07-21 |
| JP2835272B2 true JP2835272B2 (ja) | 1998-12-14 |
Family
ID=18143585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32243093A Expired - Fee Related JP2835272B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469397A (ja) |
| JP (1) | JP2835272B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675504B1 (en) * | 1994-03-31 | 2001-07-11 | STMicroelectronics S.r.l. | Circuit device for measuring the threshold voltage distribution of non-volatile memory cells |
| US5629892A (en) * | 1995-10-16 | 1997-05-13 | Advanced Micro Devices, Inc. | Flash EEPROM memory with separate reference array |
| WO2004090908A1 (ja) * | 1996-06-11 | 2004-10-21 | Nobuyoshi Takeuchi | ベリファイ機能を有する不揮発性記憶装置 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| CN103426478B (zh) * | 2012-05-18 | 2016-12-21 | 北京兆易创新科技股份有限公司 | 一种快闪存储器的读电路 |
| EP3459114B1 (en) * | 2016-05-17 | 2022-01-26 | Silicon Storage Technology, Inc. | Array of three-gate flash memory cells with individual memory cell read, program and erase |
| KR102182583B1 (ko) | 2016-05-17 | 2020-11-24 | 실리콘 스토리지 테크놀로지 인크 | 비휘발성 메모리 어레이를 사용하는 딥러닝 신경망 분류기 |
| US10311958B2 (en) | 2016-05-17 | 2019-06-04 | Silicon Storage Technology, Inc. | Array of three-gate flash memory cells with individual memory cell read, program and erase |
| US10269440B2 (en) | 2016-05-17 | 2019-04-23 | Silicon Storage Technology, Inc. | Flash memory array with individual memory cell read, program and erase |
| US10580492B2 (en) | 2017-09-15 | 2020-03-03 | Silicon Storage Technology, Inc. | System and method for implementing configurable convoluted neural networks with flash memories |
| US10748630B2 (en) | 2017-11-29 | 2020-08-18 | Silicon Storage Technology, Inc. | High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks |
| US11087207B2 (en) | 2018-03-14 | 2021-08-10 | Silicon Storage Technology, Inc. | Decoders for analog neural memory in deep learning artificial neural network |
| US10803943B2 (en) | 2017-11-29 | 2020-10-13 | Silicon Storage Technology, Inc. | Neural network classifier using array of four-gate non-volatile memory cells |
| US11500442B2 (en) | 2019-01-18 | 2022-11-15 | Silicon Storage Technology, Inc. | System for converting neuron current into neuron current-based time pulses in an analog neural memory in a deep learning artificial neural network |
| US11270763B2 (en) | 2019-01-18 | 2022-03-08 | Silicon Storage Technology, Inc. | Neural network classifier using array of three-gate non-volatile memory cells |
| US11023559B2 (en) | 2019-01-25 | 2021-06-01 | Microsemi Soc Corp. | Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit |
| US11270771B2 (en) | 2019-01-29 | 2022-03-08 | Silicon Storage Technology, Inc. | Neural network classifier using array of stacked gate non-volatile memory cells |
| US11423979B2 (en) | 2019-04-29 | 2022-08-23 | Silicon Storage Technology, Inc. | Decoding system and physical layout for analog neural memory in deep learning artificial neural network |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202397A (ja) * | 1986-02-28 | 1987-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| IT1246754B (it) * | 1990-12-28 | 1994-11-26 | Sgs Thomson Microelectronics | Circuito di lettura di celle eprom |
-
1993
- 1993-12-21 JP JP32243093A patent/JP2835272B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-08 US US08/337,209 patent/US5469397A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07182875A (ja) | 1995-07-21 |
| US5469397A (en) | 1995-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2835272B2 (ja) | 半導体記憶装置 | |
| US6525969B1 (en) | Decoder apparatus and methods for pre-charging bit lines | |
| US5969989A (en) | Semiconductor memory device capable of storing plural-bit data in a single memory cell | |
| US6947326B2 (en) | Nonvolatile semiconductor memory and method of operating the same | |
| TW519753B (en) | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory | |
| US5659503A (en) | Nonvolatile semiconductor memory having an improved reference voltage generating circuit | |
| US5790456A (en) | Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window | |
| US20050232024A1 (en) | Method for reading a memory array with neighbor effect cancellation | |
| KR19990076161A (ko) | 플래쉬 메모리 장치의 센스 앰프 회로 | |
| JPH03155667A (ja) | フラッシュ消去ｅｐｒｏｍメモリ用の新規なアーキテクチャー | |
| CN110164496B (zh) | 半导体存储器元件及其读取方法 | |
| US5341329A (en) | Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor | |
| US6160738A (en) | Nonvolatile semiconductor memory system | |
| US6222771B1 (en) | Unified program method and circuitry in flash EEPROM | |
| KR100308745B1 (ko) | 방해가감소된플래쉬메모리시스템및방법 | |
| US5311466A (en) | FLASH-EPROM with enhanced immunity from soft-programming of reference cells | |
| US6288938B1 (en) | Flash memory architecture and method of operation | |
| US6618286B2 (en) | Non-volatile semiconductor memory device with a memory array preventing generation of a through current path | |
| JP2683176B2 (ja) | 読出し専用記憶装置 | |
| US7139194B2 (en) | Nonvolatile semiconductor memory | |
| JP2812202B2 (ja) | 半導体記憶装置 | |
| JPH02137196A (ja) | 不揮発性半導体記憶装置 | |
| EP0982737A2 (en) | Non-volatile semiconductor memory | |
| JPH0567758A (ja) | 不揮発性半導体記憶装置 | |
| JP2004234739A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091002 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |