JPH02177200A

JPH02177200A - 半導体記憶装置のテスト装置

Info

Publication number: JPH02177200A
Application number: JP63333696A
Authority: JP
Inventors: Katsumi Fukumoto; 福本　克巳
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体記憶装置のテスト装置に関し、特に、
ＤＲＡＭ及びＳＲＡＭのテストに適した装置に関する。

（従来の技術）第３図は、従来より用いられているＤＲＡＭの１１０／
Ｈｉｇｈ−Ｚ法と称されているテスト方式を示す概略ブ
ロック図である。ここでは、ＤＲＡＭの各メモリセルｌ
〜４に、メインアンプ５〜８が接続される。各メインア
ンプ５〜８は、各メモリセル１〜４に接続された相補関
係にあるビット線に接続されており、そのビット線の差
動電圧を増幅するために設けられている。メインアンプ
５〜８の出力側には、テスト回路９が接続されており、
該テスト回路９の出力側に出力バッファ回路１０が接続
されている。

上述のテスト方式では、４個のメモリセル１〜４に同時
に同一のデータを書込み、しかる後４個のメモリセル１
〜４から同時に該データを読み出し、４個のメモリセル
１〜４のデータが同一の場合には、そのデータが出力バ
ッファ回路１０から出力される。そして、４個のメモリ
セルの読み出しデータのうち、１つでも異なる場合には
、出力が高インピーダンス状態となるように構成され、
それによって異常が検出される。

（発明が解決しようとする課Ｍ）しかしながら、第３図に示したテスト方式では、テスト
回路９が、各メインアンプ５〜８と番カバッファ回路１
０との間に接続されているので、テスト回路９を通過す
る分だけアクセス時間が遅れるという問題があった。

よって、本発明の目的は、テスト回路の動作時間に伴う
アクセス時間の遅れを効果的に低減し得る半導体記憶装
置のテスト装置を提供することにある。

（課題を解決するための手段）本発明の半導体記憶装置のテスト装置は、複数のメモリ
部に対応して設けられ、情報が入出力され相補関係にあ
るビット線に接続されており、該ビット線から出力され
る差動電圧を増・幅する複数のメインアンプと、該複数
のメインアンプのそれぞれに対応して設けられ、対応す
るメインアンプの差動増幅出力がゲートに接続された複
数対のＭｏＳトランジスタと、該複数対のＭＯＳ）ラン
ジスタのドレインをワイアードＯＲ接続する第１及び第
２のデータ線と、該第１及び第２のデータ線の出力が入
力され、該第１及び第２のデータ線の出力が等しいとき
に、異常であることを示す電圧信号を出力する第１のゲ
ート回路よりなるテスト回路と、該第１のデータ線の出
力が一方の入力端に、該テスト回路の出力が他方の入力
端に接続された第２のゲート回路、及び該第２のデータ
線の出力が一方の入力端に、該テスト回路の出力が他方
の入力端に接続された第３のゲート回路を有し、該第２
及び第３のゲート回路の出力が等しいときに該複数のメ
モリ部に異常があることを示す信号を出力する出力バッ
ファ回路とを備えており、そのことにより上記目的が達
成される。

（作用）第１１Ｅに、本発明の概略ブロック図３示す、メモリセ
ル１〜４からの読み出し出力を差動増幅するメインアン
プ５〜８が設けられている。このメインアンプ５へ８の
差動増幅出力はワイアードＯＲ接続されたデータ線に接
続されており、該データ線の出力が出力バッファ回路１
１及びテスト回路１２に与えられる。従って、テスト回
路１２は出力バッファ回路と並行して動作される。出力
バッファ回路１１では、データ線出力とテスト回路１１
の出力に基づいて、メモリセル１〜４に異常があること
を示す信号が出力される。

本発明では、テスト回路１１が出力バッファ回路１２と
並行して動作するので、テスト回路の動作時間に起因す
るアクセス時間の遅延を効果的に解消することが可能で
ある。

（実施例）本発明を実施例について以下に説明する。

第２図は、本発明の一実施例の回路図であり、ＩＭのＤ
ＲＡＭのテストに用いられるものに適用した例を示す。

メインアンプ５〜８の出力端は、それぞれ、１対のＰ型
ＭＯＳ）−ランジスタＴｒ、とＴｒ２、Ｔｒ、とＴｒ、
、Ｔ　ｒ　、とＴ　ｒ　６、Ｔｒ、とＴｒｓのゲートに
接続されている。各組の一方のＭｏＳトランジスタＴｒ
、、Ｔｒ３、Ｔｒ５、Ｔｒ、のドレイン電極が第１のデ
ータ線２１にワイアードＯＲ接続されており、他方のＭ
ＯＳ）−ランジスタＴｒ２、Ｔｒ４、Ｔ　ｒ、、Ｔｒｓ
が第２のデータ線２２により、ワイアードＯＲ接続され
ている。

第１及び第２のデータ１！２１．２２間には、Ｎ型ＭＯ
ＳトランジスタＴｒ、及びＴｒ＋＝が接続されており、
両トランジスタＴｒ、及びＴｒ、＠のドレイン−ソース
電極間の接続点がＧＮＤに接続されている、これは、非
能動時にデータ線２１．２２をＧＮＤｔ位に保つために
設けているものである。

データ線２１．２２の他端はそれぞれ、出力バッファ回
路１１のＡＮＤゲート２４．２５の一方入力端に接続さ
れている。また、データ線２１．２２はそれぞれ、テス
ト回路１２を構成するＮＡＮＤゲート２７の各入力端に
も接続されている。

ＮＡＮＤゲート２７の出力端は、出力バッファ回路１１
のＡＮＤゲート２４．２５の他方入力端に接続されてい
る。

出力バッファ回路１１では、ＡＮＤゲート２４．２５の
出力端が、それぞれ、ＭＯＳ）ランジスタＴｒ、、、Ｔ
ｒ、２のゲート電極に接続されている。

トランジスタＴｒｌｌ及びＴ　ｒ　１２は、ソース−ド
レインが接続されており、その接続点２８から出力が収
り出されるように構成されている。

第２図の実施例のテスト装置では、信号φ１を図示のよ
うにトランジスタＴｒ、及びＴｒ＋。のゲート電極に印
加することによりデータ線２１．２２が接地電位にリセ
ットされると同時に、メインアン１５〜８が同時に動作
される。メインアンプ５〜８からの出力Ａ、　Ａ〜Ｄ、
Ｄが同じ場合には、ＤＡＴＡまたはＤＡＴＡの一方が電
源電圧Ｖｃｃレベルとなる。従ってテスト回路１２のＮ
ＡＮＤゲート２７の出力レベルがＶｃｃレベルとなる。

その結果、ＡＮＤゲート２４．２５の一方の出力がＶｃ
ｃレベルとなるので、トランジスタＴｒ、、又はＴｒ１
２がオン状態とされる。

他方、メインアンプ５〜８からの出力のうち少なくとも
１組が異なる場合には、データ線２１．２２の出力レベ
ルの双方がＶｃｃレベルとなる。よって、テスト回路１
２のＮＡＮＤゲート２７の出力が０ボルトになる。従っ
て、出力バッファ回路のＡＮＤゲート２４．２５の出力
が共に０ボルトとなるため、トランジスタＴｒ、、及び
Ｔｒ、２の双方がオフ状態となり、従って出力が高イン
ピーダンス状態となる。その結果、複数のメモリセルの
何れかに異常があることが検出される。

（発明の効果）このように、本発明によれば、比較的簡単なゲート回路
を組合わせただけで、テスト回路が出力バッファ回路と
並行動作するように構成されているので、テスト回路の
動作時間によりアクセス時間を遅延させることのない半
導体記憶装置のテスト装置を実現することが可能となる
。よって、ＤＲＡＭＲ？ＳＲＡＭ等のテストをより迅速
に行うことができる。

、　　　　　を−日第１図は本発明の概略ブロック図、第２図は本発明の一
実施例の回路図、第３図は従来のテスト方式の概略ブロ
ック図である。

１〜４・・・メモリセル、５〜８・・・メインアンプ、
Ｔ　ｒ　、〜Ｔｒ、はＭＯＳトランジスタ、１１・・・
出力バッファ回路、１２・・・テスト回路、２１・・・
第１のデータ線、２２・・・第２のデータ線、２４．２
５・・・ＡＮＤゲート、２７・・・ＮＡＮＤゲート。

以上第１図第３図

Claims

【特許請求の範囲】１、複数のメモリ部に対応して設けられ、情報が入出力
され相補関係にあるビット線に接続されており、該ビッ
ト線から出力される差動電圧を増幅する複数のメインア
ンプと、該複数のメインアンプのそれぞれに対応して設けられ、
対応するメインアンプの差動増幅出力がゲートに接続さ
れた複数対のＭＯＳトランジスタと、該複数対のＭＯＳトランジスタのドレインをワイアード
ＯＲ接続する第１及び第２のデータ線と、該第１及び第
２のデータ線の出力が入力され、該第１及び第２のデー
タ線の出力が等しいときに、異常であることを示す電圧
信号を出力する第１のゲート回路よりなるテスト回路と
、該第１のデータ線の出力が一方の入力端に、該テスト回
路の出力が他方の入力端に接続された第２のゲート回路
、及び該第２のデータ線の出力が一方の入力端に、該テ
スト回路の出力が他方の入力端に接続された第３のゲー
ト回路を有し、該第２及び第３のゲート回路の出力が等
しいときに該複数のメモリ部に異常があることを示す信
号を出力する出力バッファ回路とを備えた半導体記憶装置のテスト装置。