JPS621200A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS621200A JPS621200A JP61044581A JP4458186A JPS621200A JP S621200 A JPS621200 A JP S621200A JP 61044581 A JP61044581 A JP 61044581A JP 4458186 A JP4458186 A JP 4458186A JP S621200 A JPS621200 A JP S621200A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- blocks
- data
- test
- Prior art date
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- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関するものである。
従来、半導体メモリをテストするにあたシ、メモリ容量
が増大するに従い、テスト時間もより増大していた。例
えばメモリの良否判定に用いられるテストパターンに線
機々な種類があ夛、そのテスト時間とメモリ容量との関
係でＮパターン、Ｎ”−パターン等がある。Ｎ−パター
ンとはメモリ容量とテスト時間とが正比例するもので、
ＮＺ−パターンとはメモリ容量の２乗にテスト時間が比
例するものである。
が増大するに従い、テスト時間もより増大していた。例
えばメモリの良否判定に用いられるテストパターンに線
機々な種類があ夛、そのテスト時間とメモリ容量との関
係でＮパターン、Ｎ”−パターン等がある。Ｎ−パター
ンとはメモリ容量とテスト時間とが正比例するもので、
ＮＺ−パターンとはメモリ容量の２乗にテスト時間が比
例するものである。
代表的なテストパターンとしてマーチング（Ｍ ａｒｃ
ｈｉｎｇ ）と呼ばれる９Ｎ−パターンで考える。
ｈｉｎｇ ）と呼ばれる９Ｎ−パターンで考える。
１つのリードまたはライトのサイクルを２７ＯＮ秒とす
ると、Ｎビット×１ビット構成の半導体メモリにおける
テスト時間は、Ｚ４３ＮＸ１０”−’秒とな、９．６４
にビットの場９合で１テスト当１，０．１６秒となる。
ると、Ｎビット×１ビット構成の半導体メモリにおける
テスト時間は、Ｚ４３ＮＸ１０”−’秒とな、９．６４
にビットの場９合で１テスト当１，０．１６秒となる。
メモリのテストは電源電圧、信号タイ・ミンクの条件を
様々に組み合わせて実施される。例えば、全テスト数を
２０とすれば、６４にビットでは３．２秒、２５６にビ
ットでは１２８秒、１Ｍビットでは５１．２秒のテスト
時間となシ、製造原価中に占めるテスト費用が無視出来
なくなって来るという問題点があった。
様々に組み合わせて実施される。例えば、全テスト数を
２０とすれば、６４にビットでは３．２秒、２５６にビ
ットでは１２８秒、１Ｍビットでは５１．２秒のテスト
時間となシ、製造原価中に占めるテスト費用が無視出来
なくなって来るという問題点があった。
本発明の目的は大容量記憶装置におけるメモリテストの
時間を短縮した半導体メモリを提供することにある。
時間を短縮した半導体メモリを提供することにある。
本発明によるとメモリセル群を複数のブロックに分割し
、外部制御信号によって各ブロックのメモリセルに同時
に書き込み及び絖み出しを可能とするテスト回路を内蔵
することを特徴とする半導体メモリが得られる。
、外部制御信号によって各ブロックのメモリセルに同時
に書き込み及び絖み出しを可能とするテスト回路を内蔵
することを特徴とする半導体メモリが得られる。
第１図は本発明の一実施例のブロック構成図である。こ
こでは簡単のため、メモリセル群を２つのブロックに分
割した場合を説明するが、更に細かく分割した場合も全
く同様に考えることができる。
こでは簡単のため、メモリセル群を２つのブロックに分
割した場合を説明するが、更に細かく分割した場合も全
く同様に考えることができる。
メモリセル群は１．２の２ブロツクに分割されており、
Ｘ−デコーダ３及びＹ−デコーダ４により各々のブロッ
ク中の任意のセルを選択することができ、その出力は、
ブロックセレクタ５によって入力されたブロック選択ア
ドレスによって、どちらか一方の出力が出力回路６へ導
かれる。
Ｘ−デコーダ３及びＹ−デコーダ４により各々のブロッ
ク中の任意のセルを選択することができ、その出力は、
ブロックセレクタ５によって入力されたブロック選択ア
ドレスによって、どちらか一方の出力が出力回路６へ導
かれる。
以上が通常状態における動作であるが、テストモードで
は、次のように動作が変更される。まず、書き込みのと
きデータは入力バッ７ア７よ）テスト用書き込み回路８
へ導かれ、１．２の両ブロックのセルに同一データの書
き込みが行なわれる。
は、次のように動作が変更される。まず、書き込みのと
きデータは入力バッ７ア７よ）テスト用書き込み回路８
へ導かれ、１．２の両ブロックのセルに同一データの書
き込みが行なわれる。
次に読み出しのときブロック１．２から、もたらされた
出力は、排他的−ＮＯＲ（ＥＸ−ＮＯＲ）回路９へ導か
れ論理をとられる。ＥＸ−ＮＯＲ回路であるから、両者
のデータが同一であれば１を、異なっていれば０が出力
される。
出力は、排他的−ＮＯＲ（ＥＸ−ＮＯＲ）回路９へ導か
れ論理をとられる。ＥＸ−ＮＯＲ回路であるから、両者
のデータが同一であれば１を、異なっていれば０が出力
される。
ここで、前記書き込みのときに両ブロックには同一デー
タが書き込まれているために、この出力が１であれば、
両ブロックから正しいデータが出力されたことになシ、
０であれば、どちらか一方のブロックデータが間違って
出力されたことがわかシ、同時に両ブロックのデータが
判定可能である。
タが書き込まれているために、この出力が１であれば、
両ブロックから正しいデータが出力されたことになシ、
０であれば、どちらか一方のブロックデータが間違って
出力されたことがわかシ、同時に両ブロックのデータが
判定可能である。
このＥＸ−ＮＯＲ回路９の出力は出力回路６へ出力され
ている。この出力回路６は同時にブロックセレクタ５に
も接続されているが、テストモード制御信号φによって
ＥＸ−ＮＯＲ回路９の信号が増幅されて出力される。
ている。この出力回路６は同時にブロックセレクタ５に
も接続されているが、テストモード制御信号φによって
ＥＸ−ＮＯＲ回路９の信号が増幅されて出力される。
第２図は本発明の第２の実施例のブロック構成図である
。ここでも、簡単のため、メモリセル群を２つのブロッ
クに分割した場合を述べるが、更に細かく分割した場合
も全く同様に考えることができる。
。ここでも、簡単のため、メモリセル群を２つのブロッ
クに分割した場合を述べるが、更に細かく分割した場合
も全く同様に考えることができる。
通常状態における動作及びテストモードにおける書き込
みのときには、実施例１と全く同様に動作する。次に読
み出しのとき、ブロック１．２からもたらされた出力は
、ＥＸ−ＯＲ回路１１、アンド回路１０へ導かれ論理を
とられる。ＥＸ−ＯＲ回路１１では、両者のデータが同
一であればＯを、異なっていれば１が出力される。ここ
で前記書き込みのときには両ブロックに同一データが書
き込まれているために、この出力がＯであれば両ブロッ
クから正しいデータが出力されたことにな）、１であれ
ばどちらか一方のブロックのデータが間違って出力され
たことになる。
みのときには、実施例１と全く同様に動作する。次に読
み出しのとき、ブロック１．２からもたらされた出力は
、ＥＸ−ＯＲ回路１１、アンド回路１０へ導かれ論理を
とられる。ＥＸ−ＯＲ回路１１では、両者のデータが同
一であればＯを、異なっていれば１が出力される。ここ
で前記書き込みのときには両ブロックに同一データが書
き込まれているために、この出力がＯであれば両ブロッ
クから正しいデータが出力されたことにな）、１であれ
ばどちらか一方のブロックのデータが間違って出力され
たことになる。
アンド回路１０では、同者のデータがハイレベルであれ
ば１が出力され、そうでなければＯが出力される。この
ＥＸ−０几回路１１の出力は制御信号としてアンド回路
１０の出力は入力信号として出力回路６へ入力されてい
る。このＥＸ−ＯＲ回路１１の出力が１ならば出力回路
６の出力は高インピーダンスとなシ、０ならばそのとき
のアンド回路１０の出力に応じた出力となる。従って出
力が１であれば両ブロックのデータが７１イレベルであ
シ、Ｏならば両ブロックのデータがローレベルであるこ
とがわかシ、同時に両ブロックのデータが判定可能であ
る。ここで出力回路６は同時にブロックセレクタ５にも
接続されているが、テストモード制御信号φによってア
ンド回路１０の信号が増幅されて出力される。
ば１が出力され、そうでなければＯが出力される。この
ＥＸ−０几回路１１の出力は制御信号としてアンド回路
１０の出力は入力信号として出力回路６へ入力されてい
る。このＥＸ−ＯＲ回路１１の出力が１ならば出力回路
６の出力は高インピーダンスとなシ、０ならばそのとき
のアンド回路１０の出力に応じた出力となる。従って出
力が１であれば両ブロックのデータが７１イレベルであ
シ、Ｏならば両ブロックのデータがローレベルであるこ
とがわかシ、同時に両ブロックのデータが判定可能であ
る。ここで出力回路６は同時にブロックセレクタ５にも
接続されているが、テストモード制御信号φによってア
ンド回路１０の信号が増幅されて出力される。
第３図は本発明の第３の実施例のブロック構成図である
。１，２は２分割したメモリセル群、３はＸ−デコーダ
、４はＹ−デコーダ、５はデータをＩ１０バスに伝達す
る誉き込み回路、６は入力バッファ、７はアドレスバッ
ファ、８はメモリセル群のブロック選択回路、９は選択
されたブロックに書き込み信号を伝達する回路、１０は
選択されたブロックに読み出し信号を伝達する回路、１
１はＩｌｏに読み出された信号を増＋ｇするデータアン
プ、１２はＩ１０バスのデータを出力部に伝達する読み
出し回路、１３は出力部の増幅回路、１４はテストモー
ド時に２つの書き込み回路両方を活性化するための回路
、１５はテストモード判定回路、１６はテストモード時
にテスト回路活性化信号φＴＥの出力回路、１７はテス
ト回路でＩｌｏに出力されたデータを比較するためにＥ
Ｘ−ＯＲ回路２回路、０几回路１回路、ＮＯＴ回路１回
路から構成され出力信号鋤、−が出力回路部へ伝達され
ている。Ｑ宜、Ｑｚは回路−９の構成トランジスタでＱ
ｗはドレイ／に、φ瀞ゲートにφ゛ム１．ソースφＷＡ
Ｆが接続され、Ｑ！はドレインにφ靜ゲートにφｈ、ソ
ースにφＷηが接続されている。Ｑ！、Ｑ４紘回路１０
の構成トランジスタでＱｓはドレインにφＲＫ、ゲート
にφＡｙ、ソースにφＲＡｙが接続され、Ｑ４はドレイ
ンにφ■、ゲートにφムｙ、ソースにφＲＡ７が接続さ
れている。Ｑｓ、Ｑａは回路１４の構成トランジスタで
％Ｑ１はソースにφ”Ｋ； ＋ Ｑ ２はソースにφＷ
ＡＦが接続され、各々ゲートにφＴｆｆｉドレインにφ
露が接続されているｏ Ｑｙｔ ｓ Ｑ？Ｚ 、 Ｑｓ
ｘ ｅ Ｑｕは、テスト回路の判定結果をＤＯＵＴに伝
えるトランジスタｓ ＱｓＱｘｏはＤ ｏｕｒの出力ト
ランジスタである。Ｑ１！１〜Ｑｌｌ！ｌはテストモー
ドか否かを判定するトランジスタ群でＱｕａ−Ｑｔｔｉ
までは相互にダイオード接続し、Ｑｔｘｌ〜Ｑｔｘ−Ｈ
直列接続した構成で成立している。
。１，２は２分割したメモリセル群、３はＸ−デコーダ
、４はＹ−デコーダ、５はデータをＩ１０バスに伝達す
る誉き込み回路、６は入力バッファ、７はアドレスバッ
ファ、８はメモリセル群のブロック選択回路、９は選択
されたブロックに書き込み信号を伝達する回路、１０は
選択されたブロックに読み出し信号を伝達する回路、１
１はＩｌｏに読み出された信号を増＋ｇするデータアン
プ、１２はＩ１０バスのデータを出力部に伝達する読み
出し回路、１３は出力部の増幅回路、１４はテストモー
ド時に２つの書き込み回路両方を活性化するための回路
、１５はテストモード判定回路、１６はテストモード時
にテスト回路活性化信号φＴＥの出力回路、１７はテス
ト回路でＩｌｏに出力されたデータを比較するためにＥ
Ｘ−ＯＲ回路２回路、０几回路１回路、ＮＯＴ回路１回
路から構成され出力信号鋤、−が出力回路部へ伝達され
ている。Ｑ宜、Ｑｚは回路−９の構成トランジスタでＱ
ｗはドレイ／に、φ瀞ゲートにφ゛ム１．ソースφＷＡ
Ｆが接続され、Ｑ！はドレインにφ靜ゲートにφｈ、ソ
ースにφＷηが接続されている。Ｑ！、Ｑ４紘回路１０
の構成トランジスタでＱｓはドレインにφＲＫ、ゲート
にφＡｙ、ソースにφＲＡｙが接続され、Ｑ４はドレイ
ンにφ■、ゲートにφムｙ、ソースにφＲＡ７が接続さ
れている。Ｑｓ、Ｑａは回路１４の構成トランジスタで
％Ｑ１はソースにφ”Ｋ； ＋ Ｑ ２はソースにφＷ
ＡＦが接続され、各々ゲートにφＴｆｆｉドレインにφ
露が接続されているｏ Ｑｙｔ ｓ Ｑ？Ｚ 、 Ｑｓ
ｘ ｅ Ｑｕは、テスト回路の判定結果をＤＯＵＴに伝
えるトランジスタｓ ＱｓＱｘｏはＤ ｏｕｒの出力ト
ランジスタである。Ｑ１！１〜Ｑｌｌ！ｌはテストモー
ドか否かを判定するトランジスタ群でＱｕａ−Ｑｔｔｉ
までは相互にダイオード接続し、Ｑｔｘｌ〜Ｑｔｘ−Ｈ
直列接続した構成で成立している。
ここでは、簡単のためメモリセル群を２つのブロックに
分割した場合を説明するが、更に細かく分割した場合も
、全く同様に考えることができる。
分割した場合を説明するが、更に細かく分割した場合も
、全く同様に考えることができる。
このメモリセル群は１，２の２つのブロックに分割され
ており、Ｘ−デコーダ３及びＹ−デコーダ４により、各
々のブロック中の任意のセルを選択することができる。
ており、Ｘ−デコーダ３及びＹ−デコーダ４により、各
々のブロック中の任意のセルを選択することができる。
まず通常状態における動作について述べる。通常状態の
ときは、ＴＥをロウにし、テスト回路駆動信号φ丁Ｅを
ロウ状態にしている。書き込み時のとき、ＤＩＮに入力
されたデータは入力バッファ６を通シ書き込み時のブロ
ック選択信号φＷＡｙ、φＷＡｙによりいずれか選択さ
れたブロックの書き込み回路に入力され、Ｉ１０バスに
書き込まれる。読み出し時のときＩｌｏ １ 、 Ｉｌ
ｏ ２に出力されたデータは各々Ｄａｔａ Ａｍｐによ
り増幅され、読み出し時のブロック選択信号φＲＡｙ、
φＲＡｙにより選択されたブロックの読み出し回路を駆
動し、出力回路からＤ ＯＵ？に出力される。一方、テ
ストモードのときは、次のように動作が変更される。Ｔ
ＥをＶｃｃ以上の信号にすることでテスト回路駆動信号
φＴｌをＨｉｇｈにし、テストモードとする。まず書き
込みのとき、データは入力バッファ７より書き込み回路
に入力されるが書き込み用ブロック選択信号φＷＡ７．
φＷＡｙは、φＴＸがＨｉｇｈのためテストモード用書
き込み回路１４が活性化し、φＷＡ ｙ、φＷＡｙ双方
ともハイ状態になシ、ｘｌｏｘ、Ｔ及びｌ１０２゜工１
０２の両方に書き込まれ、両ブロックの特定セルに同一
データが書き込みが行なわれる。次に、読み出しのとき
ブロック１，２からもたらされた出力は、テスト回路駆
動信号φＴＥで活性化されたテスト回路１７へ導かれる
。まず排他的−ＯＲ回路（ＥＸ−ＯＲ）に導かれ論理を
とられる。ＥＸ−０几回路であるから両者のデータが同
一であれば１φ１を異なっていれば１１＠を出力する。
ときは、ＴＥをロウにし、テスト回路駆動信号φ丁Ｅを
ロウ状態にしている。書き込み時のとき、ＤＩＮに入力
されたデータは入力バッファ６を通シ書き込み時のブロ
ック選択信号φＷＡｙ、φＷＡｙによりいずれか選択さ
れたブロックの書き込み回路に入力され、Ｉ１０バスに
書き込まれる。読み出し時のときＩｌｏ １ 、 Ｉｌ
ｏ ２に出力されたデータは各々Ｄａｔａ Ａｍｐによ
り増幅され、読み出し時のブロック選択信号φＲＡｙ、
φＲＡｙにより選択されたブロックの読み出し回路を駆
動し、出力回路からＤ ＯＵ？に出力される。一方、テ
ストモードのときは、次のように動作が変更される。Ｔ
ＥをＶｃｃ以上の信号にすることでテスト回路駆動信号
φＴｌをＨｉｇｈにし、テストモードとする。まず書き
込みのとき、データは入力バッファ７より書き込み回路
に入力されるが書き込み用ブロック選択信号φＷＡ７．
φＷＡｙは、φＴＸがＨｉｇｈのためテストモード用書
き込み回路１４が活性化し、φＷＡ ｙ、φＷＡｙ双方
ともハイ状態になシ、ｘｌｏｘ、Ｔ及びｌ１０２゜工１
０２の両方に書き込まれ、両ブロックの特定セルに同一
データが書き込みが行なわれる。次に、読み出しのとき
ブロック１，２からもたらされた出力は、テスト回路駆
動信号φＴＥで活性化されたテスト回路１７へ導かれる
。まず排他的−ＯＲ回路（ＥＸ−ＯＲ）に導かれ論理を
とられる。ＥＸ−０几回路であるから両者のデータが同
一であれば１φ１を異なっていれば１１＠を出力する。
ここで前記書き込みのときに両ブロックには、同一デー
タが書き込まれているために、この出力が１φ１であれ
ば両ブロックから正しいデータが出力されたことになり
、′１１であれはどちらか一方のブロックデータが間違
って出力されたことがわかプ、同時に両ブロックのデー
タが判定可能で帝るＯ とのＥＸ−０几回路の出力信号φＴｏは反転信号φＴＯ
と共に出力増幅回路１３に導かれておシこの両信号によ
り、出力動作信号ＯＵＴ 、 ＯＵＴを決定することで
ＤＯＵＴにテスト結果が出力される。このとき、φＴＯ
はトランジスタＱ７１．Ｑ＄３のゲートに接続され％Ｑ
７１のドレインはＶｃｃに、ソースはＯＵＴに、Ｑｓｌ
のドレインはＯＵＴに、ソースはＧＮＤに接続されてお
９、φ旬はトランジスタＱｔｚ ＃ Ｑｓｔのゲートに
接続されＱｙｚのドレインはＯＵＴに、ソースはＧＮＤ
に、ＱｓｌのドレインはＶｃｃにソースはＯＵＴに接続
されている。このため、読み出し状態のとき両ブロック
のデータが同一のとき、すなわちφＴｏが１Ｃのときは
φ旬が＠１１となっているため、ＯＵＴはハイ状態に、
ＯＵＴはロウ状態とな５、Ｄｏｔｒｔからは高レベルが
出力される。一方両ブロックのデータが異なるとき、す
なわちφτ０がｌビでφＴＯが１φ１のときはＯＵＴが
ロウ状態でＯＵＴがハイ状態とな、９、Ｄｏｔｒｔから
は、低レベルが出力される。
タが書き込まれているために、この出力が１φ１であれ
ば両ブロックから正しいデータが出力されたことになり
、′１１であれはどちらか一方のブロックデータが間違
って出力されたことがわかプ、同時に両ブロックのデー
タが判定可能で帝るＯ とのＥＸ−０几回路の出力信号φＴｏは反転信号φＴＯ
と共に出力増幅回路１３に導かれておシこの両信号によ
り、出力動作信号ＯＵＴ 、 ＯＵＴを決定することで
ＤＯＵＴにテスト結果が出力される。このとき、φＴＯ
はトランジスタＱ７１．Ｑ＄３のゲートに接続され％Ｑ
７１のドレインはＶｃｃに、ソースはＯＵＴに、Ｑｓｌ
のドレインはＯＵＴに、ソースはＧＮＤに接続されてお
９、φ旬はトランジスタＱｔｚ ＃ Ｑｓｔのゲートに
接続されＱｙｚのドレインはＯＵＴに、ソースはＧＮＤ
に、ＱｓｌのドレインはＶｃｃにソースはＯＵＴに接続
されている。このため、読み出し状態のとき両ブロック
のデータが同一のとき、すなわちφＴｏが１Ｃのときは
φ旬が＠１１となっているため、ＯＵＴはハイ状態に、
ＯＵＴはロウ状態とな５、Ｄｏｔｒｔからは高レベルが
出力される。一方両ブロックのデータが異なるとき、す
なわちφτ０がｌビでφＴＯが１φ１のときはＯＵＴが
ロウ状態でＯＵＴがハイ状態とな、９、Ｄｏｔｒｔから
は、低レベルが出力される。
第４図は本発明の第４の実施例のブロック構成図である
。ここでも簡単のためメモリセル群を２つのブロックに
分割した場合を述べるが、更に細かく分割した場合も全
く同様に考えることができる。第２図は第１図と＃１ぼ
同様な構成であシ、１７はテスト回路でＥＸ−ＯＲ回路
２回路とＯＲ回路１回路で構成されｓ Ｑｔ ｅ Ｑｓ
はテスト回路の判定結果をＤ ｏｃｒｔに伝えるトラン
ジスタである。
。ここでも簡単のためメモリセル群を２つのブロックに
分割した場合を述べるが、更に細かく分割した場合も全
く同様に考えることができる。第２図は第１図と＃１ぼ
同様な構成であシ、１７はテスト回路でＥＸ−ＯＲ回路
２回路とＯＲ回路１回路で構成されｓ Ｑｔ ｅ Ｑｓ
はテスト回路の判定結果をＤ ｏｃｒｔに伝えるトラン
ジスタである。
通常状態における動作及びテストモードにおける書き込
みのときには、実施例１と全く同様に動作する。次に読
み出しのとき、ブロック１，２からもたらされた出力は
実施例１と同様に、テスト回路１７へ入力し、ＥＸ−Ｏ
Ｒ回路を過少、出力信号φ〒０が出力増幅回路１３へ導
かれておシ、出力動作信号ＯＵＴ、ＯＵＴを決定するこ
とでＤｏｃｒｔにテスト結果が出力される。φＴｏはト
ランジスタＱ７゜Ｑｓのゲートに接続されｓ Ｑｔのド
レインはＯＵＴに、ソースはＧＮＤに、Ｑｓのドレイン
はＯＵＴに、ソースはＧＮＤに接続されている。このた
め、読み出し状態のとき、両ブロックのデータが同一、
すなわちφＴＯが１０′のときはＯＵＴ、ＯＵＴには、
テスト回路の判定結果はＤ ＯＵＴに影響を与えない
４゜ため、両ブロックのデータが論理的に高レベルであ
ればＤｏｕｔからは高レベル信号を出力し、論理的に低
レベルであればＤｏｕｔからは低レベル信号を出力する
。一方両ブロックのデータが異なったときすなわち、φ
ＴＯが１１１のときにはＱｔ、Ｑｓ両方のトランジスタ
がオン状態になＪ、ＯＵＴ、ＯＵＴは低レベルになＦ）
、Ｄｏｕｔは、高インピーダンスになる。
みのときには、実施例１と全く同様に動作する。次に読
み出しのとき、ブロック１，２からもたらされた出力は
実施例１と同様に、テスト回路１７へ入力し、ＥＸ−Ｏ
Ｒ回路を過少、出力信号φ〒０が出力増幅回路１３へ導
かれておシ、出力動作信号ＯＵＴ、ＯＵＴを決定するこ
とでＤｏｃｒｔにテスト結果が出力される。φＴｏはト
ランジスタＱ７゜Ｑｓのゲートに接続されｓ Ｑｔのド
レインはＯＵＴに、ソースはＧＮＤに、Ｑｓのドレイン
はＯＵＴに、ソースはＧＮＤに接続されている。このた
め、読み出し状態のとき、両ブロックのデータが同一、
すなわちφＴＯが１０′のときはＯＵＴ、ＯＵＴには、
テスト回路の判定結果はＤ ＯＵＴに影響を与えない
４゜ため、両ブロックのデータが論理的に高レベルであ
ればＤｏｕｔからは高レベル信号を出力し、論理的に低
レベルであればＤｏｕｔからは低レベル信号を出力する
。一方両ブロックのデータが異なったときすなわち、φ
ＴＯが１１１のときにはＱｔ、Ｑｓ両方のトランジスタ
がオン状態になＪ、ＯＵＴ、ＯＵＴは低レベルになＦ）
、Ｄｏｕｔは、高インピーダンスになる。
以上、説明したように、この実施例によれば同時に２つ
のメモリセルをテストすることにより、大容量半導体メ
モリのテスト時間を従来の１７２に短縮することができ
る。
のメモリセルをテストすることにより、大容量半導体メ
モリのテスト時間を従来の１７２に短縮することができ
る。
尚、これまでの説明では、同時に２つのメモリ ・り
または８つ以上のメモリセルの判定においても全く同様
に回路を構成することが可能で、この場合、テスト時間
はそれぞれ１／４または１／８となる。
または８つ以上のメモリセルの判定においても全く同様
に回路を構成することが可能で、この場合、テスト時間
はそれぞれ１／４または１／８となる。
第１図ないし第４図は本発明の第１ないし第４０実施例
を示す図である。 １．２・・・・・・２分割した各々のメモリセル群、３
・・・・・・Ｘ−デコーダ、４・・・・・Ｙデコーダ、
５・・・・・・書き込み回路、６・・・・・・入力バッ
ファ、７・・・・・・アドレスバッファ、８・・・・・
・メモリセル群のアドレスによるブロック選択回路、９
・・・・・・選択されたブロック（書き込み信号を伝達
する回路、１０・・・・・・選択されたブロックに読み
出し信号を伝達する回路、１１・・・・・・データアン
プ、１２・・・・・・Ｉｌｏの情報を読み出す回路、１
３・・・・・・出力部の増幅回路、１４・・・・・・テ
ストモード時に両ブロックの書き込み回路を活生化する
回路、１５・・・・・・テストモード判定回路、回路、
φ■・・・・・・書き込み信号、φＲト・・・・・読み
出し信号、φムｙ、φＡｙ・・・・・・アドレスによる
ブロック選択信号、φＷＡｙ 、φＷムア・・・・・・
書き込み時のブロック選択信号、φＲＡ７ 、φＲＡｙ
・・・・・・読み出し時のブロック選択信号、φＴト・
・・・テスト回路活性化信号、φＴｏ。 φｉ・・・・・・テスト回路の判定した出力信号ｓ Ｑ
ｌ””’ＱＩＯ＠Ｑｙ１〜ＱｕｅＱｏａ〜Ｑｕｍ−−）
ランジスタ、ＴＥ・・・・・・テストモード判定ピンで
ある。 、ｌ−一 代理人 弁理士 内 原 晋１′−・’、、、；
ｊ、？ 、’、、。 “パフ１ 第ｌ 図
を示す図である。 １．２・・・・・・２分割した各々のメモリセル群、３
・・・・・・Ｘ−デコーダ、４・・・・・Ｙデコーダ、
５・・・・・・書き込み回路、６・・・・・・入力バッ
ファ、７・・・・・・アドレスバッファ、８・・・・・
・メモリセル群のアドレスによるブロック選択回路、９
・・・・・・選択されたブロック（書き込み信号を伝達
する回路、１０・・・・・・選択されたブロックに読み
出し信号を伝達する回路、１１・・・・・・データアン
プ、１２・・・・・・Ｉｌｏの情報を読み出す回路、１
３・・・・・・出力部の増幅回路、１４・・・・・・テ
ストモード時に両ブロックの書き込み回路を活生化する
回路、１５・・・・・・テストモード判定回路、回路、
φ■・・・・・・書き込み信号、φＲト・・・・・読み
出し信号、φムｙ、φＡｙ・・・・・・アドレスによる
ブロック選択信号、φＷＡｙ 、φＷムア・・・・・・
書き込み時のブロック選択信号、φＲＡ７ 、φＲＡｙ
・・・・・・読み出し時のブロック選択信号、φＴト・
・・・テスト回路活性化信号、φＴｏ。 φｉ・・・・・・テスト回路の判定した出力信号ｓ Ｑ
ｌ””’ＱＩＯ＠Ｑｙ１〜ＱｕｅＱｏａ〜Ｑｕｍ−−）
ランジスタ、ＴＥ・・・・・・テストモード判定ピンで
ある。 、ｌ−一 代理人 弁理士 内 原 晋１′−・’、、、；
ｊ、？ 、’、、。 “パフ１ 第ｌ 図
Claims (3)
- （１）メモリセル群を複数のブロックに分割し、外部制
御信号によって各ブロックのメモリセルに同時に書き込
み、及び読み出しを可能とするテスト回路を内蔵したこ
とを特徴とする半導体メモリ。 - （２）各ブロックより同時に読み出される信号がすべて
一致していれば論理的高レベル信号を出力し、一つでも
異なっていれば論理的低レベル信号を出力するテスト回
路を内蔵することを特徴とする特許請求の範囲第（１）
項記載の半導体メモリ。 - （３）各ブロックより同時に読み出される信号がすべて
論理的に高レベルであれば高レベル信号を出力し、すべ
て論理的に低レベルであれば低レベル信号を出力し、一
つでも異なっていれば出力レベルが高インピーダンスで
あるテスト回路を内蔵することを特徴とする特許請求の
範囲第（１）項記載の半導体メモリ。
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- 1986-02-28 JP JP61044581A patent/JP2508629B2/ja not_active Expired - Lifetime
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