JP3152767B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3152767B2 JP3152767B2 JP29515092A JP29515092A JP3152767B2 JP 3152767 B2 JP3152767 B2 JP 3152767B2 JP 29515092 A JP29515092 A JP 29515092A JP 29515092 A JP29515092 A JP 29515092A JP 3152767 B2 JP3152767 B2 JP 3152767B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩに内蔵されるＲ
ＡＭに関するもので、特に一つのメモリセルに対して書
き込み回路、読み出し回路が複数回路ある多ポ−トＲＡ
Ｍに使用されるものである。
ＡＭに関するもので、特に一つのメモリセルに対して書
き込み回路、読み出し回路が複数回路ある多ポ−トＲＡ
Ｍに使用されるものである。
【０００２】
【従来の技術】近年、ＤＳＰ等の信号処理用ＬＳＩなど
では、同時に、複数のポ−トから一つのメモリセルにア
クセス可能な多ポ−トＲＡＭ（２ポ−トＲＡＭ）の要求
が高くなっている。
では、同時に、複数のポ−トから一つのメモリセルにア
クセス可能な多ポ−トＲＡＭ（２ポ−トＲＡＭ）の要求
が高くなっている。
【０００３】図４は、一般的な演算ブロックを示してい
る。この演算ブロックは、演算結果を待避させる２ポ−
トＲＡＭ１１を有している。このＲＡＭ１１の機能とし
ては、デ−タバス１２上のデ−タをＲＡＭ１１に書き込
むＰｏｒｔ０、Ｐｏｒｔ１の書込み機能と、ＲＡＭ１１
上のデ−タをデ−タバス１２に読み出すＰｏｒｔ０、Ｐ
ｏｒｔ１の読出し機能がある。また、ＲＡＭ１１は、Ｐ
ｏｒｔ０の読出しデ−タを演算レジスタ（Ｒｅｇ．０）
１４に出力する機能と、Ｐｏｒｔ１の読出しデ−タを演
算レジスタ（Ｒｅｇ．１）１５に出力する機能を有す
る。なお、２ポ−トＲＡＭ１１の構成の一例を図５に示
す。
る。この演算ブロックは、演算結果を待避させる２ポ−
トＲＡＭ１１を有している。このＲＡＭ１１の機能とし
ては、デ−タバス１２上のデ−タをＲＡＭ１１に書き込
むＰｏｒｔ０、Ｐｏｒｔ１の書込み機能と、ＲＡＭ１１
上のデ−タをデ−タバス１２に読み出すＰｏｒｔ０、Ｐ
ｏｒｔ１の読出し機能がある。また、ＲＡＭ１１は、Ｐ
ｏｒｔ０の読出しデ−タを演算レジスタ（Ｒｅｇ．０）
１４に出力する機能と、Ｐｏｒｔ１の読出しデ−タを演
算レジスタ（Ｒｅｇ．１）１５に出力する機能を有す
る。なお、２ポ−トＲＡＭ１１の構成の一例を図５に示
す。
【０００４】多ポ−トＲＡＭを考える場合、１マシンサ
イクル内で、各ＲＡＭ、レジスタ間のデ−タ転送を実施
する必要がある。また、多ポ−トＲＡＭに関しては、ポ
−ト間のデ−タ転送も同様である。しかし、従来の多ポ
−トＲＡＭでは、そのデ−タソ−スをデ−タバスから受
けているため、ポ−ト間のデ−タ転送は、デ−タバスを
介して実行しなければならない。ところが、デ−タバス
は各レジスタと接続されているために負荷容量が大き
い。また、ＲＡＭの読み出し及び書き込み時間は、通常
のレジスタに比べ、その動作スピ−ドが遅い。このた
め、多ポ−トＲＡＭのポ−ト間のデ−タ転送は、通常の
デ−タ転送によりもスピ−ドが遅く、マシンサイクルを
制限する命令の一つとなっている。
イクル内で、各ＲＡＭ、レジスタ間のデ−タ転送を実施
する必要がある。また、多ポ−トＲＡＭに関しては、ポ
−ト間のデ−タ転送も同様である。しかし、従来の多ポ
−トＲＡＭでは、そのデ−タソ−スをデ−タバスから受
けているため、ポ−ト間のデ−タ転送は、デ−タバスを
介して実行しなければならない。ところが、デ−タバス
は各レジスタと接続されているために負荷容量が大き
い。また、ＲＡＭの読み出し及び書き込み時間は、通常
のレジスタに比べ、その動作スピ−ドが遅い。このた
め、多ポ−トＲＡＭのポ−ト間のデ−タ転送は、通常の
デ−タ転送によりもスピ−ドが遅く、マシンサイクルを
制限する命令の一つとなっている。
【０００５】
【発明が解決しようとする課題】このように、従来の多
ポ−トＲＡＭでは、ポ−ト間のデ−タ転送がデ−タバス
を介して実行されているため、転送速度が遅くなるとい
う欠点がある。
ポ−トＲＡＭでは、ポ−ト間のデ−タ転送がデ−タバス
を介して実行されているため、転送速度が遅くなるとい
う欠点がある。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、多ポ−ト間のデ−タ転送を、デ−
タバス等、他のレジスタとの接続がないポ−ト間専用接
続線を経由することで、ポ−ト間のデ−タ転送経路から
デ−タバスを取り除き、高速動作させることである。
もので、その目的は、多ポ−ト間のデ−タ転送を、デ−
タバス等、他のレジスタとの接続がないポ−ト間専用接
続線を経由することで、ポ−ト間のデ−タ転送経路から
デ−タバスを取り除き、高速動作させることである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、読み出し動作と書き込
み動作が複数のポ−トから同時に実行できる複数のポ−
トを有し、かつ、当該ポ−ト間デ−タ転送用の専用信号
線と、汎用バスデ−タと専用信号線デ−タを選択的に書
込みデ−タとする選択回路とを備えている。これによ
り、ポ−ト間デ−タ転送を当該専用信号線を介して実行
する。
め、本発明の半導体記憶装置は、読み出し動作と書き込
み動作が複数のポ−トから同時に実行できる複数のポ−
トを有し、かつ、当該ポ−ト間デ−タ転送用の専用信号
線と、汎用バスデ−タと専用信号線デ−タを選択的に書
込みデ−タとする選択回路とを備えている。これによ
り、ポ−ト間デ−タ転送を当該専用信号線を介して実行
する。
【０００８】
【作用】上記構成によれば、ポ−ト間のデ−タ転送につ
いて、汎用バスを介することなく、新たに専用信号線を
設けることで、この専用信号線を介して行っている。つ
まり、多ポ−ト間のデ−タ転送を、デ−タバス等、他の
レジスタとの接続がないポ−ト間専用接続線を経由する
ことで、ポ−ト間のデ−タ転送経路からデ−タバスを取
り除き、高速なポ−ト間デ−タ転送を実現できる。
いて、汎用バスを介することなく、新たに専用信号線を
設けることで、この専用信号線を介して行っている。つ
まり、多ポ−ト間のデ−タ転送を、デ−タバス等、他の
レジスタとの接続がないポ−ト間専用接続線を経由する
ことで、ポ−ト間のデ−タ転送経路からデ−タバスを取
り除き、高速なポ−ト間デ−タ転送を実現できる。
【０００９】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体記憶装置、即ち２ポ−トＲＡＭを示して
いる。図１において、２ポ−トＲＡＭのＰｏｒｔ０側に
は、ロウデコ−ダＲＯＷＤＥＣ０、ワ−ド線Ｗ００、Ｗ
０１…、ビット線ｂｉｔ００，／ｂｉｔ００、ｂｉｔ０
１，／ｂｉｔ０１…、読み書き回路２１等が備えられて
いる。また、Ｐｏｒｔ１側には、ロウデコ−ダ ＲＯＷ
ＤＥＣ１、ワ−ド線Ｗ１０、Ｗ１１…、ビット線ｂｉｔ
１０，／ｂｉｔ１０、ｂｉｔ１１，／ｂｉｔ１１…、読
み書き回路２２等が備えられている。
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体記憶装置、即ち２ポ−トＲＡＭを示して
いる。図１において、２ポ−トＲＡＭのＰｏｒｔ０側に
は、ロウデコ−ダＲＯＷＤＥＣ０、ワ−ド線Ｗ００、Ｗ
０１…、ビット線ｂｉｔ００，／ｂｉｔ００、ｂｉｔ０
１，／ｂｉｔ０１…、読み書き回路２１等が備えられて
いる。また、Ｐｏｒｔ１側には、ロウデコ−ダ ＲＯＷ
ＤＥＣ１、ワ−ド線Ｗ１０、Ｗ１１…、ビット線ｂｉｔ
１０，／ｂｉｔ１０、ｂｉｔ１１，／ｂｉｔ１１…、読
み書き回路２２等が備えられている。
【００１０】本発明の読み書き回路２１，２２は、従来
の読み書き回路（図５参照）に比べ、セレクタＳｅｌｅ
ｃｔ０，Ｓｅｌｅｃｔ１、及び、インバ−タＩｎ０，Ｉ
ｎ１を備えている点において相違している。セレクタＳ
ｅｌｅｃｔ０には、制御信号Ｓ０，／Ｓ０、デ−タバス
からの信号、及び、インバ−タＩｎ１の出力信号がそれ
ぞれ入力されている。セレクタＳｅｌｅｃｔ１には、制
御信号Ｓ１，／Ｓ１、デ−タバスからの信号、及び、イ
ンバ−タＩｎ０の出力信号がそれぞれ入力されている。
の読み書き回路（図５参照）に比べ、セレクタＳｅｌｅ
ｃｔ０，Ｓｅｌｅｃｔ１、及び、インバ−タＩｎ０，Ｉ
ｎ１を備えている点において相違している。セレクタＳ
ｅｌｅｃｔ０には、制御信号Ｓ０，／Ｓ０、デ−タバス
からの信号、及び、インバ−タＩｎ１の出力信号がそれ
ぞれ入力されている。セレクタＳｅｌｅｃｔ１には、制
御信号Ｓ１，／Ｓ１、デ−タバスからの信号、及び、イ
ンバ−タＩｎ０の出力信号がそれぞれ入力されている。
【００１１】また、Ｐｏｒｔ０の読み書き回路２１で
は、Ｐｏｒｔ０の読出し信号をＰｏｒｔ１の読み書き回
路２２へ転送するための専用信号線Ｄ０が設けられ、Ｐ
ｏｒｔ１の読み書き回路２２では、Ｐｏｒｔ１の読出し
信号をＰｏｒｔ０の読み書き回路２１へ転送するための
専用信号線Ｄ１が設けられている。
は、Ｐｏｒｔ０の読出し信号をＰｏｒｔ１の読み書き回
路２２へ転送するための専用信号線Ｄ０が設けられ、Ｐ
ｏｒｔ１の読み書き回路２２では、Ｐｏｒｔ１の読出し
信号をＰｏｒｔ０の読み書き回路２１へ転送するための
専用信号線Ｄ１が設けられている。
【００１２】セレクタＳｅｌｅｃｔ０は、汎用バスのデ
−タバスからの信号を受けるか、又は、Ｐｏｒｔ１の出
力信号を書き込むか否かを選択する役割を果たす。同様
に、セレクタＳｅｌｅｃｔ１は、汎用バスのデ−タバス
からの信号を受けるか、又は、Ｐｏｒｔ０の出力信号を
書き込むか否かを選択する役割を果たす。
−タバスからの信号を受けるか、又は、Ｐｏｒｔ１の出
力信号を書き込むか否かを選択する役割を果たす。同様
に、セレクタＳｅｌｅｃｔ１は、汎用バスのデ−タバス
からの信号を受けるか、又は、Ｐｏｒｔ０の出力信号を
書き込むか否かを選択する役割を果たす。
【００１３】なお、他のレジスタやメモリ間とのデ−タ
転送は、汎用バス、デ−タバスやＰ０、Ｐ１を使用して
行う。Ｐｏｒｔ０，１間のデ−タ転送には、Ｐｏｒｔ間
デ−タ転送用の専用信号線Ｄ０，Ｄ１を使用して実行す
る。また、図２に示すように、専用信号線Ｄ０１を一つ
のみ設け、これをＰｏｒｔ０及びＰｏｒｔ１で共有する
こともできる。
転送は、汎用バス、デ−タバスやＰ０、Ｐ１を使用して
行う。Ｐｏｒｔ０，１間のデ−タ転送には、Ｐｏｒｔ間
デ−タ転送用の専用信号線Ｄ０，Ｄ１を使用して実行す
る。また、図２に示すように、専用信号線Ｄ０１を一つ
のみ設け、これをＰｏｒｔ０及びＰｏｒｔ１で共有する
こともできる。
【００１４】図３は、Ｐｏｒｔ間デ−タ転送の動作を示
すタイミングチャ−トである。アドレス３番地からアド
レス８番地へのデ−タ転送について、アドレス３番地の
デ−タの読み出しをＰｏｒｔ０側を利用して行い、アド
レス８番地へのデ−タの書き込みをＰｏｒｔ１側を利用
して行う。なお、アドレス３番地には“０”デ−タが格
納され、アドレス８番地には“１”デ−タが格納されて
いるものとする。
すタイミングチャ−トである。アドレス３番地からアド
レス８番地へのデ−タ転送について、アドレス３番地の
デ−タの読み出しをＰｏｒｔ０側を利用して行い、アド
レス８番地へのデ−タの書き込みをＰｏｒｔ１側を利用
して行う。なお、アドレス３番地には“０”デ−タが格
納され、アドレス８番地には“１”デ−タが格納されて
いるものとする。
【００１５】ｉ） タイミングＴ０時に、各信号線Ｗ０
０〜Ｗ０３、Ｗ１０〜Ｗ１３は、“０”レベルにプリチ
ャ−ジされ、ビット線ｂｉｔ００〜ｂｉｔ０３、／ｂｉ
ｔ００〜／ｂｉｔ０３、ビット線ｂｉｔ１０〜ｂｉｔ１
３、／ｂｉｔ１０〜／ｂｉｔ１３は、“１”レベルにプ
リチャ−ジされる。この時、Ｐｏｒｔ０のアドレスが３
番地を受け、Ｃ０３が“１”レベル、また、Ｃ００、Ｃ
０１、Ｃ０２が“０”レベルに変化する。同様に、Ｐｏ
ｒｔ１のアドレスが８番地を受け、Ｃ１０が“１”レベ
ルに変化し、また、Ｃ１１、Ｃ１２、Ｃ１３が“０”レ
ベルに変化する。
０〜Ｗ０３、Ｗ１０〜Ｗ１３は、“０”レベルにプリチ
ャ−ジされ、ビット線ｂｉｔ００〜ｂｉｔ０３、／ｂｉ
ｔ００〜／ｂｉｔ０３、ビット線ｂｉｔ１０〜ｂｉｔ１
３、／ｂｉｔ１０〜／ｂｉｔ１３は、“１”レベルにプ
リチャ−ジされる。この時、Ｐｏｒｔ０のアドレスが３
番地を受け、Ｃ０３が“１”レベル、また、Ｃ００、Ｃ
０１、Ｃ０２が“０”レベルに変化する。同様に、Ｐｏ
ｒｔ１のアドレスが８番地を受け、Ｃ１０が“１”レベ
ルに変化し、また、Ｃ１１、Ｃ１２、Ｃ１３が“０”レ
ベルに変化する。
【００１６】ii） タイミングＴ１時に、プリチャ−ジ
が解除され、ディスチャ−ジ期間に入る。まず、φRAM
が“０”→“１”に変化し、Ｗ００とＷ１３が“０”→
“１”に変化する。これを受けて、ビット線ｂｉｔ０３
が３番地のセルに導通され、当該ビット線ｂｉｔ０３
は、“１”→“０”に変化する。Ｃ０３が“１”レベル
を受け、ビット線ｂｉｔ０３とｂｉｔ０が導通してお
り、当該ｂｉｔ０は、“０”レベルに変化する。なお、
Ｄ０も“１”→“０”に変化する。
が解除され、ディスチャ−ジ期間に入る。まず、φRAM
が“０”→“１”に変化し、Ｗ００とＷ１３が“０”→
“１”に変化する。これを受けて、ビット線ｂｉｔ０３
が３番地のセルに導通され、当該ビット線ｂｉｔ０３
は、“１”→“０”に変化する。Ｃ０３が“１”レベル
を受け、ビット線ｂｉｔ０３とｂｉｔ０が導通してお
り、当該ｂｉｔ０は、“０”レベルに変化する。なお、
Ｄ０も“１”→“０”に変化する。
【００１７】Ｐａｒｔ１側では、Ｄ０が“０”に変化し
たことを受け、“０”デ−タの書き込みに移る。まず、
バッファＢｎｆｆｅｒ１１で“０”を出力し、バッファ
Ｂｎｆｆｅｒ１０で“１”を出力する。ビット線ｂｉｔ
１，ｂｉｔ１０を“０”レベルにし、ビット線／ｂｉｔ
１，／ｂｉｔ１０を“１”レベルにする。ワ−ド線Ｗ１
２は、“１”レベルであるため、ビット線ｂｉｔ１０
は、８番地のセルに導通され、当該セルにデ−タ“０”
が書き込まれて、デ−タ転送が完了する。
たことを受け、“０”デ−タの書き込みに移る。まず、
バッファＢｎｆｆｅｒ１１で“０”を出力し、バッファ
Ｂｎｆｆｅｒ１０で“１”を出力する。ビット線ｂｉｔ
１，ｂｉｔ１０を“０”レベルにし、ビット線／ｂｉｔ
１，／ｂｉｔ１０を“１”レベルにする。ワ−ド線Ｗ１
２は、“１”レベルであるため、ビット線ｂｉｔ１０
は、８番地のセルに導通され、当該セルにデ−タ“０”
が書き込まれて、デ−タ転送が完了する。
【００１８】
【発明の効果】以上、説明したように、本発明の半導体
記憶装置によれば、次のような効果を奏する。Ｐｏｒｔ
間デ−タ転送に専用信号線Ｄ０，Ｄ１を使用し、かつ、
読み書き回路には、汎用バスのデ−タバスからの信号を
受けるか、Ｐｏｒｔ１の出力信号を書き込むかを選択す
るセレクタ及びインバ−タが備えられている。これによ
り、多ポ−ト間のデ−タ転送を、デ−タバス等、他のレ
ジスタとの接続がないポ−ト間専用接続線を経由するこ
とで、ポ−ト間のデ−タ転送経路からデ−タバスを取り
除き、高速動作させることができる。
記憶装置によれば、次のような効果を奏する。Ｐｏｒｔ
間デ−タ転送に専用信号線Ｄ０，Ｄ１を使用し、かつ、
読み書き回路には、汎用バスのデ−タバスからの信号を
受けるか、Ｐｏｒｔ１の出力信号を書き込むかを選択す
るセレクタ及びインバ−タが備えられている。これによ
り、多ポ−ト間のデ−タ転送を、デ−タバス等、他のレ
ジスタとの接続がないポ−ト間専用接続線を経由するこ
とで、ポ−ト間のデ−タ転送経路からデ−タバスを取り
除き、高速動作させることができる。
【図１】本発明の一実施例に係わる半導体記憶装置を示
す回路図。
す回路図。
【図２】本発明の他の実施例に係わる半導体記憶装置を
示す回路図。
示す回路図。
【図３】Ｐｏｒｔ間デ−タ転送の動作を示すタイミング
チャ−ト。
チャ−ト。
【図４】従来の演算ブロックの一例を示す図。
【図５】従来の半導体記憶装置を示す回路図。
２１，２２…読み書き回路。
Claims (1)
- 【請求項１】 メモリセルアレイと、前記メモリセルア
レイに対して読み出し又は書き込み動作を同時に実行し
得る第１及び第２の読み書き回路と、前記第１及び第２
の読み書き回路に対応して設けられる第１及び第２のデ
ータ入出力端子と、前記第１及び第２の読み書き回路間
を前記第１及び第２の入出力端子を経由することなく互
いに接続する専用信号線とを具備し、前記第１の読み書
き回路は、前記第１の入出力端子から入力される第１の
データ、並びに、前記メモリセルから読み出され、前記
第２の読み書き回路及び前記専用信号線を経由して前記
第１の読み書き回路に転送される第２のデータのうちの
いずれか一方を選択するセレクタを有し、かつ、前記第
１の読み書き回路は、前記第１及び第２のデータのうち
前記セレクタにより選択されたデータを書き込みデータ
として前記メモリセルに書き込むことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29515092A JP3152767B2 (ja) | 1992-11-04 | 1992-11-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29515092A JP3152767B2 (ja) | 1992-11-04 | 1992-11-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150658A JPH06150658A (ja) | 1994-05-31 |
| JP3152767B2 true JP3152767B2 (ja) | 2001-04-03 |
Family
ID=17816917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29515092A Expired - Fee Related JP3152767B2 (ja) | 1992-11-04 | 1992-11-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014109114A (ja) * | 2012-11-30 | 2014-06-12 | Panasonic Corp | 引き戸 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1031886A (ja) * | 1996-07-17 | 1998-02-03 | Nec Corp | ランダムアクセスメモリ |
-
1992
- 1992-11-04 JP JP29515092A patent/JP3152767B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014109114A (ja) * | 2012-11-30 | 2014-06-12 | Panasonic Corp | 引き戸 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06150658A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |