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KR950009394B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

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KR950009394B1
KR950009394B1 KR1019910011292A KR910011292A KR950009394B1 KR 950009394 B1 KR950009394 B1 KR 950009394B1 KR 1019910011292 A KR1019910011292 A KR 1019910011292A KR 910011292 A KR910011292 A KR 910011292A KR 950009394 B1 KR950009394 B1 KR 950009394B1
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요우이치 스즈키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 메모리장치
제1도는 본 발명의 1실시예의 요부 회로도.
제2도는 종래의 반도체 메모리장치의 요부 개략구성도.
* 도면의 주요부분에 대한 부호의 설명
C, Cx : 셀 SA1 : 제1센스증폭기
SA2 : 제2센스증폭기 SA : 센스증폭기
BL : 비트선 WL : 워드선
CSW : 컬럼 스위치 AL : 어드레스선
IOL, IOLx : I/O선 OB : 출력버퍼회로
[산업상의 이용분야]
본 발명은 반도체 메모리장치에 관한 것으로, 특히 MOS형의 스태틱형 랜덤 액세스 메모리(SRAM)의 고속 액세스화에 이용하기 적합한 반도체 메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
제2도는 종래의 반도체 메모리장치를 나타낸 도면으로, 특히 데이터독출 부분을 상세히 나타낸 도면이다. 동 도면에 있어서, 참조부호 CG는 셀군(Cell Group)이다. 이 셀군(CG)중의 셀(C : C11, C21, …; C12, C22, …)은 로우 어드레스(Row Address; A1)에 의해 선택되는 워드선(WL : WL1, WL2, …)에 접속되어 있다. 그들 셀(C)의 출력은 비트선(BL, /BL : BL1, /BLl; BL2, /BL2; …)으로 도출된다. 이 비트선(BL, /BL)의 데이터는 컬럼 스위치(CSW : CSW1, CSW2, …)를 매개하여 I/O선(IOL : IOL1, IOL2)에 전달된다. 상기 컬럼 스위치(CSW)의 게이트는 컬럼 어드레스(A2)에 의해 선택되는 어드레스선(AL : AL1, AL2, …)에 접속된다. 상기 I/O선(IOL)은 센스증폭기(Sense Amplifier; SA)에 접속되어 있고, 이 센스증폭기(SA)로부터는 센스출력(d, /d)이 도출된다. 이들 센스출력(d, /d)은 출력버퍼회로(OB)에 부여된다. 또, 상기 출력 버퍼회로(OB)로부터의 출력게이트선(G0, G1)은 각각 출력버퍼 트랜지스터(Q17, Q18)의 게이트에 접속되어 있다. 이들 출력버퍼 트랜지스터(Q17, Q18)의 접속점으로부터 출력신호(Dout)가 얻어진다.
이러한 구성에 있어서, 데이터의 독출을 실행하는 경우에 대해 설명하면 다음과 같다.
우선, 로우 어드레스(A1)에 의해 워드선(WL1)이 선택되었다고 하자. 그 결과, 셀(C11, C21, …)로부터 비트선(BL1, /BL1; …)으로 데이터가 출력된다. 한편, 컬럼 어드레스(A2)에 의해 예컨대 어드레스선(AL1; 컬럼스위치(CSW1))이 선택되었다고 하자. 이에 따라, 셀(C11)의 데이터가 I/O선(IOL)에 전달된다. I/O선(IOL)의 데이터는 센스증폭기(SA)에서 증폭되어 센스출력(d, /d)으로서 출력버퍼회로(OB)에 부여된다. 출력버퍼회로(OB)의 출력은 출력게이트선(G0, G1)을 매개하여 출력버퍼 트랜지스터(Q17, Q18)의 게이트에 부여된다. 이에 따라, 셀(C11)의 데이터가 출력신호(Dout)로서 얻어진다.
다음으로, 로우 어드레스(A1)가 변화하여, 예컨대 지금까지와는 다른 워드선(WL2)이 선택되었다고 하자. 이에 따라, 새롭게 선택된 셀(C12, C22, …)의 데이터가 비트선(BL1, /BL1; BL2, /BL2; …)에 전달된다. 더욱이, 컬럼 어드레스(A2)의 변화에 의해 예컨대 다른 어드레스선(AL2; 컬럼 스위치(CSW2))이 선택되었다고 하자. 이에 따라 비트선(BL2, /BL2)이 선택된다. 그 결과, 셀(C22)의 데이터가 I/O선(IOL)으로 도출된다. 이하는 상기와 마찬가지로 하여 트랜지스터(Q17, Q18)의 접속점으로부터 셀(C22)의 데이터가 출력신호(Dout)로서 얻어진다.
이상에서 설명한 바와 같이 종래의 반도체 메모리장치에서는, 각 셀로부터의 독출경로가 각각 같아지도록 형성되고, 그들 동일 경로를 매개하여 데이터의 독출이 실행된다. 그 때문에, 각 셀로부터의 독출시간(액세스 시간)은 거의 일정해진다. 이에 따라, 예컨대 어떤 특정한 어드레스에 기초한 액세스 시간을 다른 통상적인 어드레스에 기초한 액세스 시간보다도 짧게 하는 것은 대단히 곤란하다.
[발명의 목적]
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 어떤 특정한 어드레스에 기초한 액세스를 다른 통상적인 어드레스에 기초한 액세스보다도 고속으로 행할 수 있는 반도체 메모리장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체 메모리장치는, 복수의 제1셀을 갖추고 어드레스신호에 의해 상기 제1셀중 임의의 것이 선택되는 제1셀군과, 복수의 제2셀을 갖추고 상기 어드레스신호에 의해 상기 제2셀중 임의의 것이 선택되는 제2셀군, 상기 선택된 제1셀중의 데이터를 제1센스출력으로서 출력하는 제1센스증폭기, 상기 선택된 제2셀중의 데이터를 제2센스출력으로서 출력하는 제2센스증폭기, 상기 제1 및 제2센스출력을 인가받아서 그들중 어느 것인가에 따른 신호를 선택출력으로서 출력하는 선택회로, 상기 선택출력을 인가받아서 그에 따른 데이터출력을 출력하는 출력회로를 구비하고, 상기 선택회로는 특정 어드레스신호에 기초하여 상기 제1 및 제2센스출력중 어느 것인가에 따른 신호를 선택출력으로서 출력할 것인가를 결정하는 스위칭수단을 갖춘 것으로 구성된다.
[작용]
상기와 같은 구성으로 된 본 발명의 반도체 메모리장치에 있어서는, 어드레스신호에 의해 제1 및 제2셀군중의 제1 및 제2셀이 각각 선택된다. 이들 셀중의 데이터가 제1 및 제2센스증폭기를 매개하여 제1 및 제2센스출력으로서 출력된다. 이들 센스출력은 선택회로에 인가된다. 선택회로는 특정 어드레스신호에 기초하여 제1 및 제2센스출력중 한쪽에 따른 신호를 선택출력으로서 출력회로에 인가한다. 출력회로는 인가된 선택출력신호에 따른 신호를 데이터출력으로서 출력한다. 이 상태에서, 특정 어드레스신호가 변화하면, 선택회로는 그때까지와 반대의 센스출력에 따른 신호를 선택출력으로서 출력한다. 이에 따라, 출력회로로부터는 그때까지의 다른 셀군중의 셀의 데이터가 출력된다. 후자의 액세스는, 셀중의 데이터가 이미 센스증폭기로부터 센스출력으로서 출력되고 있기 때문에, 아주 새로운 별도의 셀로부터 데이터를 액세스하는 것에 비해 고속으로 실행된다.
[실시예]
이하, 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예를 나타낸 도면으로, 특히 데이타독출에 관련한 부분을 상세히 나타낸 것이다. 제1도에 있어서 제2도와 동등한 요소에는 제2도와 동일한 부호를 붙였다. 제1도에 나타낸 바와 같이, 제1셀군(CG) 외에 제2셀군(CxG)이 설치되어 있다.
제1셀군(CG)중의 셀(C)은 워드선(WL1)에 접속된 셀(C11, C21, …)과 워드선(WL2)에 접속된 셀(C12, C22, …)로 이루어진다. 각 셀의 비트선(BL, /BL; BL1, /BL1; BL2, /BL2; …)과 컬럼 스위치(CSW : CSW1, CSW2, …), 어드레스선(AL : AL1, AL2, …), 제1 I/O선(IOL1 : IOL1, IOL2, …) 및 제1센스증폭기(SA1)로 접속은 제2도의 경우와 마찬가지이다.
제2셀군(CxG)중의 셀(Cx)은 워드선(WL1)에 접속된 셀(Cx11, Cx21, …)과 워드선(WL2)에 접속된 셀(Cx12, Cx22, …)을 갖추고 있다. 각 셀(Cx)의 비트선(BLx, /BLx : BLx1, /BLx1; BLx2, /BLx2; …)과 컬럼스위치(CSWx : CSWx1, CSWx2, …), 어드레스선(AL : AL1, AL2, …), 제2 I/O선(IOLx : IOLx1, IOLx2) 및 제2센스증폭기(SA2)로의 접속은 상기 셀군(CG)의 경우와 마찬가지이다.
제1센스증폭기(SA1)로부터는 센스출력(dA, /dA)이 도출된다. 그중 센스출력(dA)은 출력버퍼회로(OB)의 P채널 트랜지스터(Q2)와 N채널 트랜지스터(Q4)의 각 게이트에 입력된다. 센스출력(/dA)은 P채널 트랜지스터(Q3)와 N채널 트랜지스터(Q5)의 각 게이트에 입력된다. 상기 트랜지스터(Q2, Q4)의 접속점의 출력게이트선(G1)은 출력버퍼 트랜지스터(Q18)의 게이트에 접속된다. 또. 트랜지스터(Q3, Q5)의 접속점의 출력게이트선(G0)은 출력버퍼 트랜지스터(Q17)의 게이트에 접속된다.
그리고. 제2센스증폭기(SA2)로부터는 센스출력(dB, /dB)이 도출된다. 그중 센스출력(dB)은 P채널 트랜지스터(Q8)와 N채널 트랜지스터(Q10)의 각 게이트에 입력된다. 센스출력(/dB)은 P채널 트랜지스터(Q9)와 N채널 트랜지스터(Q11)의 각 게이트에 입력된다. 상기 트랜지스터(Q8, Q10)의 접속점의 출력게이트선(G1)은 출력버퍼 트랜지스터(Q18)의 게이트에 접속된다. 또, 트랜지스터(Q9, Q11)의 접속점의 출력게이트선(G0)은 출력버퍼 트랜지스터(Q17)의 게이트에 접속된다.
상기 출력게이트선(G0)에는 N채널 트랜지스터(Q15, Q16)의 직렬회로가 접속되어 있고, 상기 출력게이트선(G1)에는 N채널 트랜지스터(Q13, Q14)의 직렬회로가 접속되어 있다. 그리고, 상기 트랜지스터(Q13, Q15)의 게이트에는 출력절환회로(OSW)로부터의 출력선택신호(/ODA)가 인가된다. 상기 트랜지스터(Q14, Q16)의 게이트는 출력절환회로(OSW)로부터의 출력선택신호(/ODB)가 인가된다.
상기 트랜지스터(Q2, Q4)와 트랜지스터(Q3, Q5)의 병렬회로에 직렬로 접속된 P채널 트랜지스터(Q1) 및 N채널 트랜지스터(Q6)의 각 게이트는 직접 및 인버터(3)를 매개하여 출력선택신호(/ODA)가 각각 인가된다. 또, 상기 트랜지스터(Q8, Q10)와 트랜지스터(Q9, Q11)의 병렬회로에 직렬로 접속된 P채널 트랜지스터(Q7) 및 N채널 트랜지스터(Q12)의 각 게이트에는 직접 및 인버터(4)를 매개하여 출력선택신호(/ODB)가 각각 인가된다.
다음에는 상기 선택신호(/ODA, /ODB)를 출력하는 출력절환회로(OSW)에 대해 설명한다. 이 출력절환회로(OSW)로부터는 선택신호(/ODA, /ODB)가 "0", "1"로서 혹은 "1", "0"으로서 출력된다. 전자의 경우에는 제1셀군(CG)중의 셀(C)의 데이터가 Dout로서 출력되고, 후자의 경우에는 제2셀군(CxG)중의 셀(Cx)의 데이터가 Dout로서 출력된다. 만일 선택신호(/ODA, /ODB)가 "0", "0"으로 출력되면, 제1 및 제2셀군(CG, CxG)으로부터의 데이터가 겹쳐져서 출력되게 된다. 이를 피하기 위해, 출력절환회로(OSW)에서는 나중에 상세히 설명하겠지만 3개의 낸드회로(5, 6, 7)를 이용하고 있다. 그리고, 이 출력절환회로(OSW)로부터의 선택회로(/ODA, /ODB)의 절환은 어드레스신호(A12, /A12)의 레벨변화에 의해 행하여진다. 이들 어드레스신호(A12, /A12)는 외부로부터 인가되는 특정의 어드레스로서, 도시하지 않은 어드레스 버퍼회로로부터 출력된다. 상기 어드레스신호(A12)는 출력 이네이블신호(/OE)와 더불어 노아회로(1)에 입력된다. 그리고 노아회로(1)의 출력은 인버터회로(8) 및 낸드회로(5)에 부여된다. 한편, 상기 어드레스신호(/A12)는 출력 이네이블신호(/OE)와 더불어 노아회로(2)에 입력된다. 그리고 노아회로(2)의 출력은 인버터회로(10) 및 낸드회로(5)에 부여된다. 상기 인버터회로(8)의 출력은 인버터회로(9)에서 반전되어 낸드회로(5)의 출력 및 기록 이네이블신호(/WE)와 더불어 낸드회로(6)에 입력된다. 한편, 상기 인버터회로(10)의 출력은 인버터회로(11)에서 반전되어 낸드회로(5)의 출력 및 기록 이네이블신호(/WE)와 더불어 낸드회로(7)에 입력된다. 상기 낸드회로(6)의 출력은 칩 이네이블신호(/CE)와 더불어 노아회로(12)에 입력된다. 이 노아회로(12)의 출력은 인버터회로(14)를 통하여 출력선택신호(/ODA)로서 도출된다. 한편, 낸드회로(7)의 출력은 칩 이네이블신호(/CE)와 더불어 노아회로(13)에 입력되고, 인버터회로(15)를 통하여 출력선택신호(/ODB)로서 도출된다.
다음에는 상기 장치의 데이터독출동작에 대해 설명한다.
간단하게는, 어드레스(A1, A2)에 의해 제1셀군(CG)측의 1개의 셀(C)과 제2셀군(CxG)측의 1개의 (Cx)을 선택한다. 이들 셀(C, Cx)중의 데이터를 제1 및 제2센스증폭기(SA1, SA2)로 증폭하여 센스출력(dA, /dA; dB, /dB)으로서 출력해 둔다. 그리고, 이들 센스출력중 어느 것인가를 출력버퍼 트랜지스터(Q17, Q18)로 인가할 것인가는, 출력절환회로(OSW)로부터의 출력선택신호(/ODA, /ODB)에 의해 결정된다. 이에 따라, 예컨대 제1센스증폭기(SA1)로부터의 센스출력(dA, /dA)을 트랜지스터(Q17, Q18)에 인가하여 출력(Dout1)을 얻고 있는 상태에서, 출력선택신호(/ODA, /ODB)를 변화시키면, 센스출력(dB, /dB)이 트랜지스터(Q17, Q18)로 인가되어 새로운 출력(Dout2)이 얻어진다. 이 출력(Dout2)으로의 변화는 센스출력(dB, /dB)이 이미 출력버퍼회로(OB)에 인가되어 있기 때문에, 셀로부터 데이터를 새롭게 독출하는 것보다도 빠르게 실행된다.
이하, 상기 독출동작을 상세히 설명한다.
지금, 데이터의 독출상태에 있다고 하자. 즉, 출력 이네이블신호(/OE)가 "0"이어서 출력상태로 선택되어 있고, 더욱이 기록 이네이블신호(/WE)가 "1"이어서 기록상태가 아니며, 또 칩 이네이블신호(/CE)가 "0"이어서 이 메모리칩이 선택되어 있다고 하자.
그리고, 로우 어드레스(A1)에 의해 예컨대 워드선(WL1)이 선택되고, 컬럼 어드레스(A2)에 의해 예컨대 어드레스선(AL1)이 선택되었다고 하자, 이에 따라, 셀(C11, Cx11)중의 데이터가 I/O선(IOL, IOLx)으로 각각 출력된다. 이들 데이터는 제1 및 제2센스증폭기(SA1, SA2)에서 각각 증폭되고, 센스출력(dA, /dA; dB, /dB)으로서 출력되어 출력버퍼회로(OB)가 인가된다.
즉, 센스출력(dA)은 트랜지스터(Q2, Q4)의 게이트에, 센스출력(/dA)은 트랜지스터(Q3, Q5)의 게이트에, 센스출력(dB)은 트랜지스터(Q8, Q10)의 게이트에, 센스출력(/dB)은 트랜지스터(Q9, Q11)의 게이트에 각각 인가한다.
지금, 어드레스 A12="0", /A12="1"이라고 하자. 이때, 출력선택신호 /ODA="0", /ODB="1"로 된다. 이에 따라, 트랜지스터(Q1, Q6)는 턴온, 트랜지스터(Q7, Q12)는 턴오프 된다. 더욱이, 지금 센스출력 dA="1", /dA="0", dB="0", /dB="1"이라 하자. 그러면 트랜지스터(Q2, Q5)는 턴오프, 트랜지스터(Q3, Q4)는 턴온으로 된다. 이에 따라, 노오드 β(출력게이트선 G1)의 전하는 트랜지스터(Q4, Q6)를 매개하여 방전되어 "0"으로 된다. 그리고 노오드 α(출력게이트선 G0)는 트랜지스터(Q1, Q3)를 매개하여 충전되어 "1"로 된다. 한편, 트랜지스터(Q7, Q12)는 턴오프되어 있기 때문에, 이들 측에는 충방전회로가 형성되지 않는다. 이 때문에, 센스출력(dB, /dB)은 노오드 α, β에는 전달되지 않는다. 따라서, 노오드 α="1", β="0"에 의해 트랜지스터(Q17, Q18)가 각각 턴온, 턴오프되어 Dout="1"이 출력된다.
이 상태에 있어서, 어드레스(A1, A2)는 변화하지 않고 어드레스(A12, /A12)만이 변화하여, 어드레스 A12="1", /A12="0"으로 되었다고 하자, 이에 따라, 출력선택신호 /ODA="1", /ODB="0"으로 되고, 이로써 트랜지스터(Q1, Q6)가 턴오프되어 센스출력(dA, /dA)은 노오드 α, β에는 전달되지 않는다. 한편, 트랜지스터(Q7, Q12)는 턴온으로 된다. 상술한 바와 같이 dB="0", /dB="1"로 했기 때문에, 트랜지스터(Q8, Q11)는 턴온되고, 트랜지스터(Q10, Q9)는 턴오프된다. 이에 따라, 노오드 α의 전하는 트랜지스터(Q11, Q12)를 매개하여 방전되고, 노오드 β는 트랜지스터(Q7, Q8)를 매개하여 충전된다. 이로써, 노오드 α, β가 각각 "0", "1"로 되어, 출력 Dout="0"이 얻어진다.
상기한 바와 같이 어드레스(A12, /A12)를 변화시킴으로써, 셀(C; 예컨대 셀 C11)로부터의 데이터출력을 셀(Cx; 예컨대 셀 Cx11)로부터의 데이터출력으로 바꿀 수 있다. 상기 셀(C11)로부터의 데이터출력중에 있어서, 셀(Cx11)로부터의 데이터(센스출력 (dB, /dB))도 출력버퍼회로(OB)에 인가되고 있다. 따라서, 셀 (Cx11)로부터의 데이터출력에 필요한 시간은 셀로부터의 데이터를 비트선과 I/O선 및 센스증폭기를 매개하여 새롭게 독출하는 시간만큼 고속화된다.
또한, 출력 이네이블신호 /OE="1"일 때는, 출력선택신호(/ODA, /ODA)는 공히 "1"로 되어 트랜지스터(Q13, Q14; Q15, Q16)가 모두 턴온으로 된다. 상기한 바와 같이 출력선택신호(/ODA, /ODB)가 "1"로 되기 때문에, 트랜지스터(Q1, Q6; Q7, Q12)는 모두 턴오프로 되어 센스출력(dA, /dA, dB, /dB)은 노오드 α, β에 전달되지 않는다. 또, 상기한 바와 같이 트랜지스터(Q13, Q14; Q15, Q16)의 턴온에 의해 노오드 α, β는 모두 방전되어 "0"으로 된다. 이에 따라, 출력버퍼 트랜지스터(Q17, Q18)는 모두 턴오프로 되어 출력(Dout)은 하이임피던스상태로 된다.
더욱이, 앞에서도 설명한 바와 같이 출력절환회로(OSW)로서 3개의 낸드게이트(5, 6, 7)를 포함하는 도시의 회로를 채용하였기 때문에, 어드레스(A12, /A12)가 변화가 있어서 출력선택신호(/ODA, /ODB)가 동시에 선택상태 "0"으로 되는 것을 확실하게 방지할 수 있다.
[발명의 효과]
본 발명에 의하면, 어떤 1개의 어드레스에 의해 제1 및 제2셀군중의 제1 및 제2셀을 각각 선택하고, 제1 및 제2셀중의 데이터에 기초하여 제1 및 제2센스증폭기로부터 제1 및 제2센스출력을 출력해 두며, 특정 어드레스에 의해 제1 및 제2센스출력중 어느 것인가를 선택하고, 선택한 센스출력에 따른 데이터를 출력회로로부터 출력하도록 했으므로, 출력회로로부터의 출력의 절환은 특정 어드레스의 변화에 따라 실행되고, 게다가 복수의 셀의 데이터에 기초한 센스출력을 센스증폭기로부터 미리 출력해 두도록 했으므로, 출력회로로부터의 출력의 절환에 있어서 셀을 새롭게 액세스하는 경우에 비해 고속으로 데이터를 출력할 수 있다.

Claims (4)

  1. 복수의 셀이 각각 접속되는 복수의 열을 각각 갖추고, 어드레스지정에 의해 상기 각 셀군의 상기 셀중의 임의의 것이 선택되는 복수의 셀군(CG, CxG)과 상기 복수의 셀군의 대응하는 열을 선택하는 열선택수단(CSW), 상기 복수의 셀군에 설치되어 상기 셀군으로부터 선택된 셀의 데이터를 센스출력으로서 출력하는 복수의 센스증폭기(SA1, SA2), 상기 센스출력중 어느 것인가 하나에 대응하는 데이터를 출력할 것인가를 결정하고, 특정의 어드레스신호에 기초하여 선택신호를 출력하는 선택수단(OB, OSW) 및, 상기 선택수단의 선택신호에 따라 상기 센스출력중 하나를 선택적으로 출력하는 출력수단(Q17, Q18)을 구비한 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 선택수단은, 상기 선택신호가 동시에 선택되는 것을 방지하는 수단(OSW)가, 상기 선택수단의 선택신호중 1개가 선택된 경우에만 선택된 센스출력을 전달하는 출력버퍼수단(OB)을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 복수의 제1셀을 갖추고 어드레스지정에 의해 상기 제1셀중 임의의 것이 선택되는 제1셀군(CG)과, 복수의 제2셀을 갖추고 상기 어드레스지정에 의해 상기 제2셀중 임의의 것이 선택되는 제2셀군(CxG), 상기 선택된 제1셀중의 데이터를 제1센스출력으로서 출력하는 제1센스증폭기(SA1), 상기 선택된 제2셀중의 데이터를 제2센스출력으로서 출력하는 제2센스증폭기(SA2), 상기 제1 및 제2셀군의 대응하는 열을 선택하는 열선택회로(CSW), 상기 제1센스출력을 출력할 것인가 또는 상기 제2센스출력을 출력할 것인가를 결정하고, 특정의 어드레스신호에 기초하여 선택신호를 출력하는 선택회로(OB, OSW) 및, 상기 선택회로의 선택신호에 따라 제1 및 제2감지출력중 1개를 선택적으로 출력하는 출력회로(Q17, Q18)를 구비한 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 선택수단은, 상기 선택신호가 동시에 선택되는 것을 방지하는 수단(OSW)과, 상기 선택수단의 선택신호중 1개가 선택된 경우에만 선택된 센스출력을 전달하는 출력버퍼수단(OB)을 포함하는 것을 특징으로 하는 반도체 메모리장치.
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