JP3319610B2 - 信号伝達回路 - Google Patents
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- Logic Circuits (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【産業上の利用分野】本発明は信号伝達回路に係り、更
に詳しくは入出力を共有する端子を備えた中間増幅器の
正帰還により信号を増幅し伝達する信号伝達回路に関す
るものである。
に詳しくは入出力を共有する端子を備えた中間増幅器の
正帰還により信号を増幅し伝達する信号伝達回路に関す
るものである。
【０００２】
【従来の技術】従来、汎用ロジックとしては、ＴＴＬロ
ジックが主流であったが、近年、ＴＴＬロジックに代わ
るものとして、ＣＭＯＳロジックが主流になりつつあ
る。かかるＣＭＯＳロジックには、標準ＣＭＯＳロジッ
ク（チップサイズが約２０ｍｍで伝播遅延時間が約８０
ｎｓ）、高速ＣＭＯＳロジック（同チップサイズで伝播
遅延時間が約１５ｎｓ）、新高速ＣＭＯＳロジック（同
チップサイズで伝播遅延時間が約８ｎｓ）及びアドバン
スト高速ＣＭＯＳロジック（同チップサイズで伝播遅延
時間が約４ｎｓ）がある。
ジックが主流であったが、近年、ＴＴＬロジックに代わ
るものとして、ＣＭＯＳロジックが主流になりつつあ
る。かかるＣＭＯＳロジックには、標準ＣＭＯＳロジッ
ク（チップサイズが約２０ｍｍで伝播遅延時間が約８０
ｎｓ）、高速ＣＭＯＳロジック（同チップサイズで伝播
遅延時間が約１５ｎｓ）、新高速ＣＭＯＳロジック（同
チップサイズで伝播遅延時間が約８ｎｓ）及びアドバン
スト高速ＣＭＯＳロジック（同チップサイズで伝播遅延
時間が約４ｎｓ）がある。
【０００３】ところで、従来のＬＳＩチップ内のＣＭＯ
Ｓロジック回路相互間の信号伝達回路としては、インバ
ータをドライバ回路及びレシーバ回路として用いる回路
がある。この従来の信号伝達回路の例としては、図１０
〜図１３に示すものがある。図１０はインバータ５２を
用いたドライバ回路５０とインバータ５３を用いたレシ
ーバ回路５１とを配線２００で接続し、ドライバ回路５
０から配線２００を介してレシーバ回路５１へ信号を伝
達し、いわゆる、信号のなまりを低減している。図１１
〜図１３では、信号伝達距離が長くなって配線２００の
寄生抵抗、容量等により時定数（ＲＣ）が大きくなり、
信号伝達時間が長くなるとき、信号伝達時間の遅延に応
じてインバータ５４（図１１）、インバータ５５，５６
（図１２）及びインバータ５７〜５９（図１３）をそれ
ぞれドライバ回路５０とレシーバ回路５１との間に直列
に接続して、信号の伝達時間の遅延を改善している。こ
れらインバータ５４〜５９はそれぞれ中間増幅器として
機能する。
Ｓロジック回路相互間の信号伝達回路としては、インバ
ータをドライバ回路及びレシーバ回路として用いる回路
がある。この従来の信号伝達回路の例としては、図１０
〜図１３に示すものがある。図１０はインバータ５２を
用いたドライバ回路５０とインバータ５３を用いたレシ
ーバ回路５１とを配線２００で接続し、ドライバ回路５
０から配線２００を介してレシーバ回路５１へ信号を伝
達し、いわゆる、信号のなまりを低減している。図１１
〜図１３では、信号伝達距離が長くなって配線２００の
寄生抵抗、容量等により時定数（ＲＣ）が大きくなり、
信号伝達時間が長くなるとき、信号伝達時間の遅延に応
じてインバータ５４（図１１）、インバータ５５，５６
（図１２）及びインバータ５７〜５９（図１３）をそれ
ぞれドライバ回路５０とレシーバ回路５１との間に直列
に接続して、信号の伝達時間の遅延を改善している。こ
れらインバータ５４〜５９はそれぞれ中間増幅器として
機能する。
【０００４】図１４は先の図１０〜図１３に示す従来の
信号伝達回路の消費電力と配線長の関係を示す特性図で
ある。この図において、中間増幅器としてのインバータ
を用いない曲線０Ｃ（図１０の信号伝達回路の特性を示
すグラフ）は、ＬＳＩチップ内の配線長さ２０ｘ１００
０μｍ（２ｃｍ）で約１．０５ｍＷの消費電力になる。
ここで、信号のサイクルタイムは６０ｎｓ、配線容量は
０．２５ＦＦ／１μｍ、配線抵抗は０．１Ω／ｓｑｒ．
である。また、中間増幅器としてインバータ５４を用い
た曲線２Ｃ（図１１の信号伝達回路の特性を示すグラ
フ）は、配線長さ２０ｘ１０００μｍで約１．１ｍＷの
消費電力になり、中間増幅器としてインバータ５５，５
６を用いた曲線３Ｃ（図１２の信号伝達回路の特性を示
すグラフ）は、配線長さ２０ｘ１０００μｍで約１．１
５ｍＷの消費電力になり、中間増幅器としてインバータ
５７〜５９を用いた曲線４Ｃ（図１３の信号伝達回路の
特性を示すグラフ）は、配線長さ２０ｘ１０００μｍで
約１．２ｍＷの消費電力になる。すなわち、従来の信号
伝達回路では、配線長が同じ２ｃｍのとき、配線２００
（図１０〜１３）の間に中間増幅器としてのインバータ
５４〜５９を順次接続するほど、信号伝達回路の消費電
力が多くなり、図１０の中間増幅器としてのインバータ
を設けない信号伝達回路と３個の中間増幅器としてのイ
ンバータを設けた図１３の信号伝達回路を比較したと
き、図１０の信号伝達回路では消費電力が約１．０５ｍ
Ｗであるのに対し、図１３の信号伝達回路では消費電力
が１．２ｍＷに増加する。
信号伝達回路の消費電力と配線長の関係を示す特性図で
ある。この図において、中間増幅器としてのインバータ
を用いない曲線０Ｃ（図１０の信号伝達回路の特性を示
すグラフ）は、ＬＳＩチップ内の配線長さ２０ｘ１００
０μｍ（２ｃｍ）で約１．０５ｍＷの消費電力になる。
ここで、信号のサイクルタイムは６０ｎｓ、配線容量は
０．２５ＦＦ／１μｍ、配線抵抗は０．１Ω／ｓｑｒ．
である。また、中間増幅器としてインバータ５４を用い
た曲線２Ｃ（図１１の信号伝達回路の特性を示すグラ
フ）は、配線長さ２０ｘ１０００μｍで約１．１ｍＷの
消費電力になり、中間増幅器としてインバータ５５，５
６を用いた曲線３Ｃ（図１２の信号伝達回路の特性を示
すグラフ）は、配線長さ２０ｘ１０００μｍで約１．１
５ｍＷの消費電力になり、中間増幅器としてインバータ
５７〜５９を用いた曲線４Ｃ（図１３の信号伝達回路の
特性を示すグラフ）は、配線長さ２０ｘ１０００μｍで
約１．２ｍＷの消費電力になる。すなわち、従来の信号
伝達回路では、配線長が同じ２ｃｍのとき、配線２００
（図１０〜１３）の間に中間増幅器としてのインバータ
５４〜５９を順次接続するほど、信号伝達回路の消費電
力が多くなり、図１０の中間増幅器としてのインバータ
を設けない信号伝達回路と３個の中間増幅器としてのイ
ンバータを設けた図１３の信号伝達回路を比較したと
き、図１０の信号伝達回路では消費電力が約１．０５ｍ
Ｗであるのに対し、図１３の信号伝達回路では消費電力
が１．２ｍＷに増加する。
【０００５】図１５は配線の長さと信号伝達の遅延との
関係を示す図であり、図１０〜図１３のシュミレーショ
ン結果を表す。この図１５において、縦軸は遅延で、横
軸は配線距離を示すものである。例えば、ＬＳＩチップ
内の配線距離が２０ｘ１０００μｍ（２ｃｍ）のとき、
中間増幅器としてのインバータを用いない曲線０Ｃ（図
１０の信号伝達回路の特性を示すグラフ）で遅延がほぼ
５．５ｎｓ、中間増幅器としてインバータ５４を用いた
曲線２Ｃ（図１１の信号伝達回路の特性を示すグラフ）
で遅延がほぼ５ｎｓ、中間増幅器としてインバータ５
５，５６を用いた曲線３Ｃ（図１２の信号伝達回路の特
性を示すグラフ）、中間増幅器としてインバータ５７〜
５９を用いた曲線４Ｃ（図１３の信号伝達回路の特性を
示すグラフ）でほぼ４．５ｎｓになる。従って、従来の
信号伝達回路では、配線長が同じ２cmのとき、配線２０
０（図１０〜１３）の間に中間増幅器としてインバータ
５４〜５９を順次接続するほど、遅延時間が短くなり、
図１０の信号伝達回路と図１３の信号伝達回路とを比較
したとき、図１０の中間増幅器としてのインバータのな
い信号伝達回路では遅延が約５．５ｎｓであるのに対し
て図１３の中間増幅器としてのインバータを３個接続し
た信号伝達回路では遅延が４．５ｎｓと短くなってい
る。以上述べたように、上記従来例は、信号伝達の遅延
を短くしようとして中間増幅器としてのインバータの数
を増加させると、消費電力が増大するという二律背反の
問題がある。しかも、中間増幅器としてのインバータの
数が少ない場合でも依然として電力消費が多い。また、
中間増幅器としてのインバータの数を増加させても信号
伝達の遅延の向上には制限がある。
関係を示す図であり、図１０〜図１３のシュミレーショ
ン結果を表す。この図１５において、縦軸は遅延で、横
軸は配線距離を示すものである。例えば、ＬＳＩチップ
内の配線距離が２０ｘ１０００μｍ（２ｃｍ）のとき、
中間増幅器としてのインバータを用いない曲線０Ｃ（図
１０の信号伝達回路の特性を示すグラフ）で遅延がほぼ
５．５ｎｓ、中間増幅器としてインバータ５４を用いた
曲線２Ｃ（図１１の信号伝達回路の特性を示すグラフ）
で遅延がほぼ５ｎｓ、中間増幅器としてインバータ５
５，５６を用いた曲線３Ｃ（図１２の信号伝達回路の特
性を示すグラフ）、中間増幅器としてインバータ５７〜
５９を用いた曲線４Ｃ（図１３の信号伝達回路の特性を
示すグラフ）でほぼ４．５ｎｓになる。従って、従来の
信号伝達回路では、配線長が同じ２cmのとき、配線２０
０（図１０〜１３）の間に中間増幅器としてインバータ
５４〜５９を順次接続するほど、遅延時間が短くなり、
図１０の信号伝達回路と図１３の信号伝達回路とを比較
したとき、図１０の中間増幅器としてのインバータのな
い信号伝達回路では遅延が約５．５ｎｓであるのに対し
て図１３の中間増幅器としてのインバータを３個接続し
た信号伝達回路では遅延が４．５ｎｓと短くなってい
る。以上述べたように、上記従来例は、信号伝達の遅延
を短くしようとして中間増幅器としてのインバータの数
を増加させると、消費電力が増大するという二律背反の
問題がある。しかも、中間増幅器としてのインバータの
数が少ない場合でも依然として電力消費が多い。また、
中間増幅器としてのインバータの数を増加させても信号
伝達の遅延の向上には制限がある。
【０００６】図１６と図１７はインバータ回路を用いた
信号伝達回路の上記問題を改善するための他の従来の信
号伝達回路の具体的回路例を示すものである（例えば、
NIKKEI MICRODEVICES ，Ｊuly 、1991、ＰＰ８７−８
８、または、「Circuit techniques For a wide word
I/O Path６４Meg DRAM、K. Komatsuzaki、et. al. ＶＬ
ＳＩ symposium 1991 、ｐｐ１３３−１３４）。図１６
の信号伝達回路では、ドライバ回路６０とレシーバ回路
路６１は、プリチャージ回路６２を介して接続されてい
る。ドライバ回路６０はＣＭＯＳインバータ６３，６
４、駆動用のｐ形ＭＯＳトランジスタ（以下、ｐＭＯＳ
Ｔという）６５，６７、駆動用のｎ形ＭＯＳトランジス
タ（以下、ｎＭＯＳＴという）６６，６８からなる。入
力端子ＩＮは、インバータ６３の入力及びｎＭＯＳＴ６
８のゲートに接続され、インバータ６３の出力はｐＭＯ
ＳＴ６５のゲートに接続されている。入力端子ＩＮに印
加された電圧がｐＭＯＳＴ６５のゲート及びｎＭＯＳＴ
６８のゲートにそれぞれゲート電圧として印加される。
また、反転入力端子ＮーＩＮは、インバータ６４の入力
及びｎＭＯＳＴ６６のゲートに接続され、インバータ６
４の出力はｐＭＯＳＴ６７のゲートに接続されている。
反転入力端子ＮーＩＮに印加された電圧がｐＭＯＳＴ６
７のゲート及びｎＭＯＳＴ６６のゲートにそれぞれゲー
ト電圧として印加される。
信号伝達回路の上記問題を改善するための他の従来の信
号伝達回路の具体的回路例を示すものである（例えば、
NIKKEI MICRODEVICES ，Ｊuly 、1991、ＰＰ８７−８
８、または、「Circuit techniques For a wide word
I/O Path６４Meg DRAM、K. Komatsuzaki、et. al. ＶＬ
ＳＩ symposium 1991 、ｐｐ１３３−１３４）。図１６
の信号伝達回路では、ドライバ回路６０とレシーバ回路
路６１は、プリチャージ回路６２を介して接続されてい
る。ドライバ回路６０はＣＭＯＳインバータ６３，６
４、駆動用のｐ形ＭＯＳトランジスタ（以下、ｐＭＯＳ
Ｔという）６５，６７、駆動用のｎ形ＭＯＳトランジス
タ（以下、ｎＭＯＳＴという）６６，６８からなる。入
力端子ＩＮは、インバータ６３の入力及びｎＭＯＳＴ６
８のゲートに接続され、インバータ６３の出力はｐＭＯ
ＳＴ６５のゲートに接続されている。入力端子ＩＮに印
加された電圧がｐＭＯＳＴ６５のゲート及びｎＭＯＳＴ
６８のゲートにそれぞれゲート電圧として印加される。
また、反転入力端子ＮーＩＮは、インバータ６４の入力
及びｎＭＯＳＴ６６のゲートに接続され、インバータ６
４の出力はｐＭＯＳＴ６７のゲートに接続されている。
反転入力端子ＮーＩＮに印加された電圧がｐＭＯＳＴ６
７のゲート及びｎＭＯＳＴ６６のゲートにそれぞれゲー
ト電圧として印加される。
【０００７】さらに、ｐＭＯＳＴ６５のドレインにｎＭ
ＯＳＴ６６のドレインが接続され、第１のトランジスタ
対が形成されると共に、ｐＭＯＳＴ６７のドレインにｎ
ＭＯＳＴ６８のドレインが接続され、第２のトランジス
タ対が形成される。
ＯＳＴ６６のドレインが接続され、第１のトランジスタ
対が形成されると共に、ｐＭＯＳＴ６７のドレインにｎ
ＭＯＳＴ６８のドレインが接続され、第２のトランジス
タ対が形成される。
【０００８】一方、レシーバ回路６１は、ｎＭＯＳＴ７
１，７２、ｐＭＯＳＴ７３〜７６、ＣＭＯＳインバータ
７７及び７８からなり、ｎＭＯＳＴ７１，７２とｐＭＯ
ＳＴ７３〜７６がクロスカップリングされている。ま
た、ＣＭＯＳインバータ７７の入力側は、ｎＭＯＳＴ７
２のソース及びｐＭＯＳＴ７４のゲートに接続され、Ｃ
ＭＯＳインバータ７８の入力側は、ｎＭＯＳＴ７１のソ
ース及びｐＭＯＳＴ７５のゲートに接続されている。上
記プリチャージ回路６２は、ｎＭＯＳＴ６９，７０から
なり、ｎＭＯＳＴ６９のソースはドライバ回路のｎＭＯ
ＳＴ６５のドレイン及びレシーバ回路６１のｎＭＯＳＴ
７１のドレインと接続し、ｎＭＯＳＴ７０のソースはｐ
ＭＯＳＴ６７のドレイン及びｎＭＯＳＴ７２のドレイン
と接続してある。また、ｎＭＯＳＴ６９のゲートはｎＭ
ＯＳＴ７０のゲート及びイコライザ端子ＥＱと接続し、
ｎＭＯＳＴ６９のドレインはｎＭＯＳＴ７０のドレイン
及びＶDD／２端子と接続してある。そして、本信号伝達
回路はＬＳＩチップ内でアドレス回路等の数cm程度と配
線距離の長い信号回路に用いられ、ＶDD／２プリチャー
ジの作動で上記ドライバ回路６０からプリチャージ回路
６２を経てレシーバ回路６１に信号を送り出し、レシー
バ回路６１のｎＭＯＳＴ７１，７２で、その回路しきい
値電圧Ｖthの差信号を求め、その差信号をＣＭＯＳイン
バータ７７，７８でＣＭＯＳ電圧レベルに変換してい
る。これにより、信号伝達遅延を改善し、しかも消費電
力を少なくしている。
１，７２、ｐＭＯＳＴ７３〜７６、ＣＭＯＳインバータ
７７及び７８からなり、ｎＭＯＳＴ７１，７２とｐＭＯ
ＳＴ７３〜７６がクロスカップリングされている。ま
た、ＣＭＯＳインバータ７７の入力側は、ｎＭＯＳＴ７
２のソース及びｐＭＯＳＴ７４のゲートに接続され、Ｃ
ＭＯＳインバータ７８の入力側は、ｎＭＯＳＴ７１のソ
ース及びｐＭＯＳＴ７５のゲートに接続されている。上
記プリチャージ回路６２は、ｎＭＯＳＴ６９，７０から
なり、ｎＭＯＳＴ６９のソースはドライバ回路のｎＭＯ
ＳＴ６５のドレイン及びレシーバ回路６１のｎＭＯＳＴ
７１のドレインと接続し、ｎＭＯＳＴ７０のソースはｐ
ＭＯＳＴ６７のドレイン及びｎＭＯＳＴ７２のドレイン
と接続してある。また、ｎＭＯＳＴ６９のゲートはｎＭ
ＯＳＴ７０のゲート及びイコライザ端子ＥＱと接続し、
ｎＭＯＳＴ６９のドレインはｎＭＯＳＴ７０のドレイン
及びＶDD／２端子と接続してある。そして、本信号伝達
回路はＬＳＩチップ内でアドレス回路等の数cm程度と配
線距離の長い信号回路に用いられ、ＶDD／２プリチャー
ジの作動で上記ドライバ回路６０からプリチャージ回路
６２を経てレシーバ回路６１に信号を送り出し、レシー
バ回路６１のｎＭＯＳＴ７１，７２で、その回路しきい
値電圧Ｖthの差信号を求め、その差信号をＣＭＯＳイン
バータ７７，７８でＣＭＯＳ電圧レベルに変換してい
る。これにより、信号伝達遅延を改善し、しかも消費電
力を少なくしている。
【０００９】図１７は、図１６に示す信号伝達回路のド
ライバ回路とレシーバ回路との間に接続される中間増幅
回路を示す回路図である。この中間増幅回路は、差動信
号をＣＭＯＳ信号に変換した後該ＣＭＯＳ信号を再び差
動信号に変換することにより上記差動信号を増幅する回
路であり、入力信号の差動信号をＣＭＯＳ信号に変換す
るレシーバ回路７９と、そのＣＭＯＳ信号を差動信号に
変換するドライバ回路８０からなる。レシーバ回路７９
は、入力端子ＩＮ，反転入力端子Ｎ−ＩＮ、差動信号を
ＣＭＯＳ信号に変換するｎＭＯＳＴ８１，８２、ｐＭＯ
ＳＴ８３〜８６、ＣＭＯＳ信号を増幅するＣＭＯＳイン
バータ８７及び８８より構成される。そのｎＭＯＳＴ８
１とｎＭＯＳＴ８２は、それぞれゲートとドレインとが
クロスして接続されており、ｐＭＯＳＴ８４，８５はそ
れぞれのゲートとソースとがクロスして接続してある。
そして、ＣＭＯＳインバータ８７，８８は、ｐＭＯＳＴ
８４，８５のそれぞれのゲートと接続してある。また、
ドライバ回路８０は、ＣＭＯＳインバータ８９，９０、
ＣＭＯＳ信号を差動信号に変換するｐＭＯＳＴ９１，９
３、ｎＭＯＳＴ９２，９４、出力端子ＯＵＴ及び反転出
力端子Ｎ−ＯＵＴから構成されている。そのＣＭＯＳイ
ンバータ８９，９０の出力側はｐＭＯＳＴ９１，９３の
ゲートに接続してあり、ＣＭＯＳインバータ８９，９０
の入力側はｎＭＯＳＴ９４のゲート及びｎＭＯＳＴ９２
のゲートに接続してある。
ライバ回路とレシーバ回路との間に接続される中間増幅
回路を示す回路図である。この中間増幅回路は、差動信
号をＣＭＯＳ信号に変換した後該ＣＭＯＳ信号を再び差
動信号に変換することにより上記差動信号を増幅する回
路であり、入力信号の差動信号をＣＭＯＳ信号に変換す
るレシーバ回路７９と、そのＣＭＯＳ信号を差動信号に
変換するドライバ回路８０からなる。レシーバ回路７９
は、入力端子ＩＮ，反転入力端子Ｎ−ＩＮ、差動信号を
ＣＭＯＳ信号に変換するｎＭＯＳＴ８１，８２、ｐＭＯ
ＳＴ８３〜８６、ＣＭＯＳ信号を増幅するＣＭＯＳイン
バータ８７及び８８より構成される。そのｎＭＯＳＴ８
１とｎＭＯＳＴ８２は、それぞれゲートとドレインとが
クロスして接続されており、ｐＭＯＳＴ８４，８５はそ
れぞれのゲートとソースとがクロスして接続してある。
そして、ＣＭＯＳインバータ８７，８８は、ｐＭＯＳＴ
８４，８５のそれぞれのゲートと接続してある。また、
ドライバ回路８０は、ＣＭＯＳインバータ８９，９０、
ＣＭＯＳ信号を差動信号に変換するｐＭＯＳＴ９１，９
３、ｎＭＯＳＴ９２，９４、出力端子ＯＵＴ及び反転出
力端子Ｎ−ＯＵＴから構成されている。そのＣＭＯＳイ
ンバータ８９，９０の出力側はｐＭＯＳＴ９１，９３の
ゲートに接続してあり、ＣＭＯＳインバータ８９，９０
の入力側はｎＭＯＳＴ９４のゲート及びｎＭＯＳＴ９２
のゲートに接続してある。
【００１０】
【発明が解決しようとする課題】しかしながら、図１０
〜図１３に示す従来のＣＭＯＳインバータ回路を直列に
接続した信号伝達回路では、チップサイズの増大及び配
線の寄生容量と寄生抵抗にともない、伝送時間の遅延と
消費電力の増大が無視できなくなってきた。上記信号伝
達回路に代わる回路としては図１６のような信号伝達回
路があり、本信号伝達回路はＣＭＯＳインバータ回路の
信号伝達回路に比べて速度で約１０％、消費電力で３０
〜４０％ほど特性が向上している。ところが、図１６の
信号伝達回路においては、例えば、ＬＳＩチップ内の信
号伝送距離が２０ｍｍ程度以上もの長距離に達っすると
きには、図１０〜図１３に示す信号伝達回路のように中
間増幅器を簡単に複数個、直列に接続することができな
いという不具合があった。
〜図１３に示す従来のＣＭＯＳインバータ回路を直列に
接続した信号伝達回路では、チップサイズの増大及び配
線の寄生容量と寄生抵抗にともない、伝送時間の遅延と
消費電力の増大が無視できなくなってきた。上記信号伝
達回路に代わる回路としては図１６のような信号伝達回
路があり、本信号伝達回路はＣＭＯＳインバータ回路の
信号伝達回路に比べて速度で約１０％、消費電力で３０
〜４０％ほど特性が向上している。ところが、図１６の
信号伝達回路においては、例えば、ＬＳＩチップ内の信
号伝送距離が２０ｍｍ程度以上もの長距離に達っすると
きには、図１０〜図１３に示す信号伝達回路のように中
間増幅器を簡単に複数個、直列に接続することができな
いという不具合があった。
【００１１】また、図１７のようにドライバ回路とレシ
ーバ回路を組み合わせた中間増幅回路では、入力側で差
動信号をＣＭＯＳ信号に変換するだけでなく、出力側で
ＣＭＯＳ信号を差動信号に変換しなければならないため
に、速度特性が従来のＣＭＯＳインバータ回路を接続し
た信号伝達回路（図１１〜図１３）よりも低下する不具
合があった。
ーバ回路を組み合わせた中間増幅回路では、入力側で差
動信号をＣＭＯＳ信号に変換するだけでなく、出力側で
ＣＭＯＳ信号を差動信号に変換しなければならないため
に、速度特性が従来のＣＭＯＳインバータ回路を接続し
た信号伝達回路（図１１〜図１３）よりも低下する不具
合があった。
【００１２】そこで、本発明の信号伝達回路は、信号伝
達距離を長くすることができ、高速かつ低電力で信号を
伝達することができることをを目的とするものである。
また、本発明の目的は、入出力を共有する端子を備えた
中間増幅器の正帰還により信号を増幅しながら伝達でき
る信号伝達回路を提供することを目的とするものであ
る。
達距離を長くすることができ、高速かつ低電力で信号を
伝達することができることをを目的とするものである。
また、本発明の目的は、入出力を共有する端子を備えた
中間増幅器の正帰還により信号を増幅しながら伝達でき
る信号伝達回路を提供することを目的とするものであ
る。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の信号伝達回路は、論理信号を差動信号に変
換して一対の信号線に出力するドライバ回路と、上記一
対の信号線を所定の電圧に平坦化するイコライザ回路
と、上記一対の信号線に現われる差動信号を論理信号に
変換して出力するレシーバ回路と、上記一対の信号線に
接続され、上記一対の信号線に現われる差動信号を正帰
還動作により増幅する中間増幅回路と、を有し、上記中
間増幅回路が、一方の信号線に接続される第１の入出力
端子と、他方の信号線に接続される第２の入出力端子
と、上記第１の入出力端子に接続されており、上記一方
の信号線を駆動する第１および第２の駆動用トランジス
タと、上記第２の入出力端子に接続されており、上記他
方の信号線を駆動する第３および第４の駆動用トランジ
スタと、上記第１および第３の駆動用トランジスタの制
御端子をそれぞれプリチャージする第１および第２のプ
リチャージ用トランジスタと、上記第２および第４の駆
動用トランジスタの制御端子をそれぞれプリチャージす
る第３および第４のプリチャージ用トランジスタと、上
記一方の信号線の電圧および上記他方の信号線の電圧に
応じて上記第１および第２の駆動用トランジスタをそれ
ぞれ制御する第１および第２の制御用トランジスタと、
上記一方の信号線の電圧および上記他方の信号線の電圧
に応じて上記第３および第４の駆動用トランジスタをそ
れぞれ制御する第３および第４の制御用トランジスタと
で構成される。
に、本発明の信号伝達回路は、論理信号を差動信号に変
換して一対の信号線に出力するドライバ回路と、上記一
対の信号線を所定の電圧に平坦化するイコライザ回路
と、上記一対の信号線に現われる差動信号を論理信号に
変換して出力するレシーバ回路と、上記一対の信号線に
接続され、上記一対の信号線に現われる差動信号を正帰
還動作により増幅する中間増幅回路と、を有し、上記中
間増幅回路が、一方の信号線に接続される第１の入出力
端子と、他方の信号線に接続される第２の入出力端子
と、上記第１の入出力端子に接続されており、上記一方
の信号線を駆動する第１および第２の駆動用トランジス
タと、上記第２の入出力端子に接続されており、上記他
方の信号線を駆動する第３および第４の駆動用トランジ
スタと、上記第１および第３の駆動用トランジスタの制
御端子をそれぞれプリチャージする第１および第２のプ
リチャージ用トランジスタと、上記第２および第４の駆
動用トランジスタの制御端子をそれぞれプリチャージす
る第３および第４のプリチャージ用トランジスタと、上
記一方の信号線の電圧および上記他方の信号線の電圧に
応じて上記第１および第２の駆動用トランジスタをそれ
ぞれ制御する第１および第２の制御用トランジスタと、
上記一方の信号線の電圧および上記他方の信号線の電圧
に応じて上記第３および第４の駆動用トランジスタをそ
れぞれ制御する第３および第４の制御用トランジスタと
で構成される。
【００１４】
【作用】本発明の信号伝達回路は、ドライバ回路と、レ
シーバ回路と、イコライザ回路と、中間増幅回路とで構
成され、信号伝達前に前記イコライザ回路が前記ドライ
バ回路と前記レシーバ回路との間の配線（一対の信号
線）の電位を平坦化し、前記ドライバ回路は入力するレ
ベル信号（論理信号）を差動信号に変換し、前記中間増
幅回路は前記ドライバ回路から出力された差動信号を正
帰還により増幅して前記レシーバ回路に伝達し、前記レ
シーバ回路は入力する差動信号をレベル信号に変換す
る。
シーバ回路と、イコライザ回路と、中間増幅回路とで構
成され、信号伝達前に前記イコライザ回路が前記ドライ
バ回路と前記レシーバ回路との間の配線（一対の信号
線）の電位を平坦化し、前記ドライバ回路は入力するレ
ベル信号（論理信号）を差動信号に変換し、前記中間増
幅回路は前記ドライバ回路から出力された差動信号を正
帰還により増幅して前記レシーバ回路に伝達し、前記レ
シーバ回路は入力する差動信号をレベル信号に変換す
る。
【００１５】
【実施例】本発明の実施例を図に基づいて説明する。図
１は本発明の一実施例の信号伝達回路を示す回路図、図
２は本発明の一実施例の信号伝達回路の要部である中間
増幅回路を示す回路図、図３は本発明の一実施例の中間
増幅回路の各接点における信号波形を示す図、図４〜図
７は信号伝達回路の接続形態を示す回路図である。これ
らの図において、Ａは信号伝達距離が非常に長い場合、
例えば配線長が２cm以上において適用する信号伝達回路
で、この信号伝達回路Ａはそれぞれ同じ回路構成の複数
の中間増幅回路１，１Ａ，１Ｂ、ドライバ回路２、イコ
ライザ回路３及びレシーバ回路４から構成される。
１は本発明の一実施例の信号伝達回路を示す回路図、図
２は本発明の一実施例の信号伝達回路の要部である中間
増幅回路を示す回路図、図３は本発明の一実施例の中間
増幅回路の各接点における信号波形を示す図、図４〜図
７は信号伝達回路の接続形態を示す回路図である。これ
らの図において、Ａは信号伝達距離が非常に長い場合、
例えば配線長が２cm以上において適用する信号伝達回路
で、この信号伝達回路Ａはそれぞれ同じ回路構成の複数
の中間増幅回路１，１Ａ，１Ｂ、ドライバ回路２、イコ
ライザ回路３及びレシーバ回路４から構成される。
【００１６】この中間増幅回路１では、図１に示すよう
にイコライザ回路３の接続端３ａとレシーバ回路４の入
力端子４ａを接続する正ラインＬＩＮＥをＩ０１接続点
で入出力兼用端子１ａと接続すると共に、イコライザ回
路３の出力端子３ｂとレシーバ回路４の入力端子４ｂを
接続する反転ラインＮ−ＬＩＮＥ（ここでＮ−は負側を
示すものである。）をＩ０２接続点で入出力兼用端子１
ｂと接続してある。この中間増幅回路１は複数個、例え
ば図１ではイコライザ回路３とレシーバ回路４との間に
３個（１，１Ａ，１Ｂ）接続してある。
にイコライザ回路３の接続端３ａとレシーバ回路４の入
力端子４ａを接続する正ラインＬＩＮＥをＩ０１接続点
で入出力兼用端子１ａと接続すると共に、イコライザ回
路３の出力端子３ｂとレシーバ回路４の入力端子４ｂを
接続する反転ラインＮ−ＬＩＮＥ（ここでＮ−は負側を
示すものである。）をＩ０２接続点で入出力兼用端子１
ｂと接続してある。この中間増幅回路１は複数個、例え
ば図１ではイコライザ回路３とレシーバ回路４との間に
３個（１，１Ａ，１Ｂ）接続してある。
【００１７】図２は第１の中間増幅回路１の具体的構成
を示す回路図である。この図２の中間増幅回路１は、入
出力兼用端子１ａ，１ｂ、駆動用のｐＭＯＳＴ５，７と
ｎＭＯＳＴ６，８、プリチャージ用のｐＭＯＳＴ９〜１
２とｎＭＯＳＴ１３〜１６及びスイッチング用のｎＭＯ
ＳＴ１７，１８とｐＭＯＳＴ１９，２０とから構成され
ている。
を示す回路図である。この図２の中間増幅回路１は、入
出力兼用端子１ａ，１ｂ、駆動用のｐＭＯＳＴ５，７と
ｎＭＯＳＴ６，８、プリチャージ用のｐＭＯＳＴ９〜１
２とｎＭＯＳＴ１３〜１６及びスイッチング用のｎＭＯ
ＳＴ１７，１８とｐＭＯＳＴ１９，２０とから構成され
ている。
【００１８】入出力兼用端子１ａに接続されるのは、ｐ
ＭＯＳＴ５のドレイン、ｎＭＯＳＴ６のドレイン、ｎＭ
ＯＳＴ１８のソース及びｐＭＯＳＴ２０のソースであ
る。ｐＭＯＳＴ５のゲートには、ｐＭＯＳＴ９，１０の
ドレイン、ｐＭＯＳＴ１１のゲート及びｎＭＯＳＴ１７
のドレインが接続してある。またｎＭＯＳＴ６のゲート
には、ｐＭＯＳＴ１９のドレイン、ｎＭＯＳＴ１５のゲ
ート、ｎＭＯＳＴ１３，１４のドレインが接続してあ
る。
ＭＯＳＴ５のドレイン、ｎＭＯＳＴ６のドレイン、ｎＭ
ＯＳＴ１８のソース及びｐＭＯＳＴ２０のソースであ
る。ｐＭＯＳＴ５のゲートには、ｐＭＯＳＴ９，１０の
ドレイン、ｐＭＯＳＴ１１のゲート及びｎＭＯＳＴ１７
のドレインが接続してある。またｎＭＯＳＴ６のゲート
には、ｐＭＯＳＴ１９のドレイン、ｎＭＯＳＴ１５のゲ
ート、ｎＭＯＳＴ１３，１４のドレインが接続してあ
る。
【００１９】さらに、上記ｐＭＯＳＴ７のゲートには、
ｐＭＯＳＴ１１，１２のドレイン、ｐＭＯＳＴ１０のゲ
ート及びｎＭＯＳＴ１８のドレインが接続してあり、ｎ
ＭＯＳＴ８のゲートには、ｐＭＯＳＴ２０のドレイン、
ｎＭＯＳＴ１４のゲート、ｎＭＯＳＴ１５，１６のドレ
インが接続してある。また入出力兼用端子１ｂに接続さ
れるのは、ｐＭＯＳＴ７のドレイン及びｎＭＯＳＴ８の
ドレインである。
ｐＭＯＳＴ１１，１２のドレイン、ｐＭＯＳＴ１０のゲ
ート及びｎＭＯＳＴ１８のドレインが接続してあり、ｎ
ＭＯＳＴ８のゲートには、ｐＭＯＳＴ２０のドレイン、
ｎＭＯＳＴ１４のゲート、ｎＭＯＳＴ１５，１６のドレ
インが接続してある。また入出力兼用端子１ｂに接続さ
れるのは、ｐＭＯＳＴ７のドレイン及びｎＭＯＳＴ８の
ドレインである。
【００２０】この中間増幅回路１で初期プリチャージ状
態にあるときには、ｐＭＯＳＴ５，７、ｎＭＯＳＴ６及
び８はすべてオフ（非導通状態）にある。このときに
は、Ｉ０１接続点とＩ０２接続点の電圧は中間電圧であ
るＶDD／２になりｐＭＯＳＴ１０のゲート接続点Ｎ１，
ｐＭＯＳＴ１１のゲート接続点Ｎ２はハイレベル（以下
「Ｈレベル」という。）になり、ｎＭＯＳＴ１５のゲー
ト接続点Ｎ３，ｎＭＯＳＴ１４のゲート接続点Ｎ４はロ
ーレベル（以下「Ｌレベル」という。）になる。これは
初期プリチャージ状態においては、ＰＣ端子がＨレベ
ル、Ｎ−ＰＣ端子がＬレベルにあるからである。
態にあるときには、ｐＭＯＳＴ５，７、ｎＭＯＳＴ６及
び８はすべてオフ（非導通状態）にある。このときに
は、Ｉ０１接続点とＩ０２接続点の電圧は中間電圧であ
るＶDD／２になりｐＭＯＳＴ１０のゲート接続点Ｎ１，
ｐＭＯＳＴ１１のゲート接続点Ｎ２はハイレベル（以下
「Ｈレベル」という。）になり、ｎＭＯＳＴ１５のゲー
ト接続点Ｎ３，ｎＭＯＳＴ１４のゲート接続点Ｎ４はロ
ーレベル（以下「Ｌレベル」という。）になる。これは
初期プリチャージ状態においては、ＰＣ端子がＨレベ
ル、Ｎ−ＰＣ端子がＬレベルにあるからである。
【００２１】また、この中間増幅回路１がドライブ状態
になると、Ｉ０１接続点とＩ０２接続点の電圧レベルは
電源電圧ＶDDの中間電圧であるＶDD／２からそれぞれＨ
レベルとＬレベルに分かれ始める。このときの特性は図
３のＤ点である。ここで、交差接続されたトランジスタ
対のｎＭＯＳＴ１７とｐＭＯＳＴ１９及びｎＭＯＳＴ１
８とｐＭＯＳＴ２０の実効しきい値はそれぞれのトラン
ジスタのしきい値電圧ＶT ひとつ分である。そのため、
Ｉ０１接続点がＨレベル、Ｉ０２接続点がＬレベルに分
かれたとすると、Ｉ０１接続点とＩ０２接続点がトラン
ジスタのしきい値電圧１個分１ＶT分かれたところで、
Ｎ２接続点はＨレベルからＬレベルに、Ｎ４接続点はＬ
レベルからＨレベルに変化し始める。
になると、Ｉ０１接続点とＩ０２接続点の電圧レベルは
電源電圧ＶDDの中間電圧であるＶDD／２からそれぞれＨ
レベルとＬレベルに分かれ始める。このときの特性は図
３のＤ点である。ここで、交差接続されたトランジスタ
対のｎＭＯＳＴ１７とｐＭＯＳＴ１９及びｎＭＯＳＴ１
８とｐＭＯＳＴ２０の実効しきい値はそれぞれのトラン
ジスタのしきい値電圧ＶT ひとつ分である。そのため、
Ｉ０１接続点がＨレベル、Ｉ０２接続点がＬレベルに分
かれたとすると、Ｉ０１接続点とＩ０２接続点がトラン
ジスタのしきい値電圧１個分１ＶT分かれたところで、
Ｎ２接続点はＨレベルからＬレベルに、Ｎ４接続点はＬ
レベルからＨレベルに変化し始める。
【００２２】このときには、ｐＭＯＳＴ５とｎＭＯＳＴ
８がそれぞれオン（導通状態）になる。そして、Ｈレベ
ルになりかけたＩ０１接続点をさらに強くＨレベルにド
ライブし、またＬレベルになりかけたＩ０２接続点をさ
らに強くＬレベルにドライブすることで、Ｉ０１接続点
とＩ０２接続点に正帰還がかかるので、中間増幅回路１
として動作することができるようになる。
８がそれぞれオン（導通状態）になる。そして、Ｈレベ
ルになりかけたＩ０１接続点をさらに強くＨレベルにド
ライブし、またＬレベルになりかけたＩ０２接続点をさ
らに強くＬレベルにドライブすることで、Ｉ０１接続点
とＩ０２接続点に正帰還がかかるので、中間増幅回路１
として動作することができるようになる。
【００２３】すなわち、この中間増幅回路１では、信号
伝達領域における信号波形が図３の特性図に示すよう
に、中間電圧レベルで二つに分かれ（図３のＤ点）、一
方（図３のＤ１点）が急峻に立ち上がり、他方（図３の
Ｄ２点）が急峻に立ち下がるようにトランジスタの不飽
和領域で高速に動作する。その結果、従来の中間増幅回
路を接続していない信号伝達回路の同特性（図３の曲線
Ｃ１，Ｃ２）と比較して８〜１０ｎｓ程度信号の立ち上
がり（立ち下がり）を速くしながら増幅することができ
る。従って、入出力を共有する端子を備えた中間増幅回
路の正帰還により信号を増幅し、高速かつ低電力で信号
を伝達することが可能になる。
伝達領域における信号波形が図３の特性図に示すよう
に、中間電圧レベルで二つに分かれ（図３のＤ点）、一
方（図３のＤ１点）が急峻に立ち上がり、他方（図３の
Ｄ２点）が急峻に立ち下がるようにトランジスタの不飽
和領域で高速に動作する。その結果、従来の中間増幅回
路を接続していない信号伝達回路の同特性（図３の曲線
Ｃ１，Ｃ２）と比較して８〜１０ｎｓ程度信号の立ち上
がり（立ち下がり）を速くしながら増幅することができ
る。従って、入出力を共有する端子を備えた中間増幅回
路の正帰還により信号を増幅し、高速かつ低電力で信号
を伝達することが可能になる。
【００２４】次に、上記ドライバ回路２、イコライザ回
路３及びレシーバ回路４の構成について図１に基づいて
説明する。ドライバ回路２は、入力端子ＩＮ、イネーブ
ル信号が印加されるＥＮ端子、ＮＡＮＤゲート２２，２
３、ＣＭＯＳインバータ２１，２４，２５、ｐＭＯＳＴ
２６，２８、ｎＭＯＳＴ２７及び２９から構成される。
その入力端子ＩＮは、ＣＭＯＳインバータ２１を経てＮ
ＡＮＤゲート２２の一方の入力端子と接続すると共に、
ＮＡＮＤゲート２３の一方の入力端子と接続してある。
また、ＥＮ端子は、ＮＡＮＤゲート２２，２３の他方の
入力端子と接続してある。このドライバ回路２では、初
期プリチャージ状態でＥＮ端子はＬレベルであり、ＮＡ
ＮＤゲート２２，２３の出力側のＮ１接続点、Ｎ２接続
点はＨレベルになる。
路３及びレシーバ回路４の構成について図１に基づいて
説明する。ドライバ回路２は、入力端子ＩＮ、イネーブ
ル信号が印加されるＥＮ端子、ＮＡＮＤゲート２２，２
３、ＣＭＯＳインバータ２１，２４，２５、ｐＭＯＳＴ
２６，２８、ｎＭＯＳＴ２７及び２９から構成される。
その入力端子ＩＮは、ＣＭＯＳインバータ２１を経てＮ
ＡＮＤゲート２２の一方の入力端子と接続すると共に、
ＮＡＮＤゲート２３の一方の入力端子と接続してある。
また、ＥＮ端子は、ＮＡＮＤゲート２２，２３の他方の
入力端子と接続してある。このドライバ回路２では、初
期プリチャージ状態でＥＮ端子はＬレベルであり、ＮＡ
ＮＤゲート２２，２３の出力側のＮ１接続点、Ｎ２接続
点はＨレベルになる。
【００２５】一方、イコライザ回路３は、バランス信号
が印加されるＢＬＲ端子、プリチャージ（以下、ＰＣ）
端子及びｎＭＯＳＴ３０〜３２から構成される。そのＢ
ＬＲ端子は、ｎＭＯＳＴ３０のドレイン及びｎＭＯＳＴ
３１のドレインに接続されていて、初期プリチャージ状
態でＢＬＲ端子はＶdd／２の電圧になる。また、ＰＣ端
子はｎＭＯＳＴ３０、ｎＭＯＳＴ３１及びｎＭＯＳＴ３
２のそれぞれのゲートに接続され、初期プリチャージ状
態でＰＣ端子はＨレベル、ドライブ状態でＰＣ端子はＬ
レベルである。
が印加されるＢＬＲ端子、プリチャージ（以下、ＰＣ）
端子及びｎＭＯＳＴ３０〜３２から構成される。そのＢ
ＬＲ端子は、ｎＭＯＳＴ３０のドレイン及びｎＭＯＳＴ
３１のドレインに接続されていて、初期プリチャージ状
態でＢＬＲ端子はＶdd／２の電圧になる。また、ＰＣ端
子はｎＭＯＳＴ３０、ｎＭＯＳＴ３１及びｎＭＯＳＴ３
２のそれぞれのゲートに接続され、初期プリチャージ状
態でＰＣ端子はＨレベル、ドライブ状態でＰＣ端子はＬ
レベルである。
【００２６】そして、前記ドライバ回路２のｐＭＯＳＴ
２６のドレインにはイコライザ回路３のｎＭＯＳＴ３
０，３２のソースが接続され、ドライバ回路２のｐＭＯ
ＳＴ２８のドレインにはイコライザ回路３のｎＭＯＳＴ
３１のソース及びｎＭＯＳＴ３２のドレインが接続され
ている。このイコライザ回路３により２つのドライバ回
路出力は平坦化される。
２６のドレインにはイコライザ回路３のｎＭＯＳＴ３
０，３２のソースが接続され、ドライバ回路２のｐＭＯ
ＳＴ２８のドレインにはイコライザ回路３のｎＭＯＳＴ
３１のソース及びｎＭＯＳＴ３２のドレインが接続され
ている。このイコライザ回路３により２つのドライバ回
路出力は平坦化される。
【００２７】一方、レシーバ回路４は、出力端子ＯＵ
Ｔ、反転出力端子ＮーＯＵＴ、プリチャージ信号が印加
されるＰＣ端子、反転ＰＣ端子ＮーＰＣ、ｎＭＯＳＴ３
３〜３５、ＣＭＯＳインバータ３６，３７、ｐＭＯＳＴ
３８〜４０及びｐＭＯＳＴ４１から構成されるものであ
る。このレシーバ回路４では、正ラインの接続点Ｉ０１
を端子４ａと接続し、反転ラインの接続点Ｉ０２を端子
４ｂと接続してある。このレシーバ回路４の端子４ａに
は、ｎＭＯＳＴ３３のソース、ｎＭＯＳＴ３４のドレイ
ン及びｎＭＯＳＴ３５のゲートが接続してある。
Ｔ、反転出力端子ＮーＯＵＴ、プリチャージ信号が印加
されるＰＣ端子、反転ＰＣ端子ＮーＰＣ、ｎＭＯＳＴ３
３〜３５、ＣＭＯＳインバータ３６，３７、ｐＭＯＳＴ
３８〜４０及びｐＭＯＳＴ４１から構成されるものであ
る。このレシーバ回路４では、正ラインの接続点Ｉ０１
を端子４ａと接続し、反転ラインの接続点Ｉ０２を端子
４ｂと接続してある。このレシーバ回路４の端子４ａに
は、ｎＭＯＳＴ３３のソース、ｎＭＯＳＴ３４のドレイ
ン及びｎＭＯＳＴ３５のゲートが接続してある。
【００２８】また、レシーバ回路４の端子４ｂには、ｎ
ＭＯＳＴ３３のドレイン、ｎＭＯＳＴ３４のゲート及び
ｎＭＯＳＴ３５のドレインが接続してある。そして、ｎ
ＭＯＳＴ３４のソースにはＣＭＯＳインバータ３６、ｐ
ＭＯＳＴ３８，３９のドレイン及びｐＭＯＳＴ４０のゲ
ートが接続され、ｎＭＯＳＴ３５のソースには、ＣＭＯ
Ｓインバータ３７、ｐＭＯＳＴ３９のゲート及びｐＭＯ
ＳＴ４０，４１のドレインが接続してある。そのＣＭＯ
Ｓインバータ３６の出力側は、反転出力端子ＮーＯＵＴ
に接続され、ＣＭＯＳインバータ３７の出力側は、出力
端子ＯＵＴに接続してある。また、ＰＣ端子はｎＭＯＳ
Ｔ３３のゲートに接続してあり、反転ＰＣ端子ＮーＰＣ
は、ｐＭＯＳＴ３８，４１のゲートに接続してある。こ
のレシーバ回路４では、初期プリチャージ状態におい
て、ＰＣ端子がＨレベル、反転ＰＣ端子ＮーＰＣがＬレ
ベルであり、Ｎ３接続点及びＮ４接続点がＨレベルにな
り、出力端子ＯＵＴ及びＮーＯＵＴがＬレベルになる。
ＭＯＳＴ３３のドレイン、ｎＭＯＳＴ３４のゲート及び
ｎＭＯＳＴ３５のドレインが接続してある。そして、ｎ
ＭＯＳＴ３４のソースにはＣＭＯＳインバータ３６、ｐ
ＭＯＳＴ３８，３９のドレイン及びｐＭＯＳＴ４０のゲ
ートが接続され、ｎＭＯＳＴ３５のソースには、ＣＭＯ
Ｓインバータ３７、ｐＭＯＳＴ３９のゲート及びｐＭＯ
ＳＴ４０，４１のドレインが接続してある。そのＣＭＯ
Ｓインバータ３６の出力側は、反転出力端子ＮーＯＵＴ
に接続され、ＣＭＯＳインバータ３７の出力側は、出力
端子ＯＵＴに接続してある。また、ＰＣ端子はｎＭＯＳ
Ｔ３３のゲートに接続してあり、反転ＰＣ端子ＮーＰＣ
は、ｐＭＯＳＴ３８，４１のゲートに接続してある。こ
のレシーバ回路４では、初期プリチャージ状態におい
て、ＰＣ端子がＨレベル、反転ＰＣ端子ＮーＰＣがＬレ
ベルであり、Ｎ３接続点及びＮ４接続点がＨレベルにな
り、出力端子ＯＵＴ及びＮーＯＵＴがＬレベルになる。
【００２９】そして、ドライブ状態では、ＰＣ端子がＨ
レベルからＬレベルになり、反転ＰＣ端子ＮーＰＣがＬ
レベルからＨレベルになり信号伝達回路Ａのプリチャー
ジ回路状態を解除する。その結果として、Ｉ０１接続
点，Ｉ０２接続点、Ｎ３接続点及びＮ４接続点はフロー
テイング状態におかれる。
レベルからＬレベルになり、反転ＰＣ端子ＮーＰＣがＬ
レベルからＨレベルになり信号伝達回路Ａのプリチャー
ジ回路状態を解除する。その結果として、Ｉ０１接続
点，Ｉ０２接続点、Ｎ３接続点及びＮ４接続点はフロー
テイング状態におかれる。
【００３０】ここで、ＥＮ端子がＬレベルからＨレベル
になり、入力端子ＩＮがＨレベルになると、Ｎ１接続点
はＬレベルになり、Ｎ２接続点はＨレベルのままの状態
を維持するので、ＬＩＮＥのＩ０１接続点が中間電圧Ｖ
dd／２よりＨレベルに、反転ＬＩＮＥのＩ０２接続点は
中間電圧Ｖdd／２からＬレベルにドライブされてレシー
バ回路４に信号が伝達される。その結果、上記レシーバ
回路４では、Ｎ４接続点がＬレベル、出力端子ＯＵＴが
Ｈレベルになり、信号伝達が完了する。
になり、入力端子ＩＮがＨレベルになると、Ｎ１接続点
はＬレベルになり、Ｎ２接続点はＨレベルのままの状態
を維持するので、ＬＩＮＥのＩ０１接続点が中間電圧Ｖ
dd／２よりＨレベルに、反転ＬＩＮＥのＩ０２接続点は
中間電圧Ｖdd／２からＬレベルにドライブされてレシー
バ回路４に信号が伝達される。その結果、上記レシーバ
回路４では、Ｎ４接続点がＬレベル、出力端子ＯＵＴが
Ｈレベルになり、信号伝達が完了する。
【００３１】図４〜図７は本発明の信号伝達回路の接続
形態の回路構成を示す図である。図４の回路構成は、入
力端子ＩＮに接続したドライバ回路２と出力端子ＯＵＴ
に接続したレシーバ回路４との間の正ラインＬＩＮＥの
Ｉ０１接続点，反転ラインＮ−ＬＩＮＥのＩ０２接続点
の間に中間増幅回路１を接続しない場合を示すもので、
本実施例とは関係がないが、説明の都合上記載したもの
である。図５の回路構成は、ドライバ回路２とレシーバ
回路４との間の正ラインのＩ０１接続点と反転ラインの
１０２接続点との間に上記中間増幅回路１を１段接続し
た場合を示すものである。図６の回路構成は、ドライバ
回路２とレシーバ回路４との間の正ラインのＩ０１接続
点，反転ラインのＩ０２接続点間に中間増幅回路１を２
段接続し、信号伝達の遅延を改善させた場合を示すもの
である。図７はドライバ回路２とレシーバ回路４との間
の正ラインのＩ０１接続点，反転ラインのＩ１０２接続
点間に中間増幅回路１を３段接続し、信号伝達の遅延を
さらに改善させた場合を示すものである。
形態の回路構成を示す図である。図４の回路構成は、入
力端子ＩＮに接続したドライバ回路２と出力端子ＯＵＴ
に接続したレシーバ回路４との間の正ラインＬＩＮＥの
Ｉ０１接続点，反転ラインＮ−ＬＩＮＥのＩ０２接続点
の間に中間増幅回路１を接続しない場合を示すもので、
本実施例とは関係がないが、説明の都合上記載したもの
である。図５の回路構成は、ドライバ回路２とレシーバ
回路４との間の正ラインのＩ０１接続点と反転ラインの
１０２接続点との間に上記中間増幅回路１を１段接続し
た場合を示すものである。図６の回路構成は、ドライバ
回路２とレシーバ回路４との間の正ラインのＩ０１接続
点，反転ラインのＩ０２接続点間に中間増幅回路１を２
段接続し、信号伝達の遅延を改善させた場合を示すもの
である。図７はドライバ回路２とレシーバ回路４との間
の正ラインのＩ０１接続点，反転ラインのＩ１０２接続
点間に中間増幅回路１を３段接続し、信号伝達の遅延を
さらに改善させた場合を示すものである。
【００３２】図８は図４〜図７のシュミレーシヨン回路
構成における配線距離と信号伝達回路の消費電力との関
係を示す図である。図８の縦軸は消費電力（ｍＷ）を示
すもので、横軸は配線距離（ｘ１０００μｍ）を示すも
のである。この図８において、曲線０Ｎが中間増幅回路
が設けられていない図４の回路構成における配線距離と
信号伝達回路の消費電力との関係を示すものである。曲
線２Ｎが中間増幅回路が１段設けられている図５の回路
構成における配線距離と信号伝達回路の消費電力との関
係を示すものである。曲線３Ｎが中間増幅回路が２段設
けられている図６の回路構成における配線距離と信号伝
達回路の消費電力との関係を示すものである。曲線４Ｎ
が中間増幅回路が３段設けられている図７の回路構成に
おける配線距離と信号伝達回路の消費電力との関係を示
すものである。
構成における配線距離と信号伝達回路の消費電力との関
係を示す図である。図８の縦軸は消費電力（ｍＷ）を示
すもので、横軸は配線距離（ｘ１０００μｍ）を示すも
のである。この図８において、曲線０Ｎが中間増幅回路
が設けられていない図４の回路構成における配線距離と
信号伝達回路の消費電力との関係を示すものである。曲
線２Ｎが中間増幅回路が１段設けられている図５の回路
構成における配線距離と信号伝達回路の消費電力との関
係を示すものである。曲線３Ｎが中間増幅回路が２段設
けられている図６の回路構成における配線距離と信号伝
達回路の消費電力との関係を示すものである。曲線４Ｎ
が中間増幅回路が３段設けられている図７の回路構成に
おける配線距離と信号伝達回路の消費電力との関係を示
すものである。
【００３３】この図８と、図１０〜図１３に示した従来
のＣＭＯＳインバータを直列に接続した信号伝達回路に
おける消費電力（ｍＷ）と配線距離（ｘ１０００μｍ）
との関係を示す図１４を比較してみると、配線距離が２
０（ｘ１０００μｍ）のとき、図８においては中間増幅
回路１を１台接続した曲線２Ｎでほぼ０，７５ｍＷ（従
来の曲線２Ｃで１．１ｍＷ）であり、従来例に比べて約
０．３５ｍＷの消費電力を節約することができる。中間
増幅回路１を２台接続した曲線３Ｎではほぼ０，９ｍＷ
（従来の曲線３Ｃで１．１５ｍＷ）であり、従来例に比
べて約０．２５ｍＷの消費電力を節約することができ
る。また、中間増幅回路１を３台接続した曲線４Ｎでは
ほぼ０，９ｍＷ（従来の曲線４Ｃで１．２ｍＷ）であ
り、従来例に比べて約０．３ｍＷの消費電力を節約する
ことができる。従って、このように本発明を用いるとＣ
ＭＯＳインバータを用いた信号伝達回路と比較して消費
電力を０．２５〜０．３ｍＷ節約することが可能にな
る。
のＣＭＯＳインバータを直列に接続した信号伝達回路に
おける消費電力（ｍＷ）と配線距離（ｘ１０００μｍ）
との関係を示す図１４を比較してみると、配線距離が２
０（ｘ１０００μｍ）のとき、図８においては中間増幅
回路１を１台接続した曲線２Ｎでほぼ０，７５ｍＷ（従
来の曲線２Ｃで１．１ｍＷ）であり、従来例に比べて約
０．３５ｍＷの消費電力を節約することができる。中間
増幅回路１を２台接続した曲線３Ｎではほぼ０，９ｍＷ
（従来の曲線３Ｃで１．１５ｍＷ）であり、従来例に比
べて約０．２５ｍＷの消費電力を節約することができ
る。また、中間増幅回路１を３台接続した曲線４Ｎでは
ほぼ０，９ｍＷ（従来の曲線４Ｃで１．２ｍＷ）であ
り、従来例に比べて約０．３ｍＷの消費電力を節約する
ことができる。従って、このように本発明を用いるとＣ
ＭＯＳインバータを用いた信号伝達回路と比較して消費
電力を０．２５〜０．３ｍＷ節約することが可能にな
る。
【００３４】図９は図４〜図７のシュミレーシヨン回路
構成図における配線距離と遅延との関係を示す図であ
る。図９の縦軸は遅延（ｎｓ）を示すもので、横軸は配
線距離（ｘ１０００μｍ）を示すものである。この図９
において、曲線０Ｎが中間増幅回路１を接続しない図４
の回路構成における配線距離と信号伝達回路の遅延（ｎ
ｓ）との関係を示すものである。曲線２Ｎが、中間増幅
回路１を１段接続した図５の回路構成における配線距離
と信号伝達回路の遅延との関係を示すものである。曲線
３Ｎが、中間増幅回路１を２段接続した図６の回路構成
における配線距離と信号伝達回路の遅延との関係を示す
ものである。曲線４Ｎが、中間増幅回路１を３台接続し
た図７の回路構成における配線距離と信号伝達回路の遅
延との関係を示すものである。
構成図における配線距離と遅延との関係を示す図であ
る。図９の縦軸は遅延（ｎｓ）を示すもので、横軸は配
線距離（ｘ１０００μｍ）を示すものである。この図９
において、曲線０Ｎが中間増幅回路１を接続しない図４
の回路構成における配線距離と信号伝達回路の遅延（ｎ
ｓ）との関係を示すものである。曲線２Ｎが、中間増幅
回路１を１段接続した図５の回路構成における配線距離
と信号伝達回路の遅延との関係を示すものである。曲線
３Ｎが、中間増幅回路１を２段接続した図６の回路構成
における配線距離と信号伝達回路の遅延との関係を示す
ものである。曲線４Ｎが、中間増幅回路１を３台接続し
た図７の回路構成における配線距離と信号伝達回路の遅
延との関係を示すものである。
【００３５】この図９と、図１０〜図１３に示した従来
のＣＭＯＳインバータを直列に接続した信号伝達回路に
おける遅延（ｎｓ）と配線距離（ｘ１０００μｍ）との
関係を示す図１５を比較してみると、配線距離が２０
（ｘ１０００μｍ）のとき、中間増幅回路１を１段接続
した曲線２Ｎでほぼ４．５ｎｓ（従来の曲線２Ｃで５ｎ
ｓ）であり、従来例に比べて約０．５ｎｓ遅延を短くす
ることができる。中間増幅回路１を２段接続した曲線３
Ｎではほぼ４．３ｎｓ（従来の曲線３Ｃで４．８ｎｓ）
であり、従来例に比べて約０．５ｎｓ遅延を短くするこ
とができる。また、中間増幅回路１を３段接続した曲線
４Ｎではほぼ４．３ｎｓ（従来の曲線４Ｃで４．８ｎ
ｓ）であり、従来例に比べて約０．５ｎｓ遅延を短くす
ることができる。従って、このように本発明を用いると
ＣＭＯＳインバータを用いた信号伝達回路と比較して遅
延をほぼ０．５ｎｓ短くすることが可能になる。
のＣＭＯＳインバータを直列に接続した信号伝達回路に
おける遅延（ｎｓ）と配線距離（ｘ１０００μｍ）との
関係を示す図１５を比較してみると、配線距離が２０
（ｘ１０００μｍ）のとき、中間増幅回路１を１段接続
した曲線２Ｎでほぼ４．５ｎｓ（従来の曲線２Ｃで５ｎ
ｓ）であり、従来例に比べて約０．５ｎｓ遅延を短くす
ることができる。中間増幅回路１を２段接続した曲線３
Ｎではほぼ４．３ｎｓ（従来の曲線３Ｃで４．８ｎｓ）
であり、従来例に比べて約０．５ｎｓ遅延を短くするこ
とができる。また、中間増幅回路１を３段接続した曲線
４Ｎではほぼ４．３ｎｓ（従来の曲線４Ｃで４．８ｎ
ｓ）であり、従来例に比べて約０．５ｎｓ遅延を短くす
ることができる。従って、このように本発明を用いると
ＣＭＯＳインバータを用いた信号伝達回路と比較して遅
延をほぼ０．５ｎｓ短くすることが可能になる。
【００３６】上記実施例では、入出力を共有する端子を
備えた中間増幅回路の正帰還により信号を増幅しながら
伝達することにより、高速かつ低電力で信号を伝達する
ことができる各種のＣＭＯＳのＬＳＩを提供することが
可能になる。また、本実施例の中間増幅回路では、ゲー
ト制御用のクロック信号発生回路やゲート制御回路を不
用とすることができるので、回路構成を平易にするこが
できる。
備えた中間増幅回路の正帰還により信号を増幅しながら
伝達することにより、高速かつ低電力で信号を伝達する
ことができる各種のＣＭＯＳのＬＳＩを提供することが
可能になる。また、本実施例の中間増幅回路では、ゲー
ト制御用のクロック信号発生回路やゲート制御回路を不
用とすることができるので、回路構成を平易にするこが
できる。
【００３７】なお、上記実施例では、各種のＣＭＯＳの
ＬＳＩに適用することができることを説明したが、本発
明の趣旨を逸脱しない範囲であればこれらのもの以外の
ものにも適用することができることはいうまでもない。
ＬＳＩに適用することができることを説明したが、本発
明の趣旨を逸脱しない範囲であればこれらのもの以外の
ものにも適用することができることはいうまでもない。
【００３８】
【発明の効果】上記のように本発明によれば、入出力を
共有する端子を備えた中間増幅回路の正帰還により信号
を増幅して伝達でき、高速かつ低電力で信号を伝達する
ことができる。従って、高速かつ低電力で信号を伝達す
ることができる各種のＣＭＯＳのＬＳＩを提供すること
が可能になる。また、本発明の中間増幅回路はゲート制
御用のクロック信号発生回路やゲート制御回路が不用で
あるので、回路構成が平易である、遅延が小さいなどの
優れた作用効果を奏することができる。
共有する端子を備えた中間増幅回路の正帰還により信号
を増幅して伝達でき、高速かつ低電力で信号を伝達する
ことができる。従って、高速かつ低電力で信号を伝達す
ることができる各種のＣＭＯＳのＬＳＩを提供すること
が可能になる。また、本発明の中間増幅回路はゲート制
御用のクロック信号発生回路やゲート制御回路が不用で
あるので、回路構成が平易である、遅延が小さいなどの
優れた作用効果を奏することができる。
【図１】本発明の一実施例の信号伝達回路を示す回路図
である。
である。
【図２】本発明の一実施例の信号伝達回路の要部である
中間増幅回路を示す回路図である。
中間増幅回路を示す回路図である。
【図３】本発明の一実施例の中間増幅回路の各接点にお
ける信号波形を示す図である。
ける信号波形を示す図である。
【図４】本発明の一実施例の信号伝達回路の接続形態を
示す回路図である。
示す回路図である。
【図５】本発明の一実施例の信号伝達回路の接続形態を
示す回路図である。
示す回路図である。
【図６】本発明の一実施例の信号伝達回路の接続形態を
示す回路図である。
示す回路図である。
【図７】本発明の一実施例の信号伝達回路の接続形態を
示す回路図である。
示す回路図である。
【図８】図４〜図７のシュミレーシヨン回路構成図にお
ける配線距離と信号伝達回路の消費電力との関係を示す
図である。
ける配線距離と信号伝達回路の消費電力との関係を示す
図である。
【図９】図４〜図７のシュミレーシヨン回路構成図にお
ける配線距離と信号伝達回路の遅延との関係を示す図で
ある。
ける配線距離と信号伝達回路の遅延との関係を示す図で
ある。
【図１０】従来のＣＭＯＳインバータを用いた信号伝達
回路の例を示す回路図である。
回路の例を示す回路図である。
【図１１】従来のＣＭＯＳインバータを用いた信号伝達
回路の例を示す回路図である。
回路の例を示す回路図である。
【図１２】従来のＣＭＯＳインバータを用いた信号伝達
回路の例を示す回路図である。
回路の例を示す回路図である。
【図１３】従来のＣＭＯＳインバータを用いた信号伝達
回路の例を示す回路図である。
回路の例を示す回路図である。
【図１４】従来のＣＭＯＳインバータを用いた信号伝達
回路において、図１０〜図１３のインバータ接続数に対
応した信号伝達回路の消費電力と配線長の関係を示す図
である。
回路において、図１０〜図１３のインバータ接続数に対
応した信号伝達回路の消費電力と配線長の関係を示す図
である。
【図１５】従来のＣＭＯＳインバータを用いた信号伝達
回路において、図１０〜図１３のインバータ接続数に対
応した信号伝達回路の遅延と配線距離の関係を示す図で
ある。
回路において、図１０〜図１３のインバータ接続数に対
応した信号伝達回路の遅延と配線距離の関係を示す図で
ある。
【図１６】従来の差動信号による信号伝達回路の具体的
回路例を示す図である。
回路例を示す図である。
【図１７】従来の差動信号による信号伝達回路に用いる
中間増幅回路の具体的回路例を示す図である。
中間増幅回路の具体的回路例を示す図である。
１ 中間増幅回路 ２ ドライバ回路 ３ イコライザ回路 ４ レシーバ回路 ５ 駆動用トランジタ ６ 駆動用トランジタ ７ 駆動用トランジタ ８ 駆動用トランジタ ９ プリチャージ用のトランジスタ １０ プリチャージ用のトランジスタ １１ プリチャージ用のトランジスタ １２ プリチャージ用のトランジスタ １３ プリチャージ用のトランジスタ １４ プリチャージ用のトランジスタ １５ プリチャージ用のトランジスタ １６ プリチャージ用のトランジスタ １７ トランジスタ １８ トランジスタ １９ トランジスタ ２０ トランジスタ ２１ ＣＭＯＳインバータ ２２ ＮＡＮＤ回路 ２３ ＮＡＮＤ回路 ２４ ＣＭＯＳインバータ ２５ ＣＭＯＳインバータ ３６ ＣＭＯＳインバータ ３７ ＣＭＯＳインバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 3/02 H03K 5/20 H03F 3/345 H03K 19/0948 H04B 3/04
Claims (1)
- 【請求項１】論理信号を差動信号に変換して一対の信号
線に出力するドライバ回路と、 上記一対の信号線を所定の電圧に平坦化するイコライザ
回路と、 上記一対の信号線に現われる差動信号を論理信号に変換
して出力するレシーバ回路と、 上記一対の信号線に接続され、上記一対の信号線に現わ
れる差動信号を正帰還動作により増幅する中間増幅回路
と、 を有し、 上記中間増幅回路が、一方の信号線に接続される第１の
入出力端子と、他方の信号線に接続される第２の入出力
端子と、上記第１の入出力端子に接続されており、上記
一方の信号線を駆動する第１および第２の駆動用トラン
ジスタと、上記第２の入出力端子に接続されており、上
記他方の信号線を駆動する第３および第４の駆動用トラ
ンジスタと、上記第１および第３の駆動用トランジスタ
の制御端子をそれぞれプリチャージする第１および第２
のプリチャージ用トランジスタと、上記第２および第４
の駆動用トランジスタの制御端子をそれぞれプリチャー
ジする第３および第４のプリチャージ用トランジスタ
と、上記一方の信号線の電圧および上記他方の信号線の
電圧に応じて上記第１および第２の駆動用トランジスタ
をそれぞれ制御する第１および第２の制御用トランジス
タと、上記一方の信号線の電圧および上記他方の信号線
の電圧に応じて上記第３および第４の駆動用トランジス
タをそれぞれ制御する第３および第４の制御用トランジ
スタとで構成される、 信号伝達回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33412191A JP3319610B2 (ja) | 1991-11-22 | 1991-11-22 | 信号伝達回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| KR940008717B1 (ko) * | 1989-03-06 | 1994-09-26 | 마쯔시다덴기산교 가부시기가이샤 | 다이내믹 ram의 판독회로 |
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- 1996-06-05 US US08/658,766 patent/US5828241A/en not_active Expired - Lifetime
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- 1998-04-01 US US09/053,365 patent/US6265907B1/en not_active Expired - Fee Related
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