JP3466773B2 - バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置等の
信号伝達配線に介在されるバッファ回路に関するもので
ある。

【０００２】近年の半導体記憶装置は、記憶容量の大容
量化及び読み出し速度の高速化が益々要請されている。
このような半導体記憶装置では、読み出し速度の高速化
を図るために、読み出しデータを伝送する信号配線にバ
ッファ回路を介在させて、読み出しデータの伝送速度を
向上させるようにしたものがある。そして、読み出し速
度をさらに向上させるために、前記バッファ回路の動作
速度を向上させることが必要となっている。

【０００３】

【従来の技術】信号配線に介在される中継バッファ回路
の一例を図９に示す。このバッファ回路は、二段のイン
バータ回路１ａ，１ｂが直列に接続され、入力段のイン
バータ回路１ａに入力信号ＩＮが入力され、出力段のイ
ンバータ回路１ｂから出力信号ＯＵＴ１が出力される。

【０００４】従って、入力信号ＩＮと同相の出力信号Ｏ
ＵＴ１が出力され、入力信号ＩＮと出力信号ＯＵＴ１を
同相とするために、二段のインバータ回路１ａ，１ｂが
直列に接続されている。

【０００５】そして、図４に示すように入力信号ＩＮが
立ち上がると、出力信号ＯＵＴ１が一定の動作遅延時間
後に立ち上がる。また、図５に示すように入力信号ＩＮ
の立ち上がりが鈍ると、出力信号ＯＵＴ１の立ち上がり
に要する動作遅延時間は大きくなる。

【０００６】このようなバッファ回路は、例えば読み出
しデータを伝送する信号配線が長くなって配線容量が増
大するような場合に、その信号配線の中間部に介在され
て、信号伝送速度を向上させるように動作する。

【０００７】

【発明が解決しようとする課題】上記のようなバッファ
回路の動作速度を向上させるためには、出力段のインバ
ータ回路１ｂの負荷駆動能力を向上させる必要があり、
そのためには、同インバータ回路１ｂのトランジスタの
サイズを大きくする必要がある。

【０００８】すると、インバータ回路１ｂのゲート容量
が増大するため、入力段のインバータ回路１ａの負荷駆
動能力を向上させる必要があり、同インバータ回路１ａ
のトランジスタのサイズはインバータ回路１ｂを高速に
駆動し得るサイズとする必要がある。

【０００９】入力段のインバータ回路１ａのトランジス
タのサイズを大きくすると、同インバータ回路１ａのゲ
ート容量が増大するため、このバッファ回路を駆動する
ための出力回路の負荷駆動能力を大きくする必要があ
る。

【００１０】従って、上記バッファ回路の動作速度を向
上させようとすると、信号配線を介してこのバッファ回
路に信号を出力する前段の回路の負荷駆動能力を向上さ
せるような回路変更が必要となった。

【００１１】この発明の目的は、前段の回路の負荷駆動
能力を増強することなく、動作速度を向上させ得るバッ
ファ回路を提供することにある。

【００１２】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、負荷駆動能力の高い第一のイン
バータ回路４ａと、前記第一のインバータ回路４ａに並
列に接続された負荷駆動能力の低い第二のインバータ回
路４ｂと、入力信号ＩＮの立ち上がりに基づいて前記第
一及び第二のインバータ回路４ａ，４ｂのプルアップ側
トランジスタＴr1，Ｔr5のうち少なくとも第一のインバ
ータ回路４ａのプルアップ側トランジスタＴr1を駆動
し、次いで前記第二のインバータ回路４ｂのプルアップ
側トランジスタＴr5のみを駆動するプルアップ側駆動回
路５ａと、入力信号ＩＮの立ち下がりに基づいて前記第
一及び第二のインバータ回路４ａ，４ｂのプルダウン側
トランジスタＴr4，Ｔr8のうち少なくとも第一のインバ
ータ回路４ａのプルダウン側トランジスタＴr8を駆動
し、次いで前記第二のインバータ回路４ｂのプルダウン
側トランジスタＴr4のみを駆動するプルダウン側駆動回
路５ｂとが備えられる。

【００１３】請求項２では、前記プルアップ側駆動回路
は、前記入力信号の立ち上がりに基づいて前記第一及び
第二のプルアップ側出力トランジスタをオンさせる第一
及び第二の駆動回路と、前記入力信号の立ち上がりから
一定時間後に前記第一の駆動回路に前記第一のプルアッ
プ側出力トランジスタをオフさせる信号を出力する遅延
回路とで構成される。

【００１４】請求項３では、前記プルダウン側駆動回路
は、前記入力信号の立ち下がりに基づいて前記第一及び
第二のプルダウン側出力トランジスタをオンさせる第一
及び第二の駆動回路と、前記入力信号の立ち下がりから
一定時間後に前記第一の駆動回路に前記第一のプルダウ
ン側出力トランジスタをオフさせる信号を出力する遅延
回路とで構成される。

【００１５】請求項４では、前記プルアップ側駆動回路
は、前記入力信号の立ち上がりに基づいて前記第一のプ
ルアップ側出力トランジスタをオンさせる駆動回路と、
前記出力端子の電位の立ち上がりに基づいて前記第一の
プルアップ側出力トランジスタをオフさせるとともに第
二のプルアップ側出力トランジスタをオンさせる信号を
出力するシュミットトリガ回路とで構成され、前記プル
ダウン側駆動回路は、前記入力信号の立ち下がりに基づ
いて前記第一のプルダウン側出力トランジスタをオンさ
せる駆動回路と、前記出力端子の電位の立ち下がりに基
づいて前記第一のプルダウン側出力トランジスタをオフ
させるとともに前記第二のプルダウン側出力トランジス
タをオンさせる信号を出力するシュミットトリガ回路と
で構成される。

【００１６】請求項５では、前記遅延回路は、奇数段の
インバータ回路で構成され、奇数段目のインバータ回路
を構成するプルアップ側トランジスタのゲート幅がプル
ダウン側トランジスタのゲート幅より大きく形成され、
偶数段目のインバータ回路を構成するプルダウン側トラ
ンジスタのゲート幅がプルアップ側トランジスタのゲー
ト幅より大きく形成され、前記遅延回路のＬレベルの出
力信号で第一の駆動回路で第一のプルアップ側出力トラ
ンジスタがオフされ、前記遅延回路のＨレベルの出力信
号で第一の駆動回路がリセットされる。

【００１７】請求項６では、前記遅延回路は、奇数段の
インバータ回路で構成され、奇数段目のインバータ回路
を構成するプルダウン側トランジスタのゲート幅がプル
アップ側トランジスタのゲート幅より大きく形成され、
奇数段目のインバータ回路を構成するプルアップ側トラ
ンジスタのゲート幅がプルダウン側トランジスタのゲー
ト幅より大きく形成され、前記遅延回路のＨレベルの出
力信号で第一の駆動回路で第一のプルダウン側出力トラ
ンジスタがオフされ、前記遅延回路のＬレベルの出力信
号で第一の駆動回路がリセットされる。

【００１８】請求項７では、前記第一のインバータ回路
のプルアップ側出力トランジスタのゲート幅が、前記第
二のインバータ回路のプルダウン側出力トランジスタの
ゲート幅より大きく形成され、前記第二のインバータ回
路のプルダウン側出力トランジスタのゲートには、前記
プルダウン側駆動回路の遅延回路の奇数段目のインバー
タ回路の出力信号が入力される。

【００１９】請求項８では、前記第一のインバータ回路
のプルダウン側出力トランジスタのゲート幅が、前記第
二のインバータ回路のプルアップ側出力トランジスタの
ゲート幅より大きく形成され、前記第二のインバータ回
路のプルアップ側出力トランジスタのゲートには、前記
プルアップ側駆動回路の遅延回路の奇数段目のインバー
タ回路の出力信号が入力される。

【００２０】

【作用】請求項１では、入力信号が立ち上がると、プル
アップ側駆動回路により第一及び第二のプルアップ側出
力トランジスタのうち少なくとも第一のプルアップ側出
力トランジスタが駆動され、その後、第二のプルアップ
側出力トランジスタが駆動される。入力信号が立ち下が
ると、プルダウン側駆動回路により第一及び第二のプル
ダウン側出力トランジスタのうち少なくとも第一のプル
ダウン側出力トランジスタが駆動され、その後、第二の
プルダウン側出力トランジスタが駆動される。

【００２１】請求項２では、入力信号が立ち上がると、
第一及び第二の駆動回路で第一及び第二のプルアップ側
出力トランジスタがオンされる。入力信号の立ち上がり
から一定時間後に遅延回路から第一の駆動回路に出力さ
れる信号に基づいて、第一のプルアップ側トランジスタ
がオフされる。

【００２２】請求項３では、入力信号が立ち下がると、
第一及び第二の駆動回路で第一及び第二のプルダウン側
出力トランジスタがオンされる。入力信号の立ち下がり
から一定時間後に遅延回路から第一の駆動回路に出力さ
れる信号に基づいて、第一のプルダウン側トランジスタ
がオフされる。

【００２３】請求項４では、入力信号が立ち上がると、
駆動回路により第一のプルアップ側出力トランジスタが
オンされ、出力端子の電位が立ち上がると、シュミット
トリガ回路の出力信号に基づいて、第一のプルアップ側
出力トランジスタがオフされ、第二のプルアップ側出力
トランジスタがオンされる。入力信号が立ち下がると、
駆動回路により第一のプルダウン側出力トランジスタが
オンされ、出力端子の電位が立ち下がると、シュミット
トリガ回路の出力信号に基づいて、第一のプルダウン側
出力トランジスタがオフされ、第二のプルダウン側出力
トランジスタがオンされる。

【００２４】請求項５では、入力信号が立ち下がると、
遅延回路の出力信号が速やかにＨレベルとなり、第一の
インバータ回路のプルアップ側出力トランジスタを駆動
する第一の駆動回路が速やかにリセットされる。

【００２５】請求項６では、入力信号が立ち上がると、
遅延回路の出力信号が速やかにＬレベルとなり、第一の
インバータ回路のプルダウン側出力トランジスタを駆動
する第一の駆動回路が速やかにリセットされる。

【００２６】請求項７では、入力信号の立ち上がりに基
づいて、第二のインバータ回路のプルダウン側出力トラ
ンジスタが速やかにオフされるので、貫通電流の発生が
防止される。そして、第一のインバータ回路のプルアッ
プ側トランジスタがオンされて、出力信号が高速でＨレ
ベルに引き上げられる。

【００２７】請求項８では、入力信号の立ち下がりに基
づいて、第二のインバータ回路のプルアップ側出力トラ
ンジスタが速やかにオフされるので、貫通電流の発生が
防止される。そして、第一のインバータ回路のプルダウ
ン側トランジスタがオンされて、出力信号が高速でＬレ
ベルに引き下げられる。

【００２８】

【実施例】

（第一の実施例）図２は、本発明を具体化したバッファ
回路の第一の実施例を示す。入力信号ＩＮは、インバー
タ回路２ａの入力端子に入力され、同インバータ回路２
ａの出力端子はプルアップ側出力トランジスタを構成す
るＰチャネルＭＯＳトランジスタＴr1のゲート、すなわ
ちノードＮ３に接続される。

【００２９】前記インバータ回路２ａを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr2を介してグランドＧＮＤに接続され
る。また、前記トランジスタＴr1のソースは電源Ｖccに
接続され、ゲートはＰチャネルＭＯＳトランジスタＴr3
を介して電源Ｖccに接続される。

【００３０】前記入力信号ＩＮは、インバータ回路２ｂ
に入力され、同インバータ回路２ｂの出力信号であるノ
ードＮ１はインバータ回路２ｃに入力される。前記イン
バータ回路２ｃの出力信号は、インバータ回路２ｄに入
力され、同インバータ回路２ｄの出力信号、すなわちノ
ードＮ５は前記トランジスタＴr2，Ｔr3のゲートに入力
される。

【００３１】前記トランジスタＴr1のドレインは、出力
端子Ｔo に接続されるとともに、プルダウン側出力トラ
ンジスタを構成するＮチャネルＭＯＳトランジスタＴr4
を介してグランドＧＮＤに接続される。

【００３２】前記トランジスタＴr1は、数百μｍのゲー
ト幅で形成され、前記トランジスタＴr4はそれより十分
小さなゲート幅で形成される。前記インバータ回路２ａ
を構成するＮチャネルＭＯＳトランジスタ及び前記トラ
ンジスタＴr2は、ノードＮ３をＬレベルに速やかに引き
下げるために十分なゲート幅で形成され、インバータ回
路２ａを構成するＰチャネルＭＯＳトランジスタ及び前
記トランジスタＴr3のゲート幅は、それより小さく形成
される。

【００３３】前記インバータ回路２ｂ，２ｄを構成する
ＮチャネルＭＯＳトランジスタは、同インバータ回路２
ｂ，２ｄを構成するＮチャネルＭＯＳトランジスタより
大きなサイズで形成され、前記インバータ回路２ｃを構
成するＮチャネルＭＯＳトランジスタは同インバータ回
路２ｃを構成するＰチャネルＭＯＳトランジスタより大
きなサイズで形成される。

【００３４】従って、インバータ回路２ｂ〜２ｄで遅延
回路が構成され、その遅延時間は、入力信号ＩＮの立ち
上がりに基づく遅延時間より、立ち下がりに基づく遅延
時間のほうが短くなるように動作する。

【００３５】入力信号ＩＮは、インバータ回路２ｅの入
力端子に入力され、同インバータ回路２ｅの出力端子
は、プルダウン側出力トランジスタを構成するＮチャネ
ルＭＯＳトランジスタＴr8のゲート、すなわちノードＮ
４に接続される。

【００３６】前記インバータ回路２ｅを構成するＰチャ
ネルＭＯＳトランジスタのソースは、ＰチャネルＭＯＳ
トランジスタＴr6を介して電源Ｖccに接続される。ま
た、前記トランジスタＴr8のソースはグランドＧＮＤに
接続され、ゲートはＮチャネルＭＯＳトランジスタＴr7
を介してグランドＧＮＤに接続される。

【００３７】前記入力信号ＩＮは、インバータ回路２ｆ
に入力され、同インバータ回路２ｆの出力信号であるノ
ードＮ２はインバータ回路２ｇに入力される。前記イン
バータ回路２ｇの出力信号は、インバータ回路２ｈに入
力され、同インバータ回路２ｈの出力信号、すなわちノ
ードＮ６は前記トランジスタＴr6，Ｔr7のゲートに入力
される。

【００３８】前記トランジスタＴr8のドレインは、出力
端子Ｔo に接続されるとともに、プルアップ側出力トラ
ンジスタを構成するＰチャネルＭＯＳトランジスタＴr5
を介して電源Ｖccに接続される。

【００３９】前記トランジスタＴr8は、数百μｍのゲー
ト幅で形成され、前記トランジスタＴr5はそれより十分
小さなゲート幅で形成される。前記インバータ回路２ｅ
を構成するＰチャネルＭＯＳトランジスタ及び前記トラ
ンジスタＴr6は、ノードＮ４をＨレベルに速やかに引き
上げるために十分なゲート幅で形成され、インバータ回
路２ｅを構成するＮチャネルＭＯＳトランジスタ及び前
記トランジスタＴr7のゲート幅は、それより小さく形成
される。

【００４０】前記インバータ回路２ｆ，２ｈを構成する
ＮチャネルＭＯＳトランジスタは、同インバータ回路２
ｆ，２ｈを構成するＰチャネルＭＯＳトランジスタより
大きなサイズで形成され、前記インバータ回路２ｇを構
成するＰチャネルＭＯＳトランジスタは同インバータ回
路２ｇを構成するＮチャネルＭＯＳトランジスタより大
きなサイズで形成される。

【００４１】従って、インバータ回路２ｆ〜２ｈで遅延
回路が構成され、その遅延時間は入力信号ＩＮの立ち下
がりに基づく遅延時間より、立ち上がりに基づく遅延時
間のほうが短くなるように動作する。

【００４２】前記ノードＮ１は前記トランジスタＴr5の
ゲートに入力され、前記ノードＮ２は前記トランジスタ
Ｔr4のゲートに入力される。そして、前記インバータ回
路２ａ〜２ｄ及びトランジスタＴr1〜Ｔr4により、出力
信号ＯＵＴ２をＬレベルからＨレベルに高速に駆動する
プルアップ側駆動回路が構成され、前記インバータ回路
２ｅ〜２ｈ及びトランジスタＴr5〜Ｔr8により、出力信
号ＯＵＴ２をＨレベルからＬレベルに高速に駆動するプ
ルダウン側駆動回路が構成される。

【００４３】次に、上記のように構成されたバッファ回
路の動作を図３に従って説明する。入力信号ＩＮがＬレ
ベルに維持されている状態では、ノードＮ３はＨレベル
となり、トランジスタＴr1はオフされる。ノードＮ５は
Ｈレベルとなり、トランジスタＴr2がオンされるととも
に、トランジスタＴr3がオフされる。

【００４４】また、ノードＮ１，Ｎ２はＨレベルとな
り、トランジスタＴr4がオンされ、トランジスタＴr5が
オフされる。ノードＮ６はＨレベルとなってトランジス
タＴr7がオンされるため、ノードＮ４がＬレベルとな
り、トランジスタＴr8はオフされる。従って、出力端子
Ｔo から出力される出力信号ＯＵＴ２はＬレベルとな
る。

【００４５】この状態から、入力信号ＩＮがＨレベルに
立ち上がると、その時点ではノードＮ５がＨレベルに維
持されてトランジスタＴr2がオンされていることから、
インバータ回路２ａの動作に基づいてノードＮ３がＬレ
ベルとなり、トランジスタＴr1がオンされる。

【００４６】また、ノードＮ２はノードＮ３の立ち下が
りに先立ってＬレベルとなり、トランジスタＴr4はトラ
ンジスタＴr1のオン動作に先立ってオフされ、トランジ
スタＴr1，Ｔr4に貫通電流は流れない。

【００４７】一方、ノードＮ１はＬレベルに立ち下が
り、トランジスタＴr5がオンされる。また、ノードＮ４
はＬレベルに維持されるので、トランジスタＴr8はオフ
状態に維持される。

【００４８】従って、出力トランジスタＴr1，Ｔr4，Ｔ
r5，Ｔr8は、トランジスタＴr1，Ｔr5がオンされるとと
もにトランジスタＴr4，Ｔr8がオフされるので、出力信
号ＯＵＴ２はＨレベルに立ち上がる。

【００４９】次いで、インバータ回路２ｂ〜２ｄの動作
遅延時間後に、ノードＮ５がＬレベルに立ち下がる。す
ると、インバータ回路２ａは不活性化されるとともに、
トランジスタＴr3がオンされるため、ノードＮ３はＨレ
ベルに立ち上がり、トランジスタＴr1はオフされる。

【００５０】トランジスタＴr1がオフされても、ノード
Ｎ１はＬレベルに維持されて、トランジスタＴr5がオン
状態に維持されるため、出力信号ＯＵＴ２はＨレベルに
維持される。

【００５１】次いで、入力信号ＩＮがＬレベルに立ち下
がると、その時点ではノードＮ６がＬレベルに維持され
てトランジスタＴr6がオンされていることから、インバ
ータ回路２ｅの動作に基づいてノードＮ４がＨレベルと
なり、トランジスタＴr8がオンされる。

【００５２】また、ノードＮ１はノードＮ４の立ち上が
りに先立ってＨレベルとなり、トランジスタＴr5はトラ
ンジスタＴr8のオン動作に先立ってオフされ、トランジ
スタＴr5，Ｔr8に貫通電流は流れない。

【００５３】一方、ノードＮ２はＨレベルに立ち上が
り、トランジスタＴr4がオンされる。また、ノードＮ３
はＨレベルに維持されるので、トランジスタＴr1はオフ
状態に維持される。

【００５４】従って、出力トランジスタＴr1，Ｔr4，Ｔ
r5，Ｔr8は、トランジスタＴr1，Ｔr5がオフされるとと
もにトランジスタＴr4，Ｔr8がオンされるので、出力信
号ＯＵＴ２はＬレベルに立ち下がる。

【００５５】次いで、インバータ回路２ｆ〜２ｇの動作
遅延時間後に、ノードＮ６がＨレベルに立ち上がる。す
ると、インバータ回路２ｅは不活性化されるとともに、
トランジスタＴr7がオンされるため、ノードＮ４はＬレ
ベルに立ち下がり、トランジスタＴr8はオフされる。

【００５６】トランジスタＴr8がオフされても、ノード
Ｎ２はＨレベルに維持されて、トランジスタＴr4がオン
状態に維持されるため、出力信号ＯＵＴ２はＨレベルに
維持される。

【００５７】以上のようにこのバッファ回路では、入力
信号ＩＮがＬレベルからＨレベルに立ち上がるときに
は、トランジスタＴr4がオフされた後に、サイズの大き
な出力トランジスタＴr1と、サイズの小さな出力トラン
ジスタＴr5が速やかにオンされて、出力信号ＯＵＴ２が
速やかにＨレベルに引き上げられる。

【００５８】そして、インバータ回路２ｂ〜２ｄの動作
遅延時間後は、出力トランジスタＴr5だけがオン状態に
維持されて、出力信号ＯＵＴ２がＨレベルに維持され
る。また、入力信号ＩＮがＨレベルからＬレベルに立ち
下がるときには、トランジスタＴr5がオフされた後に、
サイズの大きな出力トランジスタＴr8と、サイズの小さ
な出力トランジスタＴr4が速やかにオンされて、出力信
号ＯＵＴ２が速やかにＬレベルに引き下げられる。

【００５９】そして、インバータ回路２ｆ〜２ｈの動作
遅延時間後は、出力トランジスタＴr4だけがオン状態に
維持されて、出力信号ＯＵＴ２がＬレベルに維持され
る。トランジスタＴr1をオンさせるときは、インバータ
回路２ａの動作によりノードＮ３が速やかにＬレベルと
なるため、入力信号ＩＮを出力する前段の回路に対し、
インバータ回路２ａは軽微な負荷となる。インバータ回
路２ｂも小さなサイズであるため、前段の回路に対し、
軽微な負荷となる。

【００６０】また、トランジスタＴr8をオンさせるとき
は、インバータ回路２ｃの動作によりノードＮ４が速や
かにＨレベルとなるため、入力信号ＩＮを出力する前段
の回路に対し、インバータ回路２ｃは軽微な負荷とな
る。インバータ回路２ｆも小さなサイズであるため、前
段の回路に対し、軽微な負荷となる。

【００６１】従って、出力信号ＯＵＴ２はサイズの大き
いトランジスタＴr1，Ｔr8により高速に反転され、この
バッファ回路を駆動するために、前段の回路の負荷駆動
能力を大きくする必要もない。

【００６２】この実施例のバッファ回路及び従来例のバ
ッファ回路の動作をシミュレーションにより比較する
と、例えば図４に示すように入力信号ＩＮが立ち上がる
と、出力信号ＯＵＴ２は前記従来例の出力信号ＯＵＴ１
より早く立ち上がる。

【００６３】また、図５に示すように入力信号ＩＮの立
ち上がりが鈍ると、出力信号ＯＵＴ２は、出力信号ＯＵ
Ｔ１の立ち上がりに対し、より早いタイミングで立ち上
がる。

【００６４】これは、インバータ回路２ａを構成するＮ
チャネルＭＯＳトランジスタのサイズを、同インバータ
回路２ａを構成するＰチャネルＭＯＳトランジスタのサ
イズより大きくしたことに起因する。

【００６５】また、入力信号ＩＮが立ち下がる場合にも
同様となる。従って、この実施例のバッファ回路は、前
記従来例に対し、動作速度を向上させることができ、特
に入力信号ＩＮの立ち上がりあるいは立ち下がりが鈍っ
たときに、その効果が顕著となる。 （第二の実施例）図６は、第二の実施例を示す。この実
施例は、前記第一の実施例のノードＮ５がＰチャネルＭ
ＯＳトランジスタＴr9を介して電源Ｖccに接続され、同
トランジスタＴr9のゲートに入力信号ＩＮが入力され
る。

【００６６】そして、ノードＮ６がＮチャネルＭＯＳト
ランジスタＴr10 を介してグランドＧＮＤに接続され、
同トランジスタＴr10 のゲートに入力信号ＩＮが入力さ
れる。

【００６７】また、遅延回路を構成するインバータ回路
２ｂ〜２ｄと、同２ｆ〜２ｈを構成するトランジスタの
サイズを同一としている。このような構成により、入力
信号ＩＮがＬレベルからＨレベルに立ち上がるときに
は、ノードＮ５はインバータ回路２ｂ〜２ｄの遅延時間
後にＬレベルとなり、ノードＮ６はトランジスタＴr10
のオン動作により、インバータ回路２ｆ〜２ｈの遅延時
間に係わらず、入力信号ＩＮの立ち上がりに基づいてＬ
レベルとなる。

【００６８】また、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がるときには、ノードＮ５はトランジスタＴ
r9のオン動作により、インバータ回路２ｂ〜２ｄの遅延
時間に係わらず、入力信号ＩＮの立ち上がりに基づいて
Ｈレベルとなり、ノードＮ６はインバータ回路２ｆ〜２
ｈの遅延時間後にＨレベルとなる。

【００６９】このような動作により、この実施例のイン
バータ回路２ｂ〜２ｄとトランジスタＴr9は、前記第一
の実施例のインバータ回路２ｂ〜２ｄと同様に動作す
る。また、この実施例のインバータ回路２ｆ〜２ｈとト
ランジスタＴr10 は、前記第一の実施例のインバータ回
路２ｆ〜２ｈと同様に動作する。従って、この実施例で
も前記第一の実施例と同様な効果を得ることができる。 （第三の実施例）図７は、第三の実施例を示す。この実
施例の出力トランジスタＴr1，Ｔr4，Ｔr5，Ｔr8と、同
トランジスタＴr1を駆動するためのインバータ回路２ａ
及びトランジスタＴr2, Ｔr3と、同トランジスタＴr8を
駆動するためのインバータ回路２ｅ及びトランジスタＴ
r6, Ｔr7は、前記第一の実施例と同一構成である。

【００７０】そして、出力トランジスタＴr4．Ｔr5及び
トランジスタＴr2, Ｔr3，Ｔr6, Ｔr7をシュミットトリ
ガ回路３で駆動する構成としたものである。すなわち、
シュミットトリガ回路３には前記出力信号ＯＵＴ２が入
力信号ｉｎとして入力され、同シュミットトリガ回路３
から出力される制御信号ＣＳが出力トランジスタＴr4．
Ｔr5及びトランジスタＴr2, Ｔr3，Ｔr6, Ｔr7のゲート
に入力される。

【００７１】前記シュミットトリガ回路３の具体的構成
を図８に示す。３段のインバータ回路２ｉ〜２ｋが直列
に接続され、初段のインバータ回路２ｉに前記入力信号
ｉｎが入力され、終段のインバータ回路２ｋから制御信
号ＣＳが出力される。

【００７２】中間段のインバータ回路２ｊの出力信号
は、インバータ回路２ｍで反転されて同インバータ回路
２ｊの入力端子に入力される。このように構成されたシ
ュミットトリガ回路３は、インバータ回路２ｍの動作に
より、入力信号ｉｎが完全に反転した後に、制御信号Ｃ
Ｓが反転される。

【００７３】このような動作により、例えば入力信号Ｉ
ＮがＨレベルとなって、出力信号ＯＵＴ２がＬレベルか
らＨレベルに反転されると、シュミットトリガ回路３か
ら出力される制御信号ＣＳがＬレベルとなり、トランジ
スタＴr2, Ｔr4がオフされるとともに、トランジスタＴ
r3がオンされ、トランジスタＴr1がオフされる。

【００７４】また、トランジスタＴr5がオンされるとと
もに、トランジスタＴr7がオフされて、トランジスタＴ
r8がオフされる。従って、出力信号ＯＵＴ２はＨレベル
に維持される。

【００７５】一方、入力信号ＩＮがＬレベルとなって、
出力信号ＯＵＴ２がＨレベルからＬレベルに反転される
と、シュミットトリガ回路３から出力される制御信号Ｃ
ＳがＨレベルとなり、トランジスタＴr5, Ｔr6がオフさ
れるとともに、トランジスタＴr7がオンされ、トランジ
スタＴr8がオフされる。

【００７６】また、トランジスタＴr4がオンされるとと
もに、トランジスタＴr3がオフされて、トランジスタＴ
r1がオフされる。従って、出力信号ＯＵＴ２はＬレベル
に維持される。

【００７７】従って、出力信号ＯＵＴ２が反転された後
は、サイズの大きい出力トランジスタＴr1あるいは同Ｔ
r8はオフされて、サイズの小さい出力トランジスタＴr5
あるいは同Ｔr4で出力信号ＯＵＴ２が維持されて、前記
第一の実施例と同様に動作し、同様な効果を得ることが
できる。

【００７８】また、この実施例では前記実施例の遅延回
路が入力端子に接続されないので、前記実施例より入力
容量を低減することができる。なお、この実施例では例
えばトランジスタＴr1がオンされて出力信号ＯＵＴ２が
Ｈレベルに立ち上がるとき、出力信号ＯＵＴ２が反転さ
れるまでは、シュミットトリガ回路３から出力される制
御信号ＣＳがＨレベルに維持されるため、トランジスタ
Ｔr1，Ｔr4に貫通電流が流れる。しかし、トランジスタ
Ｔr4のサイズが小さいため、大きな貫通電流は流れな
い。

【００７９】なお、前記シュミットトリガ回路は、出力
信号が反転された後に、その出力信号を反転させた信号
を出力する構成であれば、他の回路で構成することもで
きる。

【００８０】

【発明の効果】以上詳述したように、この請求項１〜４
の発明では、前段の回路の負荷駆動能力を増強すること
なく、動作速度を向上させ得るバッファ回路を提供する
ことができる。

【００８１】請求項５，６の発明では、前記効果に加え
て、入力信号の反転周期の短縮に追従することができ
る。請求項７，８の発明では、前記効果に加えて、貫通
電流の発生を防止することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施例を示す回路図である。

【図３】 第一の実施例の動作を示す波形図である。

【図４】 入出力信号のシミュレーションを示す波形図
である。

【図５】 入出力信号のシミュレーションを示す波形図
である。

【図６】 第二の実施例を示す回路図である。

【図７】 第三の実施例を示す回路図である。

【図８】 シュミットトリガ回路を示す回路図である。

【図９】 従来例を示す回路図である。

【符号の説明】

４ａ 第一のインバータ回路 ４ｂ 第二のインバータ回路 ５ａ プルアップ側駆動回路 ５ｂ プルダウン側駆動回路 ＩＮ 入力信号 Ｔr1，Ｔr5 プルアップ側トランジスタ Ｔr4，Ｔr8 プルダウン側トランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−224732（ＪＰ，Ａ) 特開 平５−37345（ＪＰ，Ａ) 特開 平３−242020（ＪＰ，Ａ) 特開 平３−62723（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175 H03K 17/687 H03K 19/017 H03K 19/0948

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 負荷駆動能力の高い第一のインバータ回
   路と、 前記第一のインバータ回路に並列に接続された負荷駆動
   能力の低い第二のインバータ回路と、 入力信号の立ち上がりに基づいて前記第一及び第二のイ
   ンバータ回路のプルアップ側トランジスタのうち少なく
   とも第一のインバータ回路のプルアップ側トランジスタ
   を駆動し、次いで前記第二のインバータ回路のプルアッ
   プ側トランジスタのみを駆動するプルアップ側駆動回路
   と、 入力信号の立ち下がりに基づいて前記第一及び第二のイ
   ンバータ回路のプルダウン側トランジスタのうち少なく
   とも第一のインバータ回路のプルダウン側トランジスタ
   を駆動し、次いで前記第二のインバータ回路のプルダウ
   ン側トランジスタのみを駆動するプルダウン側駆動回路
   とを備えたことを特徴とするバッファ回路。
2. 【請求項２】 前記プルアップ側駆動回路は、前記入力
   信号の立ち上がりに基づいて前記第一及び第二のプルア
   ップ側出力トランジスタをオンさせる第一及び第二の駆
   動回路と、前記入力信号の立ち上がりから一定時間後に
   前記第一の駆動回路に前記第一のプルアップ側出力トラ
   ンジスタをオフさせる信号を出力する遅延回路とで構成
   したことを特徴とする請求項１記載のバッファ回路。
3. 【請求項３】 前記プルダウン側駆動回路は、前記入力
   信号の立ち下がりに基づいて前記第一及び第二のプルダ
   ウン側出力トランジスタをオンさせる第一及び第二の駆
   動回路と、前記入力信号の立ち下がりから一定時間後に
   前記第一の駆動回路に前記第一のプルダウン側出力トラ
   ンジスタをオフさせる信号を出力する遅延回路とで構成
   したことを特徴とする請求項１記載のバッファ回路。
4. 【請求項４】 前記プルアップ側駆動回路は、前記入力
   信号の立ち上がりに基づいて前記第一のプルアップ側出
   力トランジスタをオンさせる駆動回路と、前記出力端子
   の電位の立ち上がりに基づいて前記第一のプルアップ側
   出力トランジスタをオフさせるとともに第二のプルアッ
   プ側出力トランジスタをオンさせる信号を出力するシュ
   ミットトリガ回路とで構成し、前記プルダウン側駆動回
   路は、前記入力信号の立ち下がりに基づいて前記第一の
   プルダウン側出力トランジスタをオンさせる駆動回路
   と、前記出力端子の電位の立ち下がりに基づいて前記第
   一のプルダウン側出力トランジスタをオフさせるととも
   に前記第二のプルダウン側出力トランジスタをオンさせ
   る信号を出力するシュミットトリガ回路とで構成したこ
   とを特徴とする請求項１記載のバッファ回路。
5. 【請求項５】 前記遅延回路は、奇数段のインバータ回
   路で構成し、奇数段目のインバータ回路を構成するプル
   アップ側トランジスタのゲート幅をプルダウン側トラン
   ジスタのゲート幅より大きくし、偶数段目のインバータ
   回路を構成するプルダウン側トランジスタのゲート幅を
   プルアップ側トランジスタのゲート幅より大きくし、前
   記遅延回路のＬレベルの出力信号で第一の駆動回路で第
   一のプルアップ側出力トランジスタをオフさせ、前記遅
   延回路のＨレベルの出力信号で第一の駆動回路をリセッ
   トすることを特徴とする請求項２記載のバッファ回路。
6. 【請求項６】 前記遅延回路は、奇数段のインバータ回
   路で構成し、奇数段目のインバータ回路を構成するプル
   ダウン側トランジスタのゲート幅をプルアップ側トラン
   ジスタのゲート幅より大きくし、奇数段目のインバータ
   回路を構成するプルアップ側トランジスタのゲート幅を
   プルダウン側トランジスタのゲート幅より大きくし、前
   記遅延回路のＨレベルの出力信号で第一の駆動回路で第
   一のプルダウン側出力トランジスタをオフさせ、前記遅
   延回路のＬレベルの出力信号で第一の駆動回路をリセッ
   トすることを特徴とする請求項３記載のバッファ回路。
7. 【請求項７】 前記第一のインバータ回路のプルアップ
   側出力トランジスタのゲート幅を、前記第二のインバー
   タ回路のプルダウン側出力トランジスタのゲート幅より
   大きくし、前記第二のインバータ回路のプルダウン側出
   力トランジスタのゲートには、前記プルダウン側駆動回
   路の遅延回路の奇数段目のインバータ回路の出力信号を
   入力したことを特徴とする請求項２，３，６のいずれか
   に記載のバッファ回路。
8. 【請求項８】 前記第一のインバータ回路のプルダウン
   側出力トランジスタのゲート幅を、前記第二のインバー
   タ回路のプルアップ側出力トランジスタのゲート幅より
   大きくし、前記第二のインバータ回路のプルアップ側出
   力トランジスタのゲートには、前記プルアップ側駆動回
   路の遅延回路の奇数段目のインバータ回路の出力信号を
   入力したことを特徴とする請求項２，３，５のいずれか
   に記載のバッファ回路。