KR20020022919A

KR20020022919A - 씨모스 버퍼회로

Info

Publication number: KR20020022919A
Application number: KR1020000055482A
Authority: KR
Inventors: 유창식
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-09-21
Filing date: 2000-09-21
Publication date: 2002-03-28
Also published as: US6448814B1; US20020033713A1

Abstract

부하를 구동하는 출력 버퍼트랜지스터의 쇼트써킷(short circuit)전류를 방지하는 씨모스 버퍼회로(CMOS buffer circuitry)가 개시된다. 상기 씨모스 버퍼회로는, 선구동부(pre-driving stage), 출력버퍼구동부(output buffer driving stage) 및 출력부(output stage)를 구비한다. 상기 선구동부는 짝수 개의 직렬 연결된 인버터들로 구성되며, 각각의 인버터는 구동능력이 지수적으로(exponentially) 증가하도록 설계되는 것이 바람직하다. 상기 출력버퍼구동부는 풀업피모스구동부와 풀다운엔모스구동부를 구비한다. 상기 풀업피모스구동부는 상기 선구동부의 출력신호 및 상기 풀다운엔모스구동부의 출력신호에 응답하여 제1신호를 출력한다. 상기 풀다운엔모스구동부는 상기 선구동부의 출력신호 및 상기 풀업피모스구동부의 출력신호 즉 상기 제1신호에 응답하여 제2신호를 출력한다. 상기 출력부는 상기 제1신호에 의해 구동되는 풀업피모스트랜지스터와 상기 제2신호에 의해 구동되는 풀다운엔모스트랜지스터로 구성되는 인버터이고, 상기 인버터의 출력에 연결된 부하를 구동한다.

Description

씨모스 버퍼회로{CMOS buffer circuitry}

본 발명은 반도체 집적회로에 관한 것으로서, 특히 씨모스 버퍼회로(CMOS Buffer circuit)에 관한 것이다.

씨모스 버퍼회로는 씨모스 회로의 출력부에 연결된 소자들, 특히 커패시턴스를 가지는 소자를 구동하는 데 주로 사용한다. 메모리에서 어떤 신호버스가 구동해야 하는 부하가 많은 경우 또는 논리소자만으로 구성된 회로에서 칩 내부 클락신호가 구동해야하는 부하가 많은 경우, 상기 버스신호와 상기 클락신호의 버퍼회로는 필수적이다.

씨모스 대규모집적회로(CMOS VLSI)의 경우 그 집적도가 증가함에 따라 칩 내부 클락신호의 커패시턴스 부하가 매우 커지며, 특히 데이타 출력 버퍼의 경우에는 칩 외부에 존재하는 부하커패시터(Load capacitor)를 구동하여야 한다. 그런데 부하 커패시턴스가 큰 버스신호 또는 클락신호를 구동하기 위한 버퍼회로의 전력소모는 칩 전체 전력소모의 매우 큰 부분을 차지하게 된다.

일반적으로 씨모스 회로의 전력소모는 동적인(Dynamic) 전력소모와 쇼트써킷(short circuit) 전력소모로 나눌 수 있다. 이 중에서 동적인 전력소모는 씨모스 버퍼회로의 전기적 특성상 불가피하지만, 쇼트써킷 전력소모는 필요 없이 낭비되는 전력이므로 이를 없애는 것이 바람직하다.

도 1은 기존의 씨모스 버퍼회로를 나타내는 회로도이며, 도2는 도1에 도시된 기존의 버퍼회로의 동작시 각 신호들의 파형도이다.

도 1을 참조하면, 기존의 씨모스 버퍼회로는, 여러 개의 직렬로 연결된 인버터를 구비하며, 각각의 인버터는 순차적으로 그 출력구동능력을 늘려감으로써 최종적으로는 큰 커패시터를 구동하도록 설계된다.

그런데 도 1에 도시된 기존의 씨모스 버퍼회로는, 두 트랜지스터(M11 및 M12)를 구동하는 신호의 시간에 대한 완만한 전압경사(voltage slope)로 인하여 피모스트랜지스터(M11)와 엔모스트랜지스터(M12)가 시간상으로 동시에 턴온(turn on)되는 일정한 시간구간이 존재한다. 상기 신호의 전압경사는 구동 부하가 크면 클수록 완만해 지므로 상기 두 트랜지스터가 동시에 턴온되는 구간이 더 길어진다. 이 때 피모스트랜지스터(M11)와 엔모스트랜지스터(M12)는 전기적으로 쇼트(short)되었다고 말하고, 쇼트써킷 전류가 흐른다. 큰 부하를 구동하기 위한 두 트랜지스터(M11 및 M12)의 크기는 매우 크므로 그에 상응하는 쇼트써킷 전류도 상당히 크다는 것을 짐작할 수 있다.

도 2를 참조하면, 시간 구간 {t }_{1 } 과 시간구간 { t}_{2 } 는 두 트랜지스터(M11 및 M12)가 동시에 턴온되는 구간으로, 두 트랜지스터(M11 및 M12)의 크기에 따라 상당한 전류가 흐른다는 것을 보여준다. 신호 N1이 "H(High)"상태에서 "L(Low)"상태로 천이하는 순간인 시간구간 {t }_{1 } 에서 엔모스트랜지스터(M12)에 불필요하게 일정한 전류가 흐른다. 마찬가지로, 신호 N1이 "L"상태에서 "H"상태로 천이하는 순간인 시간구간 { t}_{2 } 에서도 피모스트랜지스터(M11)에 불필요한 전류가 흐른다.

따라서 본 발명이 이루고자 하는 기술적 과제는, 불필요한 쇼트써킷 전류를 방지하는 씨모스 버퍼회로를 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 기존의 씨모스 버퍼회로의 예를 나타내는 회로도.

도 2는 도 1에 도시한 기존의 씨모스 버퍼회로의 동작시 각 신호들의 파형도.

도 3은 본 발명의 일 실시예에 따른 씨모스 버퍼회로의 회로도.

도 4는 도 3에 도시된 본 발명의 일 실시예에 따른 회로의 동작시 각 신호들의 파형도.

상기 기술적 과제를 달성하기 위한 본 발명에 따라, 선구동부, 출력버퍼구동부 및 출력부를 구비하는 것을 특징으로 하는 씨모스 버퍼회로가 제공된다.

상기 선구동부는 짝수 개의 인버터로 구성되며, 각각의 인버터는 입력신호에 대한 출력 구동능력이 각각의 출력에 대하여 지수적으로 증가하도록 설계하는 것이바람직하다.

상기 출력버퍼구동부는, 풀업피모스구동부와 풀다운엔모스구동부를 구비한다. 상기 풀업피모스구동부는 출력부의 풀업피모스트랜지스터를 구동하고, 상기 풀다운엔모스구동부는 출력부의 풀다운엔모스트랜지스터를 구동한다. 상기 풀업피모스구동부의 출력신호와 상기 풀다운엔모스구동부의 출력신호는 주파수는 서로 동일하고 펄스의 듀티(Duty)가 서로 다르게 고안되어 있으므로 출력부의 풀업피모스트랜지스터와 풀다운엔모스트랜지스터가 동시에 턴온되는 순간을 방지한다.

상기 출력부는 풀업피모스트랜지스터와 풀다운엔모스트랜지스터로 구성되는 인버터이고, 상기 인버터의 출력에 연결된 부하를 구동한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 3은 본 발명의 일 실시예에 따른 씨모스 버퍼회로의 회로도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 씨모스 버퍼회로는, 선구동부(310), 출력버퍼구동부(350) 및 출력부(340)를 구비한다.

선구동부(310)는 두 개의 인버터(IN1, IN2)가 직렬로 이루어져있다. 외부신호(IN)를 받아들이는 인버터(IN1)보다 인버터(IN1)의 출력에 연결된 인버터(IN2)의 구동능력은 일반적으로 지수적(exponentially)으로 증가하도록 설계하는 것이 바람직하다.

출력버퍼구동부(350)는 출력부(340)의 풀업피모스트랜지스터(M31)의 게이트전압을 조절하는 풀업피모스구동부(320)와 출력부(340)의 풀다운엔모스트랜지스터(M32)의 게이트전압을 조절하는 풀다운엔모스구동부(330)를 구비한다.

풀업피모스구동부(320)는 3 개의 모스트랜지스터(M33, M34 및 M35)와 1 개의 인버터(IN3)를 구비한다. 3 개의 모스트랜지스터는, 일단이 높은 전원전압( {V}_{DD } )에 연결되고 다른 일단은 출력단(200)에 연결되며 게이트에는 선구동부(310)의 출력신호가 인가되는 피모스트랜지스터(M33), 일단이 풀업피모스구동부(320)의 출력단(200)에 연결되고 다른 일단은 엔모스트랜지스터(M35)와 연결되며 게이트에는 인버터(IN3)의 출력신호 즉 제3신호(500)가 인가되는 엔모스트랜지스터(M34) 및 일단이 엔모스트랜지스터(M34)와 연결되고 다른 일단은 낮은 전원전압 ( {V}_{SS } )에 연결되며 게이트에는 선구동부(310)의 출력신호가 인가되는 엔모스트랜지스터(M35)로 이루어진다. 인버터(IN3)는 풀다운엔모스구동부(330)의 출력신호 즉 제2신호(300)를 수신하여 출력신호 즉 제3신호(500)를 생성한다.

풀다운엔모스구동부(330)는 3 개의 모스트랜지스터(M36, M37 및 M38)와 1 개의 인버터(IN4)를 구비한다. 3 개의 트랜지스터는, 일단이 높은 전원전압( {V}_{DD } )에 연결되고 다른 일단은 피모스트랜지스터(37)에 연결되며 게이트에는 선구동부(310)의 출력신호가 인가되는 피모스트랜지스터(M36), 일단이 풀다운엔모스구동부(330)의 출력(300)에 연결되고 다른 일단은 피모스트랜지스터(M36)와 연결되며 게이트에는 인버터(IN4)의 출력신호 즉 제4신호(400)가 인가되는피모스트랜지스터(M37) 및 일단이 풀다운엔모스구동부(330)의 출력(300)에 연결되고 다른 일단은 낮은 전원전압 ( {V}_{SS } )에 연결되며 게이트에는 선구동부(310)의 출력신호가 인가되는 엔모스트랜지스터(M38)로 이루어진다. 인버터(IN4)는 풀업피모스구동부(320)의 출력신호 즉 제1신호(200)를 수신하여 출력신호 즉 제4신호(400)를 생성한다.

출력부(340)는 일단이 높은 공급전원( { V}_{DD } )에 연결되고 다른 일단은 출력단(100)에 연결되며 게이트에는 풀업피모스구동부(320)의 출력신호 즉 제1신호(200)가 인가되는 피모스트랜지스터(M31) 및 일단이 낮은 공급전원( { V}_{SS } )에 연결되고 다른 일단은 출력단(100)에 연결되며 게이트에는 풀다운엔모스구동부(330)의 출력신호 즉 제2신호(300)가 인가되는 엔모스트랜지스터(M32)로 구성된다.

이하 도 3을 참조하여 본 발명의 일 실시예인 씨모스 버퍼회로의 동작이 보다 자세히 설명된다.

입력신호(IN)가 "L"상태인 경우를 가정하면, 일정시간이 경과하면 출력단(100)은 "L"상태를 유지한다. 이 상태에서 입력신호(IN)가 "H"상태로 천이하면, 트랜지스터(M35 및 M38)는 턴온(Turn On)되므로, 제2신호(300)는 "L"상태로 천이된다. 따라서 출력부(340)의 엔모스 트랜지스터(M32)는 턴오프(Turn Off)되지만 출력단(100)의 전압은 부하 커패시턴스의 전기적 특성에 의해 이전 상태를 유지한다. 그러나 제1신호(200)는 피드백되는 제3출력신호(300)의 인버팅 지연시간과 엔모스 트랜지스터(M34)의 턴온 지연시간 후에 "L"상태가 된다. 이 때, 비로소 출력부(340)의 피모스 트랜지스터(M31)가 턴온되므로 출력단(100)의 전압은 "H"가 된다. 다시 말하면, 제2신호(300)가 "L"상태가 된 후 일정시간이 경과한 후에 제1신호(200)가 "L"상태가 되므로 입력신호(IN)가 "L"상태에서 "H"상태로 천이하는 경우, 출력부의 두 트랜지스터(M31 및 M32)는 동시에 턴온되는 순간이 발생하지 않는다.

반대로 입력신호(IN)가 "H"상태에서 "L"상태로 천이하는 경우를 살펴본다. 입력신호(IN)가 "H"상태일 때 일정시간이 경과하면 출력단(100)은 "H"상태가 된다. 이때 입력신호(IN)가 "L"상태로 천이되면, 피모스트랜지스터(M33 및 M36)는 턴온되므로 제1신호(200)는 "H"상태가 된다. 이에 따라 출력부(340)의 피모스트랜지스터(M31)는 턴오프되지만 출력단(100)의 전압은 부하 커패시턴스의 전기적 특성에 의해 이전 상태인 "H"상태를 유지한다. 그러나 제2신호(300)는 피드백되는 제1신호(200)의 인버팅 지연시간과 엔모스 트랜지스터(M37)의 턴온 지연시간 후에 "H"상태가 된다. 이 때, 비로소 출력부(340)의 엔모스 트랜지스터(M32)가 턴온되므로 출력단(100)의 전압은 "L"상태가 된다. 다시 말하면, 제1신호(200)가 "H"상태가 된 후 일정시간이 경과한 후에 제2신호(300)가 "H"상태가 되므로 입력신호(IN)가 "H"상태에서 "L"상태로 천이하는 경우, 출력부(340)의 두 트랜지스터(M31 및 M32)는 동시에 턴온되는 순간이 발생하지 않으므로 쇼트써킷 전류가 발생하지 않는다.

도 4는 도 3에 도시된 본 발명의 일 실시예에 따른 씨모스 버퍼회로의 동작시 각 신호들의 파형도이다.

도 4를 참조하여, 신호들의 천이 순서 즉 도4에 나타난 화살표를 따라가며 신호들을 해석한다.

먼저 입력신호(IN)가 "L"인 상태에서 "H"상태로 천이하는 경우, 제3출력신호(300)가 먼저 "L"상태로 천이하고, 순차적으로 인버터(IN3)의 출력노드(500)가 "H"상태로, 제1신호(200)가 "L"상태로, 인버터(IN4)의 출력노드(400)가 "H"상태로, 마지막으로 출력단(100)이 "H"상태로 천이한다. 여기서 인버터(IN4)의 출력신호(400)는 출력노드(100)의 전압 값에 직접적인 영향을 주지 않음으로 신호흐름 화살표에서는 제외되었다. 따라서 풀업 피모스트랜지스터(M31)의 게이트신호인 제2출력전압(200)은 풀다운 엔모스트랜지스터(M32)의 게이트신호인 제3출력전압(300)이 먼저 "L"상태가 된 후에야 비로소 "L"상태가 되므로 두 트랜지스터(M31 및 M32)가 동시에 턴온되는 순간이 없다.

두 번째로 입력신호(IN)가 "H"인 상태에서 "L"상태로 천이하는 경우, 제2출력신호(200)가 먼저 "H"상태로 천이하고, 순차적으로 인버터(IN4)의 출력노드(400)가 "L"상태로, 제2신호(300)가 "H"상태로, 인버터(IN3)의 출력노드(500)가 "L"상태로, 마지막으로 출력단(100)이 "L"상태로 천이한다. 여기서 인버터(IN3)의 출력신호(500)는 출력노드(100)의 전압 값에 직접적인 영향을 주지 않음으로 신호흐름 화살표에서는 제외되었다. 따라서 풀다운 엔모스트랜지스터(M32)의 게이트신호인 제3출력전압(300)은 풀업 피모스트랜지스터(M31)의 게이트신호인 제2출력전압(200)이 먼저 "H"상태가 된 후에야 비로소 "H"상태가 되므로 두 트랜지스터(M31 및 M32)가 동시에 턴온되는 순간이 없으므로 이에 따른 쇼트써킷전류의 소모는 없다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 씨모스 버퍼회로는 쇼트써킷 전력소모를 방지할 수 있는 장점이 있다.

Claims

입력신호를 수신하고, 상기 입력신호에 대한 출력구동능력을 순차적으로 증가시키는 선구동부;

상기 선구동부의 출력신호에 응답하여, 서로 주파수는 동일하고 펄스의 듀티(Duty)가 차이가 나는 제1신호 및 제2신호를 생성하는 출력버퍼구동부; 및

상기 출력버퍼구동부의 제1신호 및 제2신호에 응답하여 출력단을 구동하는 출력부를 구비하는 것을 특징으로 하는 씨모스버퍼회로.
제1항에 있어서, 상기 출력버퍼구동부는,

상기 선구동부의 출력신호와 상기 제2신호에 응답하여 상기 출력부를 구동하는 상기 제1신호를 출력하는 풀업피모스구동부; 및

상기 선구동부의 출력신호와 상기 제1신호에 응답하여 상기 출력부를 구동하는 제2신호를 출력하는 풀다운엔모스구동부를 구비하는 것을 특징으로 하는 씨모스버퍼회로.
제1항에 있어서, 상기 출력부는,

일단이 높은 공급전원에 연결되고 다른 일단은 상기 출력단에 연결되며 게이트에는 상기 제1신호가 인가되어 상기 출력단에 풀업전류를 공급하는 제1모스트랜지스터; 및

일단이 낮은 공급전원에 연결되고 다른 일단은 상기 출력단에 연결되며 게이트에는 상기 제2신호가 인가되어 상기 출력단으로부터 전류를 풀다운하는 제2모스트랜지스터를 구비하는 것을 특징으로 하는 씨모스버퍼회로.
제2항에 있어서, 상기 풀업피모스구동부는,

상기 제2신호에 응답하여 제3신호를 생성하는 제1인버터;

일단이 높은 전원전압에 연결되고 다른 일단은 상기 풀업피모스구동부의 출력단에 연결되며 게이트에는 상기 선구동부의 출력신호가 인가되는 제3모스트랜지스터;

일단이 상기 풀업피모스구동부의 출력단에 연결되고 게이트에는 상기 제3신호가 인가되는 제4모스트랜지스터; 및

일단이 상기 제4모스트랜지스터와 연결되고 다른 일단은 낮은 전원전압에 연결되며 게이트에는 상기 선구동부의 출력신호가 인가되는 제5모스트랜지스터를 구비하는 것을 특징으로 하는 씨모스버퍼회로.
제2항에 있어서, 상기 풀다운엔모스구동부는,

상기 제1신호에 응답하여 제4신호를 생성하는 제2인버터;

일단이 상기 높은 전원전압에 연결되고 게이트에는 상기 선구동부의 출력신호가 인가되는 제6모스트랜지스터;

일단이 상기 제6모스트랜지스터와 연결되고 다른 일단은 상기 풀다운엔모스구동부의 출력단과 연결되며 게이트에는 상기 제4신호가 인가되는 제7모스트랜지스터; 및

일단이 상기 풀다운엔모스구동부의 출력단과 연결되고 다른 일단은 낮은 전원전압에 연결되며 게이트에는 상기 선구동부의 출력신호가 인가되는 제8모스트랜지스터를 구비하는 것을 특징으로 하는 씨모스버퍼회로.