JPH04371021A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路等の内
部回路から２値論理信号を出力する出力回路に関するも
のである。近年の半導体集積回路ではその動作の高速化
及び低消費電力化が益々要請されている。このため、イ
ンバータ回路で構成される出力回路での貫通電流の発生
及びその貫通電流に起因する消費電力の増大及び電源ノ
イズの発生を防止する必要がある。

【０００２】

【従来の技術】従来のインバータ構成の出力回路では高
電位側電源と低電位側電源との間で出力段のＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが
直列に接続され、両トランジスタのゲートには共通の入
力端子から入力信号を入力して該両トランジスタのドレ
インから出力信号を出力する。このような出力回路では
入力信号がＨレベルからＬレベルに移行する際、あるい
はＬレベルからＨレベルに移行する際に両トランジスタ
が一時的に同時にオン状態となって高電位側電源から低
電位側電源に貫通電流が流れ、その貫通電流により消費
電力が増大するとともに電源電圧が変動して電源ノイズ
が発生する問題点がある。

【０００３】そこで、このような問題点を解決すべく特
開昭６３−５５５３号公報に記載された出力バッファ回
路では前記出力段のＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタのゲートと入力端子との
間に時定数回路がそれぞれ接続され、前記ＰチャネルＭ
ＯＳトランジスタのゲートに入力される入力信号の立ち
下がり及びＮチャネルＭＯＳトランジスタのゲートに入
力される入力信号の立ち上がりを遅延させて両トランジ
スタが同時にオン状態となることを防止して貫通電流の
発生を防止するようにしている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な出力バッファ回路では時定数回路を構成するためにそ
の時定数回路を構成するインバータ回路と高電位側電源
あるいは低電位側電源との間に抵抗を介在させ、その抵
抗により前記出力段のＰチャネルＭＯＳトランジスタの
ゲートに入力される入力信号の立ち下がり速度及び前記
出力段のＮチャネルＭＯＳトランジスタのゲートに入力
される入力信号の立ち上がり速度を一様に鈍らせること
により両トランジスタのオン動作を遅延させている。従
って、このような時定数回路を介して駆動される出力バ
ッファ回路では前記出力段のＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタの負荷駆動能力
が低下するという問題点がある。

【０００５】この発明の目的は、インバータ回路で構成
される出力回路において負荷駆動能力を低下させること
なく貫通電流の発生を防止して電源ノイズの発生及び消
費電力の増大を防止することにある。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ＰチャネルＭＯＳトランジスタＴ
ｒ１とＮチャネルＭＯＳトランジスタＴｒ２を高電位側
電源Ｖｃｃと低電位側電源Ｖｓｓとの間で直列に接続し
て出力段インバータ回路１を構成し、前記両トランジス
タのゲートには共通の入力端子Ｔｉｎから入力信号Ｖｉ
ｎを入力して該両トランジスタＴｒ１，Ｔｒ２のドレイ
ンから出力信号Ｖｏｕｔ　を出力するインバータ回路で
、前記入力端子Ｔｉｎと前記ＰチャネルＭＯＳトランジ
スタＴｒ１のゲートとの間には該ゲートへ入力されるゲ
ート信号Ｖｇｐの立ち下がりを遅延させる第一のヒステ
リシスインバータ２が介在され、前記入力端子Ｔｉｎと
前記ＮチャネルＭＯＳトランジスタＴｒ２のゲートとの
間には該ゲートへ入力されるゲート信号Ｖｇｎの立ち上
がりを遅延させる第二のヒステリシスインバータ３が介
在されている。

【０００７】また、図２に示すように前記第一のヒステ
リシスインバータ２はＰチャネルＭＯＳトランジスタＴ
ｒ３及びＮチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５
を高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間で直
列に接続し、前記各トランジスタＴｒ３，Ｔｒ４，Ｔｒ
５のゲートに入力信号Ｖｉｎを入力し、前記トランジス
タＴｒ３，Ｔｒ４のドレインから前記トランジスタＴｒ
１にゲート信号Ｖｇｐを出力するとともに、前記ゲート
信号ＶｇｐをＮチャネルＭＯＳトランジスタＴｒ６のゲ
ートに入力し、前記トランジスタＴｒ６のドレインは電
源Ｖｃｃに接続するとともにソースは前記トランジスタ
Ｔｒ５のドレインに接続して構成し、前記第二のヒステ
リシスインバータ３はＰチャネルＭＯＳトランジスタＴ
ｒ７，Ｔｒ８及びＮチャネルＭＯＳトランジスタＴｒ９
を高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間で直
列に接続し、各トランジスタＴｒ７，Ｔｒ８，Ｔｒ９の
ゲートに前記入力信号Ｖｉｎを入力し、トランジスタＴ
ｒ８，Ｔｒ９のドレインから前記トランジスタＴｒ２に
ゲート信号Ｖｇｎを出力するとともに、前記ゲート信号
ＶｇｎをＰチャネルＭＯＳトランジスタＴｒ１０　のゲ
ートに入力し、同トランジスタＴｒ１０　のドレインは
電源Ｖｓｓに接続し、ソースはトランジスタＴｒ７のド
レインに接続して構成している。

【０００８】また、図５に示すように前記第一のヒステ
リシスインバータ２はＰチャネルＭＯＳトランジスタＴ
ｒ３及びＮチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５
を高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間で直
列に接続し、前記各トランジスタＴｒ３，Ｔｒ４，Ｔｒ
５のゲートに入力信号Ｖｉｎを入力し、前記トランジス
タＴｒ３，Ｔｒ４のドレインから前記トランジスタＴｒ
１にゲート信号Ｖｇｐを出力するとともに、前記入力信
号ＶｉｎをＰチャネルＭＯＳトランジスタＴｒ１１のゲ
ートに入力し、前記トランジスタＴｒ１１　のソースは
高電位側電源Ｖｃｃに接続するとともにドレインは前記
トランジスタＴｒ５のドレインに接続して構成し、前記
第二のヒステリシスインバータ３はＰチャネルＭＯＳト
ランジスタＴｒ７，Ｔｒ８及びＮチャネルＭＯＳトラン
ジスタＴｒ９を高電位側電源Ｖｃｃと低電位側電源Ｖｓ
ｓとの間で直列に接続し、各トランジスタＴｒ７，Ｔｒ
８，Ｔｒ９のゲートに前記入力信号Ｖｉｎを入力し、ト
ランジスタＴｒ８，Ｔｒ９のドレインから前記トランジ
スタＴｒ２にゲート信号Ｖｇｎを出力するとともに、前
記入力信号ＶｉｎをＮチャネルＭＯＳトランジスタＴｒ
１２　のゲートに入力し、同トランジスタＴｒ１２　の
ソースは電源Ｖｓｓに接続し、ドレインはトランジスタ
Ｔｒ７のドレインに接続して構成している。

【０００９】また、図６に示すように前記入力端子Ｔｉ
ｎと前記出力段インバータ回路１の前記トランジスタＴ
ｒ１のゲートとの間には前記第一のヒステリシスインバ
ータ２及び第二のヒステリシスインバータ３を交互に奇
数段接続し、前記入力端子Ｔｉｎと前記出力段インバー
タ回路１の前記トランジスタＴｒ２のゲートとの間には
前記第二のヒステリシスインバータ３及び第一のヒステ
リシスインバータ２を交互に奇数段接続し、前記入力端
子Ｔｉｎと各トランジスタＴｒ１，Ｔｒ２間のヒステリ
シスインバータの段数は同数としている。

【００１０】

【作用】入力信号ＶｉｎがＬレベルからＨレベルに立ち
上がる場合には出力段インバータ回路１のトランジスタ
Ｔｒ２に入力されるゲート信号Ｖｇｎが立ち下がった後
に出力段インバータ回路１のトランジスタＴｒ１に入力
されるゲート信号Ｖｇｐが立ち下がり、入力信号Ｖｉｎ
がＨレベルからＬレベルに立ち下がる場合には出力段イ
ンバータ回路１のトランジスタＴｒ１に入力されるゲー
ト信号Ｖｇｐが立ち上がった後に出力段インバータ回路
１のトランジスタＴｒ２に入力されるゲート信号Ｖｇｎ
が立ち上がる。従って、出力段インバータ回路１のトラ
ンジスタＴｒ１，Ｔｒ２は一方がオフされた後に他方が
オンされるため、貫通電流の発生が防止される。

【００１１】また、図２に示す出力回路では入力信号Ｖ
ｉｎがＬレベルからＨレベルに立ち上がると、ヒステリ
シスインバータ回路２ａではそれまでオン状態にあった
トランジスタＴｒ６によりトランジスタＴｒ４，Ｔｒ５
間に電荷が蓄積されており、その蓄積電荷がトランジス
タＴｒ５で抜かれた後にトランジスタＴｒ４によりゲー
ト信号ＶｇｐがＬレベルに急激に移行するため、ゲート
信号Ｖｇｐの立ち下がりはゲート信号Ｖｇｎより遅延し
、ゲート信号ＶｇｎがトランジスタＴｒ２のしきい値Ｖ
ｔｈｎ　より低下した後にゲート信号Ｖｇｐがトランジ
スタＴｒ１のしきい値Ｖｔｈｐ　より低下するように遅
延させると、トランジスタＴｒ２がオフされた後にトラ
ンジスタＴｒ１がオンされる。

【００１２】一方、入力信号ＶｉｎがＨレベルからＬレ
ベルに立ち下がると、ヒステリシスインバータ回路３ａ
ではそれまでオン状態にあったトランジスタＴｒ１０　
によりトランジスタＴｒ７，Ｔｒ８間の電荷が抜かれて
おり、トランジスタＴｒ７によりトランジスタＴｒ７，
Ｔｒ８間に電荷が蓄積された後にトランジスタＴｒ８に
よりゲート信号ＶｇｎがＨレベルに急激に移行するため
、ゲート信号Ｖｇｎの立ち上がりはゲート信号Ｖｇｐよ
り遅延し、ゲート信号ＶｇｐがトランジスタＴｒ１のし
きい値Ｖｔｈｐ　より上昇した後にゲート信号Ｖｇｎが
トランジスタＴｒ２のしきい値Ｖｔｈｎ　より上昇する
ように設定すれば、トランジスタＴｒ１がオフされた後
にトランジスタＴｒ２がオンされる。

【００１３】また、図５に示す出力回路ではヒステリシ
スインバータ回路２ｂで入力信号ＶｉｎがＬレベルのと
きはオフ状態にあるトランジスタＴｒ４，Ｔｒ５間に電
荷が蓄積され、この状態で入力信号ＶｉｎがＬレベルか
らＨレベルに移行すると、トランジスタＴｒ４，Ｔｒ５
間に蓄積された電荷をトランジスタＴｒ５で抜くために
要する時間だけゲート信号Ｖｇｐの立ち下がりが遅延し
、ヒステリシスインバータ回路３ｂでは入力信号Ｖｉｎ
がＨレベルのときはオフ状態にあるトランジスタＴｒ７
，Ｔｒ８間の電荷はオン状態にあるトランジスタＴｒ１
２　により抜かれ、この状態で入力信号ＶｉｎがＨレベ
ルからＬレベルに移行すると、トランジスタＴｒ７，Ｔ
ｒ８間にトランジスタＴｒ７で電荷を蓄積するために要
する時間だけゲート信号Ｖｇｎの立ち上がりが遅延する
。

【００１４】また、図６に示す出力回路ではヒステリシ
スインバータ回路２ａ，３ａを交互に奇数段接続するこ
とによりさらに長い遅延時間を設定して貫通電流を確実
に防止することが可能となる。

【００１５】

【実施例】以下、この発明を具体化した第一の実施例を
図２〜図４に従って説明する。図２に示すように、この
実施例の出力回路はＰチャネルＭＯＳトランジスタＴｒ
１とＮチャネルＭＯＳトランジスタＴｒ２からなる出力
段インバータ回路１と、前記トランジスタＴｒ１にゲー
ト信号を出力するヒステリシスインバータ回路２ａと、
前記トランジスタＴｒ２にゲート信号を出力するヒステ
リシスインバータ回路３ａとから構成されている。そし
て、入力信号Ｖｉｎは入力端子Ｔｉｎからヒステリシス
インバータ２ａ，３ａを介して前記トランジスタＴｒ１
，Ｔｒ２のゲート信号Ｖｇｐ，Ｖｇｎとして入力される
。

【００１６】前記ヒステリシスインバータ２ａはＰチャ
ネルＭＯＳトランジスタＴｒ３及びＮチャネルＭＯＳト
ランジスタＴｒ４，Ｔｒ５が高電位側電源Ｖｃｃと低電
位側電源Ｖｓｓとの間で直列に接続され、各トランジス
タＴｒ３，Ｔｒ４，Ｔｒ５のゲートに入力信号Ｖｉｎが
入力されている。そして、トランジスタＴｒ３，Ｔｒ４
のドレインから前記ゲート信号Ｖｇｐが出力されるとと
もに、そのゲート信号ＶｇｐはＮチャネルＭＯＳトラン
ジスタＴｒ６のゲートにも入力され、同トランジスタＴ
ｒ６のドレインは電源Ｖｃｃに接続され、ソースはトラ
ンジスタＴｒ５のドレインに接続されている。

【００１７】前記ヒステリシスインバータ３ａはＰチャ
ネルＭＯＳトランジスタＴｒ７，Ｔｒ８及びＮチャネル
ＭＯＳトランジスタＴｒ９が高電位側電源Ｖｃｃと低電
位側電源Ｖｓｓとの間で直列に接続され、各トランジス
タＴｒ７，Ｔｒ８，Ｔｒ９のゲートに入力信号Ｖｉｎが
入力されている。そして、トランジスタＴｒ８，Ｔｒ９
のドレインから前記ゲート信号Ｖｇｎが出力されるとと
もに、そのゲート信号ＶｇｎはＰチャネルＭＯＳトラン
ジスタＴｒ１０　のゲートにも入力され、同トランジス
タＴｒ１０　のドレインは電源Ｖｓｓに接続され、ソー
スはトランジスタＴｒ７のドレインに接続されている。

【００１８】次に、このように構成された出力回路の動
作を図３及び図４に従って説明すると、入力信号Ｖｉｎ
がＬレベルからＨレベルに立ち上がると、ヒステリシス
インバータ回路３ａではトランジスタＴｒ７，Ｔｒ８が
オン状態からオフ状態に移行し、トランジスタＴｒ９は
オフ状態からオン状態に移行し、トランジスタＴｒ１０
　はＨレベルからＬレベルに移行するゲート信号Ｖｇｎ
によりオフ状態からオン状態に移行する。この結果、ゲ
ート信号ＶｇｎはＬレベルに移行し、トランジスタＴｒ
７，Ｔｒ８間に蓄積されている電荷はトランジスタＴｒ
１０　で抜かれる。

【００１９】一方、入力信号ＶｉｎのＬレベルからＨレ
ベルへの移行によりヒステリシスインバータ回路２ａで
はトランジスタＴｒ３がオン状態からオフ状態に移行し
、トランジスタＴｒ４，Ｔｒ５はオフ状態からオン状態
に移行する。すると、それまでオン状態にあったトラン
ジスタＴｒ６によりトランジスタＴｒ４，Ｔｒ５間に電
荷が蓄積されており、その蓄積電荷がトランジスタＴｒ
５で抜かれた後にトランジスタＴｒ４，Ｔｒ５により同
トランジスタＴｒ３，　Ｔｒ４のドレインに蓄積されて
いる電荷が抜かれてゲート信号Ｖｇｐが急激にＬレベル
に移行するため、図３に示すようにゲート信号Ｖｇｐの
立ち下がりはゲート信号Ｖｇｎの立ち上がりより遅延す
る。

【００２０】このようにしてゲート信号Ｖｇｐ，Ｖｇｎ
の立ち下がりに時間差が生じ、このような遅延時間によ
りゲート信号ＶｇｎがトランジスタＴｒ２のしきい値Ｖ
ｔｈｎ　より低下した後にゲート信号Ｖｇｐがトランジ
スタＴｒ１のしきい値Ｖｔｈｐ　より低下するため、ト
ランジスタＴｒ２がオフされた後にトランジスタＴｒ１
がオンされる。従って、電源ＶｃｃからトランジスタＴ
ｒ１及びトランジスタＴｒ２を経て電源Ｖｓｓに貫通電
流が流れることはなく、ゲート信号Ｖｇｐの立ち下がり
速度が低下することもないのでトランジスタＴｒ１の負
荷駆動能力が低下することはない。

【００２１】また、入力信号ＶｉｎがＨレベルからＬレ
ベルに立ち下がると、ヒステリシスインバータ回路２ａ
ではトランジスタＴｒ４，Ｔｒ５がオン状態からオフ状
態に移行し、トランジスタＴｒ３はオフ状態からオン状
態に移行し、トランジスタＴｒ６はＬレベルからＨレベ
ルに移行するゲート信号Ｖｇｐによりオフ状態からオン
状態に移行する。この結果、トランジスタＴｒ６の動作
によりトランジスタＴｒ４，Ｔｒ５間に電荷が蓄積され
、ゲート信号ＶｇｐはＬレベルからＨレベルへ移行する
。

【００２２】一方、入力信号ＶｉｎのＨレベルからＬレ
ベルへの移行によりヒステリシスインバータ回路３ａで
はトランジスタＴｒ９がオン状態からオフ状態に移行し
、トランジスタＴｒ７，Ｔｒ８はオフ状態からオン状態
に移行する。すると、それまでオン状態にあったトラン
ジスタＴｒ１０　によりトランジスタＴｒ７，Ｔｒ８間
の電荷が抜かれており、トランジスタＴｒ７によりトラ
ンジスタＴｒ７，Ｔｒ８間に電荷が蓄積され、さらにト
ランジスタＴｒ８により同トランジスタＴｒ８のドレイ
ンに電荷が蓄積された後にトランジスタＴｒ８によりゲ
ート信号ＶｇｎがＨレベルに急激に移行するため、ゲー
ト信号Ｖｇｎの立ち上がりはゲート信号Ｖｇｐの立ち上
がりより遅延する。

【００２３】このようにしてゲート信号Ｖｇｐ，Ｖｇｎ
の立ち上がりに時間差が生じ、ゲート信号Ｖｇｐがトラ
ンジスタＴｒ１のしきい値Ｖｔｈｐ　より上昇した後に
ゲート信号ＶｇｎがトランジスタＴｒ２のしきい値Ｖｔ
ｈｎ　より上昇するため、トランジスタＴｒ１がオフさ
れた後にトランジスタＴｒ２がオンされる。なお、前記
ゲート信号Ｖｇｐ，Ｖｇｎ間の立ち上がり及び立ち下が
りの遅延時間は入力信号Ｖｉｎの立ち上がり及び立ち下
がりが緩慢であるほど大きくなる。

【００２４】以上のようにこの実施例では入力信号Ｖｉ
ｎの立ち上がり及び立ち下がり時にはトランジスタＴｒ
１，Ｔｒ２の一方がオフされた後に他方がオンされるの
で、貫通電流の発生を防止して電源ノイズの発生及び消
費電力の増大を防止することができるとともに、トラン
ジスタＴｒ１のゲート信号Ｖｇｐの立ち下がり速度及び
トランジスタＴｒ２のゲート信号Ｖｇｎの立ち上がり速
度を低下させることもないので、出力インバータ回路１
の負荷駆動能力を低下させることもない。

【００２５】次に、この発明を具体化した第二の実施例
を図５に従って説明する。この実施例は前記実施例のヒ
ステリシスインバータ回路２ａ，３ａの構成を一部変更
してヒステリシスインバータ回路２ａ，３ａを構成して
いる。すなわち、ヒステリシスインバータ回路２ｂでは
ＰチャネルＭＯＳトランジスタＴｒ３及びＮチャネルＭ
ＯＳトランジスタＴｒ４，Ｔｒ５が高電位側電源Ｖｃｃ
と低電位側電源Ｖｓｓとの間で直列に接続され、各トラ
ンジスタＴｒ３，Ｔｒ４，Ｔｒ５のゲートに入力信号Ｖ
ｉｎが入力され、トランジスタＴｒ３，Ｔｒ４のドレイ
ンから前記ゲート信号Ｖｇｐが出力されている。

【００２６】入力信号Ｖｉｎがゲートに入力されるＰチ
ャネルＭＯＳトランジスタＴｒ１１　のソースは電源Ｖ
ｃｃに接続され、ドレインはトランジスタＴｒ５のドレ
インに接続されている。前記ヒステリシスインバータ３
ｂはＰチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８及び
ＮチャネルＭＯＳトランジスタＴｒ９が高電位側電源Ｖ
ｃｃと低電位側電源Ｖｓｓとの間で直列に接続され、各
トランジスタＴｒ７，Ｔｒ８，Ｔｒ９のゲートに入力信
号Ｖｉｎが入力され、トランジスタＴｒ８，Ｔｒ９のド
レインから前記ゲート信号Ｖｇｎが出力される。

【００２７】入力信号Ｖｉｎがゲートに入力されるＮチ
ャネルＭＯＳトランジスタＴｒ１２　のソースは電源Ｖ
ｓｓに接続され、ドレインはトランジスタＴｒ７のドレ
インに接続されている。このような構成により、ヒステ
リシスインバータ回路２ｂでは入力信号ＶｉｎがＬレベ
ルからＨレベルに移行する際にトランジスタＴｒ１１　
の作用によりゲート信号Ｖｇｐの立ち下がりが遅延する
。すなわち、入力信号ＶｉｎがＬレベルのときはトラン
ジスタＴｒ３，Ｔｒ１１　がオンされてゲート信号Ｖｇ
ｐがＨレベルとなるとともにオフ状態にあるトランジス
タＴｒ４，Ｔｒ５間に電荷が蓄積されてＨレベルに維持
されている。そして、この状態で入力信号ＶｉｎがＬレ
ベルからＨレベルに移行すると、トランジスタＴｒ４，
Ｔｒ５間に蓄積された電荷をオン状態に移行するトラン
ジスタＴｒ５で抜くために要する時間だけゲート信号Ｖ
ｇｐの立ち下がりが遅延するため、前記実施例のヒステ
リシスインバータ２ａと同様の作用を成す。

【００２８】また、ヒステリシスインバータ回路３ｂで
は入力信号ＶｉｎがＨレベルからＬレベルに移行する際
にトランジスタＴｒ１２　の作用によりゲート信号Ｖｇ
ｎの立ち上がりが遅延する。すなわち、入力信号Ｖｉｎ
がＨレベルのときはトランジスタＴｒ７，Ｔｒ８がオフ
されてゲート信号ＶｇｎがＬレベルとなるとともにオフ
状態にあるトランジスタＴｒ７，Ｔｒ８間の電荷はオン
状態にあるトランジスタＴｒ１２　により抜かれている
。そして、この状態で入力信号ＶｉｎがＨレベルからＬ
レベルに移行すると、トランジスタＴｒ７，Ｔｒ８間に
トランジスタＴｒ７で電荷を蓄積するために要する時間
だけゲート信号Ｖｇｎの立ち上がりが遅延するため、前
記実施例のヒステリシスインバータ３ａと同様の作用を
成す。

【００２９】また、図６に示すように例えば入力端子Ｔ
ｉｎと出力段インバータ回路１のトランジスタＴｒ１の
ゲートとの間に第一のヒステリシスインバータ２ａと第
二のヒステリシスインバータ３ａを同第一のヒステリシ
スインバータ２ａから交互に３段接続し、入力端子Ｔｉ
ｎと出力段インバータ回路１のトランジスタＴｒ２のゲ
ートとの間に第二のヒステリシスインバータ３ａと第一
のヒステリシスインバータ２ａを同第二のヒステリシス
インバータ３ａから交互に３段接続すると、前記遅延時
間を二倍に拡大することができる。すなわち、初段及び
終段のヒステリシスインバータ２ａ，３ａでは前記第一
の実施例と同様な遅延時間が生成され、中段のヒステリ
シスインバータ２ａ，３ａでは遅延時間には何ら寄与し
ないため、前記第一の実施例に比して遅延時間を二倍に
拡大して貫通電流の発生をより確実に防止することがで
きる。 また、さらに多数の奇数段ずつのヒステリシスインバー
タ２ａ，３ａを接続してもよい。

【００３０】

【発明の効果】以上詳述したように、この発明はインバ
ータ回路で構成される出力回路において負荷駆動能力を
低下させることなく貫通電流の発生を防止して電源ノイ
ズの発生及び消費電力の増大を防止することができる優
れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第一の実施例を示す回路図である。

【図３】第一の実施例の動作を示す波形図である。

【図４】第一の実施例の動作を示す波形図である。

【図５】第二の実施例を示す回路図である。

【図６】第三の実施例を示す回路図である。

【符号の説明】

１　　　　出力段インバータ回路 ２　　　　第一のヒステリシスインバータ回路３　　　
　第二のヒステリシスインバータ回路Ｔｒ１　　Ｐチャ
ネルＭＯＳトランジスタＴｒ２　　ＮチャネルＭＯＳト
ランジスタＶｉｎ　　入力信号 Ｖｏｕｔ　出力信号 Ｖｃｃ　　高電位側電源 Ｖｓｓ　　低電位側電源 Ｔｉｎ　　入力端子 Ｖｇｐ　　ゲート信号 Ｖｇｎ　　ゲート信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　ＰチャネルＭＯＳトランジスタ（Ｔｒ
   １）とＮチャネルＭＯＳトランジスタ（Ｔｒ２）を高電
   位側電源（Ｖｃｃ）と低電位側電源（Ｖｓｓ）との間で
   直列に接続して出力段インバータ回路（１）を構成し、
   前記両トランジスタのゲートには共通の入力端子（Ｔｉ
   ｎ）から入力信号（Ｖｉｎ）を入力して該両トランジス
   タ（Ｔｒ１，Ｔｒ２）のドレインから出力信号（Ｖｏｕ
   ｔ　）を出力するインバータ回路であって、前記入力端
   子（Ｔｉｎ）と前記ＰチャネルＭＯＳトランジスタ（Ｔ
   ｒ１）のゲートとの間には該ゲートへ入力されるゲート
   信号（Ｖｇｐ）の立ち下がりを遅延させる第一のヒステ
   リシスインバータ（２）を介在させ、前記入力端子（Ｔ
   ｉｎ）と前記ＮチャネルＭＯＳトランジスタ（Ｔｒ２）
   のゲートとの間には該ゲートへ入力されるゲート信号（
   Ｖｇｎ）の立ち上がりを遅延させる第二のヒステリシス
   インバータ（３）を介在させたことを特徴とする出力回
   路。
2. 【請求項２】　　前記第一のヒステリシスインバータ（
   ２）はＰチャネルＭＯＳトランジスタ（Ｔｒ３）及びＮ
   チャネルＭＯＳトランジスタ（Ｔｒ４，Ｔｒ５）を高電
   位側電源（Ｖｃｃ）と低電位側電源（Ｖｓｓ）との間で
   直列に接続し、前記各トランジスタ（Ｔｒ３，Ｔｒ４，
   Ｔｒ５）のゲートに入力信号（Ｖｉｎ）を入力し、前記
   トランジスタ（Ｔｒ３，Ｔｒ４）のドレインから前記ト
   ランジスタ（Ｔｒ１）にゲート信号（Ｖｇｐ）を出力す
   るとともに、前記ゲート信号（Ｖｇｐ）をＮチャネルＭ
   ＯＳトランジスタ（Ｔｒ６）のゲートに入力し、前記ト
   ランジスタ（Ｔｒ６）のドレインは電源（Ｖｃｃ）に接
   続するとともにソースは前記トランジスタ（Ｔｒ５）の
   ドレインに接続して構成し、前記第二のヒステリシスイ
   ンバータ（３）はＰチャネルＭＯＳトランジスタ（Ｔｒ
   ７）及びＮチャネルＭＯＳトランジスタ（Ｔｒ８，Ｔｒ
   ９）を高電位側電源（Ｖｃｃ）と低電位側電源（Ｖｓｓ
   ）との間で直列に接続し、各トランジスタ（Ｔｒ７，Ｔ
   ｒ８，Ｔｒ９）のゲートに前記入力信号（Ｖｉｎ）を入
   力し、トランジスタ（Ｔｒ８，Ｔｒ９）のドレインから
   前記トランジスタ（Ｔｒ２）にゲート信号（Ｖｇｎ）を
   出力するとともに、前記ゲート信号（Ｖｇｎ）をＰチャ
   ネルＭＯＳトランジスタ（Ｔｒ１０　）のゲートに入力
   し、同トランジスタ（Ｔｒ１０　）のドレインは電源（
   Ｖｓｓ）に接続し、ソースはトランジスタ（Ｔｒ７）の
   ドレインに接続して構成したことを特徴とする請求項１
   記載の出力回路。
3. 【請求項３】　　前記第一のヒステリシスインバータ（
   ２）はＰチャネルＭＯＳトランジスタ（Ｔｒ３）及びＮ
   チャネルＭＯＳトランジスタ（Ｔｒ４，Ｔｒ５）を高電
   位側電源（Ｖｃｃ）と低電位側電源（Ｖｓｓ）との間で
   直列に接続し、前記各トランジスタ（Ｔｒ３，Ｔｒ４，
   Ｔｒ５）のゲートに入力信号（Ｖｉｎ）を入力し、前記
   トランジスタ（Ｔｒ３，Ｔｒ４）のドレインから前記ト
   ランジスタ（Ｔｒ１）にゲート信号（Ｖｇｐ）を出力す
   るとともに、前記入力信号（Ｖｉｎ）をＰチャネルＭＯ
   Ｓトランジスタ（Ｔｒ１１　）のゲートに入力し、前記
   トランジスタ（Ｔｒ１１　）のソースは高電位側電源（
   Ｖｃｃ）に接続するとともにドレインは前記トランジス
   タ（Ｔｒ５）のドレインに接続して構成し、前記第二の
   ヒステリシスインバータ（３）はＰチャネルＭＯＳトラ
   ンジスタ（Ｔｒ７，Ｔｒ８）及びＮチャネルＭＯＳトラ
   ンジスタ（Ｔｒ９）を高電位側電源（Ｖｃｃ）と低電位
   側電源（Ｖｓｓ）との間で直列に接続し、各トランジス
   タ（Ｔｒ７，Ｔｒ８，Ｔｒ９）のゲートに前記入力信号
   （Ｖｉｎ）を入力し、前記トランジスタ（Ｔｒ８，Ｔｒ
   ９）のドレインから前記トランジスタ（Ｔｒ２）にゲー
   ト信号（Ｖｇｎ）を出力するとともに、前記入力信号（
   Ｖｉｎ）をＮチャネルＭＯＳトランジスタ（Ｔｒ１２　
   ）のゲートに入力し、該トランジスタ（Ｔｒ１２　）の
   ソースは電源（Ｖｓｓ）に接続し、ドレインはトランジ
   スタ（Ｔｒ７）のドレインに接続して構成したことを特
   徴とする請求項１記載の出力回路。
4. 【請求項４】　　前記入力端子（Ｔｉｎ）と前記出力段
   インバータ回路（１）の前記トランジスタ（Ｔｒ１）の
   ゲートとの間には前記第一のヒステリシスインバータ（
   ２）及び第二のヒステリシスインバータ（３）を交互に
   奇数段接続し、前記入力端子（Ｔｉｎ）と前記出力段イ
   ンバータ回路（１）の前記トランジスタ（Ｔｒ２）のゲ
   ートとの間には前記第二のヒステリシスインバータ（３
   ）及び第一のヒステリシスインバータ（２）を交互に奇
   数段接続し、前記入力端子（Ｔｉｎ）と各トランジスタ
   （Ｔｒ１，Ｔｒ２）間のヒステリシスインバータの段数
   は同数としたことを特徴とする請求項１記載の出力回路
   。