JPH04258017A - ディレイ回路 - Google Patents
ディレイ回路Info
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- JPH04258017A JPH04258017A JP3018883A JP1888391A JPH04258017A JP H04258017 A JPH04258017 A JP H04258017A JP 3018883 A JP3018883 A JP 3018883A JP 1888391 A JP1888391 A JP 1888391A JP H04258017 A JPH04258017 A JP H04258017A
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- Japan
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- input signal
- channel mos
- power supply
- inverter circuit
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- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 230000007704 transition Effects 0.000 claims abstract 5
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路内で各
制御信号の入力タイミングを適宜に設定するためのディ
レイ回路に関するものである。半導体集積回路を構成す
る多数の内部回路は種々のタイミングの制御信号に基づ
いて動作している。例えば半導体記憶装置では書き込み
信号とデータ信号との入力タイミングを設定するために
セットアップ時間あるいはホールド時間等を制御信号で
設定する必要がある。このような制御信号を生成するた
めに入力信号の立ち上がりに対して遅延する出力信号あ
るいは入力信号の立ち下がりに対して遅延する出力信号
を出力するディレイ回路が使用されている。
制御信号の入力タイミングを適宜に設定するためのディ
レイ回路に関するものである。半導体集積回路を構成す
る多数の内部回路は種々のタイミングの制御信号に基づ
いて動作している。例えば半導体記憶装置では書き込み
信号とデータ信号との入力タイミングを設定するために
セットアップ時間あるいはホールド時間等を制御信号で
設定する必要がある。このような制御信号を生成するた
めに入力信号の立ち上がりに対して遅延する出力信号あ
るいは入力信号の立ち下がりに対して遅延する出力信号
を出力するディレイ回路が使用されている。
【０００２】
【従来の技術】従来のディレイ回路は図６に示すような
インバータ回路１により構成されている。そして、例え
ばこのインバータ回路１のＰチャネルＭＯＳトランジス
タＴｒ１のゲート幅を小さくすることにより入力信号Ｖ
ｉｎの立ち下がりに対する出力信号Ｖｏｕｔ の立ち上
がりを遅延させたり、あるいはＮチャネルＭＯＳトラン
ジスタＴｒ２のゲート幅を小さくすることにより入力信
号Ｖｉｎの立ち上がりに対する出力信号Ｖｏｕｔ の立
ち下がりを遅延させるディレイ回路を形成し、このよう
なインバータ回路１を直列に多数段形成することにより
所要の遅延時間を設定していた。
インバータ回路１により構成されている。そして、例え
ばこのインバータ回路１のＰチャネルＭＯＳトランジス
タＴｒ１のゲート幅を小さくすることにより入力信号Ｖ
ｉｎの立ち下がりに対する出力信号Ｖｏｕｔ の立ち上
がりを遅延させたり、あるいはＮチャネルＭＯＳトラン
ジスタＴｒ２のゲート幅を小さくすることにより入力信
号Ｖｉｎの立ち上がりに対する出力信号Ｖｏｕｔ の立
ち下がりを遅延させるディレイ回路を形成し、このよう
なインバータ回路１を直列に多数段形成することにより
所要の遅延時間を設定していた。
【０００３】
【発明が解決しようとする課題】ところが、上記のよう
なディレイ回路ではインバータ回路１を構成するトラン
ジスタのオン抵抗を調節することによって遅延時間を設
定するものであるため、入力信号Ｖｉｎの立ち上がりあ
るいは立ち下がりにだけ遅延するような遅延動作を設定
する場合には充分に長い遅延時間を確保することが困難
となっていた。
なディレイ回路ではインバータ回路１を構成するトラン
ジスタのオン抵抗を調節することによって遅延時間を設
定するものであるため、入力信号Ｖｉｎの立ち上がりあ
るいは立ち下がりにだけ遅延するような遅延動作を設定
する場合には充分に長い遅延時間を確保することが困難
となっていた。
【０００４】この発明の目的は、所要の遅延時間の確保
を容易に且つ確実に行うことが可能なディレイ回路を提
供することにある。
を容易に且つ確実に行うことが可能なディレイ回路を提
供することにある。
【０００５】
【課題を解決するための手段】図１（ａ）は第一の発明
の原理説明図である。すなわち、高電位側電源Ｖｃｃと
低電位側電源Ｖｓｓとが供給されるインバータ回路１の
出力端子Ｔｏｕｔ にはＰチャネルＭＯＳトランジスタ
Ｔｒ３のソースが接続され、該ＰチャネルＭＯＳトラン
ジスタＴｒ３のドレインは容量Ｃを介して低電位側電源
Ｖｓｓに接続されるとともにＮチャネルＭＯＳトランジ
スタＴｒ４のドレインに接続され、該ＮチャネルＭＯＳ
トランジスタＴｒ４のソースは低電位側電源Ｖｓｓに接
続され、両トランジスタＴｒ３，Ｔｒ４のゲートにはイ
ンバータ回路１のＨレベルからＬレベルに移行する入力
信号Ｖｉｎ１ に同期してＨレベルからＬレベルに移行
する入力信号Ｖｉｎ２ が入力される。
の原理説明図である。すなわち、高電位側電源Ｖｃｃと
低電位側電源Ｖｓｓとが供給されるインバータ回路１の
出力端子Ｔｏｕｔ にはＰチャネルＭＯＳトランジスタ
Ｔｒ３のソースが接続され、該ＰチャネルＭＯＳトラン
ジスタＴｒ３のドレインは容量Ｃを介して低電位側電源
Ｖｓｓに接続されるとともにＮチャネルＭＯＳトランジ
スタＴｒ４のドレインに接続され、該ＮチャネルＭＯＳ
トランジスタＴｒ４のソースは低電位側電源Ｖｓｓに接
続され、両トランジスタＴｒ３，Ｔｒ４のゲートにはイ
ンバータ回路１のＨレベルからＬレベルに移行する入力
信号Ｖｉｎ１ に同期してＨレベルからＬレベルに移行
する入力信号Ｖｉｎ２ が入力される。
【０００６】図１（ｂ）は第二の発明の原理説明図であ
る。すなわち、高電位側電源Ｖｃｃと低電位側電源Ｖｓ
ｓとが供給されるインバータ回路１の出力端子Ｔｏｕｔ
にはＮチャネルＭＯＳトランジスタＴｒ５のソースが
接続され、該ＮチャネルＭＯＳトランジスタＴｒ５のド
レインは容量Ｃを介して高電位側電源Ｖｃｃに接続され
るとともにＰチャネルＭＯＳトランジスタＴｒ６のドレ
インに接続され、該ＰチャネルＭＯＳトランジスタＴｒ
６のソースは高電位側電源Ｖｃｃに接続され、両トラン
ジスタＴｒ５，Ｔｒ６のゲートにはインバータ回路１の
ＬレベルからＨレベルに移行する入力信号Ｖｉｎ１ に
同期してＬレベルからＨレベルに移行する入力信号Ｖｉ
ｎ２ が入力される。
る。すなわち、高電位側電源Ｖｃｃと低電位側電源Ｖｓ
ｓとが供給されるインバータ回路１の出力端子Ｔｏｕｔ
にはＮチャネルＭＯＳトランジスタＴｒ５のソースが
接続され、該ＮチャネルＭＯＳトランジスタＴｒ５のド
レインは容量Ｃを介して高電位側電源Ｖｃｃに接続され
るとともにＰチャネルＭＯＳトランジスタＴｒ６のドレ
インに接続され、該ＰチャネルＭＯＳトランジスタＴｒ
６のソースは高電位側電源Ｖｃｃに接続され、両トラン
ジスタＴｒ５，Ｔｒ６のゲートにはインバータ回路１の
ＬレベルからＨレベルに移行する入力信号Ｖｉｎ１ に
同期してＬレベルからＨレベルに移行する入力信号Ｖｉ
ｎ２ が入力される。
【０００７】
【作用】第一の発明ではＨレベルからＬレベルに移行す
る入力信号Ｖｉｎ１ に同期してＨレベルからＬレベル
に移行する入力信号Ｖｉｎ２ が入力されると、インバ
ータ回路１の出力端子Ｔｏｕｔ から入力信号Ｖｉｎ１
の立ち下がりから大きく遅延して立ち上がる出力信号
Ｖｏｕｔ が出力される。
る入力信号Ｖｉｎ１ に同期してＨレベルからＬレベル
に移行する入力信号Ｖｉｎ２ が入力されると、インバ
ータ回路１の出力端子Ｔｏｕｔ から入力信号Ｖｉｎ１
の立ち下がりから大きく遅延して立ち上がる出力信号
Ｖｏｕｔ が出力される。
【０００８】第二の発明ではＬレベルからＨレベルに移
行する入力信号Ｖｉｎ１ に同期してＬレベルからＨレ
ベルに移行する入力信号Ｖｉｎ２ が入力されると、イ
ンバータ回路１の出力端子Ｔｏｕｔ から入力信号Ｖｉ
ｎ１ の立ち上がりから大きく遅延して立ち下がる出力
信号Ｖｏｕｔ が出力される。
行する入力信号Ｖｉｎ１ に同期してＬレベルからＨレ
ベルに移行する入力信号Ｖｉｎ２ が入力されると、イ
ンバータ回路１の出力端子Ｔｏｕｔ から入力信号Ｖｉ
ｎ１ の立ち上がりから大きく遅延して立ち下がる出力
信号Ｖｏｕｔ が出力される。
【０００９】
【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。図２に示すディレイ回
路のインバータ回路１には高電位側電源Ｖｃｃと低電位
側電源Ｖｓｓが供給され、そのインバータ回路１の出力
端子にＰチャネルＭＯＳトランジスタＴｒ３のソースが
接続され、そのトランジスタＴｒ３のドレインは容量Ｃ
を介して電源Ｖｓｓに接続されるとともにＮチャネルＭ
ＯＳトランジスタＴｒ４のドレインに接続されている。 なお、容量Ｃはトランジスタのジャンクション容量及び
ゲート容量で実現し、その容量値はインバータ回路１を
構成するトランジスタのジャンクション容量及びトラン
ジスタＴｒ３のジャンクション容量の和より充分大きく
なるように設定され、トランジスタＴｒ３，Ｔｒ４のサ
イズはインバータ回路１を構成するトランジスタより大
きなサイズで形成され、インバータ回路１より大きな電
流駆動能力を確保している。トランジスタＴｒ３，Ｔｒ
４のゲートはインバータ回路１の入力端子に接続され、
トランジスタＴｒ４のソースは電源Ｖｓｓに接続されて
いる。
図２及び図３に従って説明する。図２に示すディレイ回
路のインバータ回路１には高電位側電源Ｖｃｃと低電位
側電源Ｖｓｓが供給され、そのインバータ回路１の出力
端子にＰチャネルＭＯＳトランジスタＴｒ３のソースが
接続され、そのトランジスタＴｒ３のドレインは容量Ｃ
を介して電源Ｖｓｓに接続されるとともにＮチャネルＭ
ＯＳトランジスタＴｒ４のドレインに接続されている。 なお、容量Ｃはトランジスタのジャンクション容量及び
ゲート容量で実現し、その容量値はインバータ回路１を
構成するトランジスタのジャンクション容量及びトラン
ジスタＴｒ３のジャンクション容量の和より充分大きく
なるように設定され、トランジスタＴｒ３，Ｔｒ４のサ
イズはインバータ回路１を構成するトランジスタより大
きなサイズで形成され、インバータ回路１より大きな電
流駆動能力を確保している。トランジスタＴｒ３，Ｔｒ
４のゲートはインバータ回路１の入力端子に接続され、
トランジスタＴｒ４のソースは電源Ｖｓｓに接続されて
いる。
【００１０】このような構成のディレイ回路では入力信
号ＶｉｎがＬレベルからＨレベルに立ち上がるとトラン
ジスタＴｒ３はオフ状態であるため、図３に示すように
入力信号Ｖｉｎの立ち上がりに対する出力信号Ｖｏｕｔ
の立ち下がり遅れ時間Ｔｐｄｒ は小さくなる。この
とき、トランジスタＴｒ４はオンされて容量Ｃの充電電
荷がトランジスタＴｒ４を介して電源Ｖｓｓに放電され
る。
号ＶｉｎがＬレベルからＨレベルに立ち上がるとトラン
ジスタＴｒ３はオフ状態であるため、図３に示すように
入力信号Ｖｉｎの立ち上がりに対する出力信号Ｖｏｕｔ
の立ち下がり遅れ時間Ｔｐｄｒ は小さくなる。この
とき、トランジスタＴｒ４はオンされて容量Ｃの充電電
荷がトランジスタＴｒ４を介して電源Ｖｓｓに放電され
る。
【００１１】一方、入力信号ＶｉｎがＨレベルからＬレ
ベルに立ち下がるとインバータ回路１はＨレベルの出力
信号を出力しようとするが、これと同時にトランジスタ
Ｔｒ３がオンされるため図３に示すようにインバータ回
路１の出力信号Ｖｏｕｔ は引き続いてＬレベルに維持
され、トランジスタＴｒ３のドレイン電流により容量Ｃ
の充電が完了するとトランジスタＴｒ３のドレイン電流
が遮断されて出力信号Ｖｏｕｔ はＨレベルとなる。こ
の結果、入力信号Ｖｉｎの立ち下がりに対する出力信号
Ｖｏｕｔ の立ち上がり遅れ時間ｔｐｄｆ は前記立ち
下がり遅れ時間ｔｐｄｒ より充分大きくなる。
ベルに立ち下がるとインバータ回路１はＨレベルの出力
信号を出力しようとするが、これと同時にトランジスタ
Ｔｒ３がオンされるため図３に示すようにインバータ回
路１の出力信号Ｖｏｕｔ は引き続いてＬレベルに維持
され、トランジスタＴｒ３のドレイン電流により容量Ｃ
の充電が完了するとトランジスタＴｒ３のドレイン電流
が遮断されて出力信号Ｖｏｕｔ はＨレベルとなる。こ
の結果、入力信号Ｖｉｎの立ち下がりに対する出力信号
Ｖｏｕｔ の立ち上がり遅れ時間ｔｐｄｆ は前記立ち
下がり遅れ時間ｔｐｄｒ より充分大きくなる。
【００１２】従って、このディレイ回路では入力信号Ｖ
ｉｎの入力に基づいて出力信号Ｖｏｕｔ の立ち上がり
遅れ時間ｔｐｄｆ を充分に確保することができ、その
構成もインバータ回路１に二つのトランジスタＴｒ３，
Ｔｒ４及び容量Ｃを追加するだけの簡単な構成で実現す
ることができる。また、容量Ｃの容量値を変更すること
により立ち上がり遅れ時間ｔｐｄｆ を調節することも
できる。
ｉｎの入力に基づいて出力信号Ｖｏｕｔ の立ち上がり
遅れ時間ｔｐｄｆ を充分に確保することができ、その
構成もインバータ回路１に二つのトランジスタＴｒ３，
Ｔｒ４及び容量Ｃを追加するだけの簡単な構成で実現す
ることができる。また、容量Ｃの容量値を変更すること
により立ち上がり遅れ時間ｔｐｄｆ を調節することも
できる。
【００１３】次に、この発明を具体化した第二の実施例
を図４及び図５に従って説明する。図４に示すディレイ
回路のインバータ回路１には高電位側電源Ｖｃｃと低電
位側電源Ｖｓｓが供給され、そのインバータ回路１の出
力端子にＮチャネルＭＯＳトランジスタＴｒ５のトレイ
ンが接続され、そのトランジスタＴｒ５のソースは容量
Ｃを介して電源Ｖｃｃに接続されるとともにＰチャネル
ＭＯＳトランジスタＴｒ６のソースに接続されている。 なお、容量Ｃは前記第一の実施例と同様にトランジスタ
のジャンクション容量及びゲート容量で実現し、その容
量値はインバータ回路１を構成するトランジスタのジャ
ンクション容量及びトランジスタＴｒ５のジャンクショ
ン容量の和より充分大きくなるように設定されている。 トランジスタＴｒ５，Ｔｒ６のゲートはインバータ回路
１の入力端子に接続され、トランジスタＴｒ６のドレイ
ンは電源Ｖｓｓに接続されている。
を図４及び図５に従って説明する。図４に示すディレイ
回路のインバータ回路１には高電位側電源Ｖｃｃと低電
位側電源Ｖｓｓが供給され、そのインバータ回路１の出
力端子にＮチャネルＭＯＳトランジスタＴｒ５のトレイ
ンが接続され、そのトランジスタＴｒ５のソースは容量
Ｃを介して電源Ｖｃｃに接続されるとともにＰチャネル
ＭＯＳトランジスタＴｒ６のソースに接続されている。 なお、容量Ｃは前記第一の実施例と同様にトランジスタ
のジャンクション容量及びゲート容量で実現し、その容
量値はインバータ回路１を構成するトランジスタのジャ
ンクション容量及びトランジスタＴｒ５のジャンクショ
ン容量の和より充分大きくなるように設定されている。 トランジスタＴｒ５，Ｔｒ６のゲートはインバータ回路
１の入力端子に接続され、トランジスタＴｒ６のドレイ
ンは電源Ｖｓｓに接続されている。
【００１４】このような構成のディレイ回路では入力信
号ＶｉｎがＬレベルからＨレベルに立ち上がるとインバ
ータ回路１はＬレベルの出力信号を出力しようとするが
、これと同時にトランジスタＴｒ５がオンされるため図
３に示すようにインバータ回路１の出力信号Ｖｏｕｔ
は引き続いてＨレベルに維持され、トランジスタＴｒ５
のドレイン電流により容量Ｃの充電が完了するとトラン
ジスタＴｒ５のドレイン電流が遮断されて出力信号Ｖｏ
ｕｔ はＬレベルとなる。この結果、入力信号Ｖｉｎの
立ち上がりに対する出力信号Ｖｏｕｔ の立ち下がり遅
れ時間ｔｐｄｒ は充分大きくなる。
号ＶｉｎがＬレベルからＨレベルに立ち上がるとインバ
ータ回路１はＬレベルの出力信号を出力しようとするが
、これと同時にトランジスタＴｒ５がオンされるため図
３に示すようにインバータ回路１の出力信号Ｖｏｕｔ
は引き続いてＨレベルに維持され、トランジスタＴｒ５
のドレイン電流により容量Ｃの充電が完了するとトラン
ジスタＴｒ５のドレイン電流が遮断されて出力信号Ｖｏ
ｕｔ はＬレベルとなる。この結果、入力信号Ｖｉｎの
立ち上がりに対する出力信号Ｖｏｕｔ の立ち下がり遅
れ時間ｔｐｄｒ は充分大きくなる。
【００１５】一方、入力信号ＶｉｎがＨレベルからＬレ
ベルに立ち下がるとトランジスタＴｒ５はオフ状態であ
るため、図５に示すように入力信号Ｖｉｎの立ち下がり
に対する出力信号Ｖｏｕｔ の立ち上がり遅れ時間ｔｐ
ｄｆ は小さくなる。このとき、トランジスタＴｒ６は
オンされて容量Ｃの充電電荷がトランジスタＴｒ６を介
して電源Ｖｃｃに放電される。
ベルに立ち下がるとトランジスタＴｒ５はオフ状態であ
るため、図５に示すように入力信号Ｖｉｎの立ち下がり
に対する出力信号Ｖｏｕｔ の立ち上がり遅れ時間ｔｐ
ｄｆ は小さくなる。このとき、トランジスタＴｒ６は
オンされて容量Ｃの充電電荷がトランジスタＴｒ６を介
して電源Ｖｃｃに放電される。
【００１６】従って、このディレイ回路では入力信号Ｖ
ｉｎの入力に基づいて出力信号Ｖｏｕｔ の立ち下がり
遅れ時間ｔｐｄｒ を充分に確保することができ、前記
第一の実施例と同様に簡単な構成で実現することができ
る。
ｉｎの入力に基づいて出力信号Ｖｏｕｔ の立ち下がり
遅れ時間ｔｐｄｒ を充分に確保することができ、前記
第一の実施例と同様に簡単な構成で実現することができ
る。
【００１７】
【発明の効果】以上詳述したように、この発明は所要の
遅延時間の確保を容易に且つ確実に行うことが可能なデ
ィレイ回路を提供することができる優れた効果を発揮す
る。
遅延時間の確保を容易に且つ確実に行うことが可能なデ
ィレイ回路を提供することができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第二の実施例の動作を示す波形図である。
【図６】従来例を示す回路図である。
１ インバータ回路
Ｖｃｃ 高電位側電源
Ｖｓｓ 低電位側電源
Ｔｏｕｔ 出力端子
Ｖｏｕｔ 出力信号
Ｔｒ３，Ｔｒ６ ＰチャネルＭＯＳトランジスタ
Ｔｒ４，Ｔｒ４ ＮチャネルＭＯＳトランジスタ
Ｃ 容量
Ｔｒ４，Ｔｒ４ ＮチャネルＭＯＳトランジスタ
Ｃ 容量
Claims (2)
- 【請求項１】 高電位側電源（Ｖｃｃ）と低電位側電
源（Ｖｓｓ）とが供給されるインバータ回路（１）の出
力端子（Ｔｏｕｔ ）にはＰチャネルＭＯＳトランジス
タ（Ｔｒ３）のソースを接続し、該ＰチャネルＭＯＳト
ランジスタ（Ｔｒ３）のドレインは容量（Ｃ）を介して
低電位側電源（Ｖｓｓ）に接続するとともにＮチャネル
ＭＯＳトランジスタ（Ｔｒ４）のドレインに接続し、該
ＮチャネルＭＯＳトランジスタ（Ｔｒ４）のソースは低
電位側電源（Ｖｓｓ）に接続し、両トランジスタ（Ｔｒ
３，Ｔｒ４）のゲートにはインバータ回路（１）のＨレ
ベルからＬレベルに移行する入力信号（Ｖｉｎ１ ）に
同期してＨレベルからＬレベルに移行する入力信号（Ｖ
ｉｎ２ ）を入力したことを特徴とするディレイ回路。 - 【請求項２】 高電位側電源（Ｖｃｃ）と低電位側電
源（Ｖｓｓ）とが供給されるインバータ回路（１）の出
力端子（Ｔｏｕｔ ）にはＮチャネルＭＯＳトランジス
タ（Ｔｒ５）のソースを接続し、該ＮチャネルＭＯＳト
ランジスタ（Ｔｒ５）のドレインは容量（Ｃ）を介して
高電位側電源（Ｖｃｃ）に接続するとともにＰチャネル
ＭＯＳトランジスタ（Ｔｒ６）のドレインに接続し、該
ＰチャネルＭＯＳトランジスタ（Ｔｒ６）のソースは高
電位側電源（Ｖｃｃ）に接続し、両トランジスタ（Ｔｒ
５，Ｔｒ６）のゲートにはインバータ回路（１）のＬレ
ベルからＨレベルに移行する入力信号（Ｖｉｎ１ ）に
同期してＬレベルからＨレベルに移行する入力信号（Ｖ
ｉｎ２ ）を入力したことを特徴とするディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018883A JPH04258017A (ja) | 1991-02-12 | 1991-02-12 | ディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018883A JPH04258017A (ja) | 1991-02-12 | 1991-02-12 | ディレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258017A true JPH04258017A (ja) | 1992-09-14 |
Family
ID=11983960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018883A Withdrawn JPH04258017A (ja) | 1991-02-12 | 1991-02-12 | ディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767719A (en) * | 1993-11-25 | 1998-06-16 | Nec Corporation | Delay circuit using capacitor and transistor |
| JP2005215248A (ja) * | 2004-01-29 | 2005-08-11 | Sony Corp | パルス生成回路および表示装置 |
-
1991
- 1991-02-12 JP JP3018883A patent/JPH04258017A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767719A (en) * | 1993-11-25 | 1998-06-16 | Nec Corporation | Delay circuit using capacitor and transistor |
| JP2005215248A (ja) * | 2004-01-29 | 2005-08-11 | Sony Corp | パルス生成回路および表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |