DE19741426C1 - Schaltungsanordnung zur Datenspeicherung - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Speicherung von Daten, bei der die Daten taktgesteuert ein- und ausgelesen werden.

Es ist allgemein bekannt, zur Speicherung, insbesondere zur kurzen Zwischenspeicherung, von Daten, die in Form logischer Signale vorliegen, Register einzusetzen. Ein Register behält seinen logischen Zustand solange bei, bis er durch ein ande­ res logisches Signal oder spezielle Steuerbefehle geändert wird.

Die Speicherung der Daten kann dynamisch, beispielsweise durch Änderung des Ladezustandes einer Kapazität, oder sta­ tisch, beispielsweise mit einer bistabilen Kippstufe, erfol­ gen. Aus der US 5,132,577 ist ein Register mit einer solchen Ladekapazität bekannt.

Die Übernahme von Daten aus dem Register erfolgt meistens zu festen Zeitpunkten, die von einem Taktsignal bestimmt werden. Der Ausgang des Registers wird nur bei bestimmten Taktphasen, beispielsweise bei einer steigenden oder fallenden Flanke, freigegeben. Eine vollständige Entkopplung des Eingangs vom Ausgang des Registers erhält man, wenn auch die Übergabe von Daten an das Register nur zu bestimmten, vom Taktsignal fest­ gelegten Zeitpunkten möglich ist, und die Übergabe und Über­ nahme zu verschiedenen Zeitpunkten erfolgt. Durch die Ent­ kopplung ist sichergestellt, dass ein Datum nicht von einem nachfolgenden Datum überschrieben wird, bevor es ausgelesen ist. Prinzipiell besteht ein solches Register aus einer Ein­ heit zur Speicherung eines Datums, einem getakteten Schalter zur Übergabe der Daten an die Einheit und einem getakteten Schalter zur Übernahme der Daten von einer Vorstufe. Die Schalter müssen zu jedem Zeitpunkt zueinander unterschiedli­ che Schaltzustände einnehmen. Ist ein Schalter geöffnet, so muss der andere geschlossen sein und umgekehrt.

Die Datenweitergabe vom Eingang zum Ausgang des Registers setzt sich aus einem Übergabeschritt, bei dem die Daten an die Schaltung übergeben werden, und einem Übernahmeschritt, bei dem die Daten von der Schaltung übernommen werden, zusam­ men.

Nachteil hierbei ist, dass ein Datum am Eingang des Registers erst nach einer Periodendauer am Ausgang verfügbar ist. Um die Daten verlustfrei zu speichern, muss die Taktfrequenz des Taktsignals doppelt so groß sein wie die Frequenz, mit der die Daten am Eingang des Registers ihren Zustand ändern kön­ nen. Anders ausgedrückt, können Änderungen des Zustandes der Daten nur mit der halben Frequenz wie der des Taktsignals er­ folgen.

Aufgabe der vorliegenden Erfindung ist es, eine effektivere Möglichkeit zur taktgesteuerten Speicherung von Daten anzuge­ ben.

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruches 1 gelöst.

Die Erfindung hat den Vorteil, dass die Frequenz, mit der die Daten ihren Inhalt ändern können, gleich der Frequenz des Taktsignals ist. Bei der erfindungsgemäßen Schaltungsanord­ nung werden Eingangsdaten mit jeder fallenden und jeder stei­ genden Taktsignalflanke gespeichert.

Vorteilhaft ist weiterhin, dass die Leistungsaufnahme je Speicherzyklus gegenüber bekannten Schaltungsanordnungen zur Datenspeicherung nahezu unverändert ist.

Vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird nachfolgend anhand von Figuren näher er­ läutert. Es zeigen:

Fig. 1 ein Prinzipschaltbild der Erfindung;

Fig. 2 ein Ausführungsbeispiel einer Speichervorrichtung;

Fig. 3 ein Signaldiagramm zur Erläuterung der Erfindung und

Fig. 4 eine erfindungsgemäße Schaltungsanordnung.

Gemäß dem Prinzipschaltbild in Fig. 1 weist die erfindungs­ gemäße Schaltungsanordnung eine erste Speichervorrichtung M1 und erste Schalteinrichtungen S1, S2 auf. Zu der ersten Spei­ chervorrichtung M1 und den ersten Schalteinrichtungenn S1, S2 sind eine zweite Speichervorrichtung M2 und zweite Schaltein­ richtungen ST1, ST2 parallelgeschaltet. Die Schalteinrichtun­ gen S1, S2, ST1, ST2 sind jeweils taktgesteuert. Die ersten Schalteinrichtungen S1, S2 sind nach Fig. 1 als ein erster Schalter S1 vor der ersten Speichervorrichtung M1 und als zweiter Schalter S2 nach der Speichervorrichtung M1 ausge­ führt. Die Schalter S1, S2 sind jeweils von einem Taktsignal Φ gesteuert. Bei einem bestimmten Taktsignal, beispielsweise der logischen Eins, ist der Schalter S1 geschlossen und der Schalter S2 geöffnet.

Die zweiten Schalteinrichtungen ST1, ST2 bestehen hier aus einem ersten Parallelschalter ST1 vor der zweiten Speicher­ vorrichtung M2 und einem zweiten Parallelschalter ST2 nach der zweiten Speichervorrichtung M2. Den Parallelschaltern ST1, ST2 ist ebenfalls das Taktsignal Φ zuführbar.

Zu einem bestimmten Zeitpunkt nimmt der erste Parallelschal­ ter ST1 den gleichen Zustand an wie der zweite Schalter S2, der zweite Parallelschalter ST2 den gleichen Zustand wie der erste Schalter S1 an.

Der Anschluss des Schalters S1, der nicht mit der ersten Speichervorrichtung M1 verbunden ist und der Anschluss des ersten Parallelschalters ST1, der nicht mit der zweiten Spei­ chervorrichtung M2 verbunden ist, sind miteinander verbunden und bilden den Eingang IN der Schaltungsanordnung. Der An­ schluss des zweiten Schalters S2, der nicht mit der ersten Speichervorrichtung M1 verbunden ist, und der Anschluss des zweiten Parallelschalters ST2, der nicht mit der zweiten Speichervorrichtung M2 verbunden ist, sind miteinander ver­ bunden und bilden den Ausgang OUT der Schaltungsanordnung.

Gemäß Fig. 2 lassen sich die erste Speichervorrichtung M1 und die zweite Speichervorrichtung M2 aus jeweils einer Kapa­ zität C aufbauen, die zwischen einem Bezugspotential V_SS und einem Außenanschluss der jeweiligen Speichervorrichtung M1, M2 geschaltet ist. Der Außenanschluss kann der Eingangs- oder der Ausgangsanschluss der jeweiligen Speichervorrichtung M1, M2 sein. Bei der ersten Speichervorrichtung M1 wird die Ver­ bindung der Kapazität C mit dem Außenanschluss als Knoten­ punkt K1, bei der zweiten Speichervorrichtung M2 als Knoten­ punkt K2 bezeichnet.

Die Funktionsweise der erfindungsgemäßen Schaltungsanordnung nach Fig. 1 wird nachfolgend anhand von Fig. 3 erläutert. Dabei wird ohne Beschränkung der Allgemeinheit für die Spei­ chervorrichtungen M1, M2 jeweils die Ausführungsform mit ei­ ner Speicherkapazität C nach Fig. 2 zugrundegelegt. Die prinzipielle Funktionsweise der erfindungsgemäßen Schaltungs­ anordnung ist von der Ausführungsform der Speichervorrichtun­ gen M1, M2 unabhängig.

Im Signaldiagramm nach Fig. 3 sind über der Zeit t das Takt­ signal Φ, ein beliebig gewähltes Eingangssignal INS, ein er­ stes Speichersignal MS1, das hier am ersten Knotenpunkt K1 der Speichervorrichtung M1 auftritt, ein zweites Speichersi­ gnal MS2, das hier am zweiten Knotenpunkt K2 der Speichervor­ richtung M2 auftritt und das Ausgangssignal OUTS der Schal­ tungsanordnung aufgetragen.

Es wird davon ausgegangen, dass bei einer logischen Null des Taktsignals Φ der erste Schalter S1 und der zweite Parallel­ schalter ST2 geschlossen sind und der zweite Schalter S2 und der erste Parallelschalter ST1 geöffnet sind. Bei einer logi­ schen Eins des Taktsignals sind der erste Schalter S1 und der zweite Parallelschalter ST2 geöffnet, der zweite Schalter S2 und der erste Parallelschalter ST1 geschlossen.

Außerdem wird angenommen, dass zu Beginn der Betrachtung alle Signale logisch Null sind, beispielsweise aufgrund eines Re­ sets.

Während das Taktsignal Φ logisch Null ist, wird eine stei­ gende Flanke des Eingangssignals INS vom ersten Speichersi­ gnal MS1 nach einer kurzen durch die Laufzeit der Signale be­ dingten Verzögerung übernommen. Das zweite Speichersignal MS2 nimmt erst nachdem das Taktsignal Φ logisch Eins ist, etwas zeitverzögert den logischen Zustand des Eingangssignals INS, also die logische Eins an. Beim Wechsel des Taktsignals Φ zur logischen Eins wird der zweite Schalter S2 geschlossen und das Ausgangssignal OUTS übernimmt, wiederum etwa zeitver­ zögert, die logische Eins des Speichersignals MS1.

Eine auf die steigende Flanke folgende fallende Flanke des Taktsignals Φ bleibt auf das erste Speichersignal MS1, das zweite Speichersignal MS2 und das Ausgangssignal OUTS ohne Einfluss, solange das Eingangssignal INS auf der logischen Eins bleibt.

Eine fallende Flanke des Eingangssignals INS wird von dem er­ sten Speichersignal MS1 während der logischen Null des Takt­ signals Φ übernommen. Das zweite Speichersignal MS2 nimmt die logische Null des Eingangssignals erst mit der logischen Eins des Taktsignals Φ an. Etwa zum gleichen Zeitpunkt über­ nimmt das Ausgangssignal OUTS die logische Null des ersten Speichersignals MS1.

Ein erneuter Wechsel des Eingangssignals INS zur logischen Eins, während das Taktsignal Φ logisch Eins ist, wird von dem zweiten Speichersignal MS2, lediglich etwas zeitverzö­ gert, übernommen. Die Übernahme der logischen Eins des Ein­ gangssignals INS erfolgt beim ersten Speichersignal MS1 erst nach einem Wechsel des Taktsignals Φ zur logischen Null. Et­ wa zu diesem Zeitpunkt wird aber bereits die logische Eins des zweiten Speichersignals MS2 an das Ausgangssignal OUTS weitergegeben.

Eine fallende Flanke des Eingangssignals INS während einer logischen Null des Taktsignals Φ wird vom ersten Speichersi­ gnal MS1 leicht verzögert übernommen. Beim zweiten Speicher­ signal MS2 erfolgt die Übernahme der logischen Null erst nach dem Wechsel des Taktsignals Φ zur logischen Eins. Etwa zu diesem Zeitpunkt erfolgt der Wechsel des Ausgangssignals OUTS zur logischen Null auf Grund der fallenden Flanke des ersten Speichersignals MS1.

Eine Änderung des Zustandes des Eingangssignals INS wird also bei jeder Taktflanke, sowohl bei der steigenden als auch bei der fallenden Flanke, von dem Ausgangssignal OUTS übernommen.

Eine mögliche Umsetzung der Prinzipschaltung nach Fig. 1 in eine konkrete Schaltung ist in Fig. 4 angegeben. Das Ausfüh­ rungsbeispiel nach Fig. 4 weist einen ersten Inverter INV1 auf, der eingangsseitig mit einem ersten Schalttransistor von einem ersten Leitungstyp SN1 und ausgangsseitig mit einem er­ sten Schalttransistor von einem zweiten Leitungstyp SP2 ver­ bunden ist. Dem ersten Inverter INV1 ist eine Reihenschaltung eines Verriegelungstransistors vom zweiten Leitungstyp VP mit einem zweiten Inverter INV2 parallelgeschaltet. Der Ausgang des ersten Inverters INV1 ist dabei mit dem Eingang des zwei­ ten Inverters INV2 verbunden. Die Gate-Anschlüsse des ersten Schalttransistors vom ersten Leitungstyp SN1, des Verriege­ lungstransistors vom zweiten Leitungstyp VP und des ersten Schalttransistors vom zweiten Leitungstyp SP1 sind mit einem Anschluss für das Taktsignal Φ verbunden.

Außerdem enthält das Ausführungsbeispiel nach Fig. 4 einen dritten Inverter INV3, der eingangsseitig mit einem zweiten Schalttransistor vom zweiten Leitungstyp SP2 und ausgangssei­ tig mit einem zweiten Schalttransistor vom ersten Leitungstyp SN2 verbunden ist. Dem dritten Inverter INV3 ist eine Reihen­ schaltung aus einem zweiten Verriegelungstransistor VN vom ersten Leitungstyp und einem vierten Inverter INV4 parallel­ geschaltet. Der Ausgang des dritten Inverters INV3 ist dabei an den Eingang des vierten Inverters INV4 angeschlossen. Die Gate-Anschlüsse des zweiten Schalttransistors vom zweiten Leitungstyp SP2, des zweiten Verriegelungstransistors VN und des zweiten Schalttransistors vom ersten Leitungstyp SN2 sind mit einem Anschluss für das Taktsignal Φ verbunden.

Bei durchgeschaltetem ersten Verriegelungstransistor VP sind der erste Inverter INV1 und der zweite Inverter INV2 anti­ parallel geschaltet. Analog dazu sind der dritte Inverter INV3 und der vierte Inverter INV4 antiparallel geschaltet, wenn der zweite Verriegelungstransistor VN durchgeschaltet ist.

Die dem ersten Inverter INV1 abgewandte Kanalseite des ersten Schalttransistors vom ersten Leitungstyp SN1 und die dem dritten Inverter INV3 abgewandte Kanalseite des zweiten Schalttransistors vom zweiten Leitungstyp SP2 sind mit dem Ausgang eines Eingangsinverters EINV verbunden. Eingangssei­ tig ist der Eingangsinverter EINV mit dem Eingangsanschluss IN der Schaltungsanordnung verbunden.

Die dem ersten Inverter INV1 abgewandte Kanalseite des ersten Schalttransistors vom zweiten Leitungstyp SP1 und die dem dritten Inverter INV3 abgewandte Kanalseite des zweiten Schalttransistors vom ersten Leitungstyp SN2 sind mit dem Eingang eines ersten Ausgangsinverters AINV1 verbunden. Der Ausgang des ersten Ausgangsinverters AINV1 ist mit dem Ein­ gang eines zweiten Ausgangsinverters AINV2 und mit der Seri­ enschaltung eines dritten und vierten Ausgangsinverters AINV3, AINV4 verbunden. Der Ausgang des zweiten Ausgangsin­ verters AINV2 ist mit dem Ausgangsanschluss OUT der Schal­ tungsanordnung verbunden. Der Ausgang des dem dritten Aus­ gangsinverter AINV3 nachgeschalteten vierten Ausgangsinver­ ters AINV4 ist an einen invertierenden Ausgang OUT ange­ schlossen.

Der Eingangsinverter INV sowie sämtliche Ausgangsinverter dienen zur Erhöhung der Treiberleistung. Für die prinzipielle Wirkungsweise des Ausführungsbeispieles sind sie nicht von Bedeutung. Der erste Inverter INV1, der zweite Inverter INV2 und der Verriegelungstransistor vom zweiten Leitungstyp VP bilden die Speichervorrichtung M1. Der dritte Inverter INV3, der vierte Inverter INV4 und der Verriegelungstransistor vom ersten Leitungstyp VN bilden die Speichervorrichtung M2.

In Fig. 4 ist der erste Schalttransistor vom ersten Leitung­ styp SN1 ein n-Kanaltransistor und der zweite Schalttransi­ stor vom zweiten Leitungstyp SP2 ein p-Kanaltransistor. Bei jedem logischen Zustand des Taktsignals Φ wird daher das Eingangssignal INS in einer der Speichervorrichtungen M1, M2 gespeichert, nämlich bei einer logischen Null des Taktsignals Φ in der Speichervorrichtung M2 und bei einer logischen Eins des Taktsignals Φ in der Speichervorrichtung M1.

Bei einer logischen Eins des Taktsignals Φ ist der erste Schalttransistor SN1 geöffnet und der Verriegelungstransistor vom zweiten Leitungstyp VP, hier ein p-Kanaltransistor, ge­ öffnet. Das Eingangssignal INS wird vom ersten Inverter INV1 invertiert und dem zweiten Inverter INV2 zugeführt. Wechselt das Taktsignal Φ zur logischen Null, so wird der Verriege­ lungstransistor vom zweiten Leitungstyp VP durchgeschaltet. Aufgrund der Mitkopplungsstruktur des ersten und zweiten In­ verters INV1, INV2 wird der logische Zustand der Speichervor­ richtung M1 der vor der Durchschaltung des Verriegelungstran­ sistors vom zweiten Leitungstyp VP vorlag, beibehalten. Da der erste Schalttransistor vom ersten Leitungstyp SN1 bei der logischen Null des Taktsignals Φ gesperrt ist, kann während dieser Taktphase dieser Zustand nicht vom Eingangssignal INS überschrieben werden.

Der Speichervorgang der Speichervorrichtung M2 verläuft ana­ log.

Die Erfindung ist anhand eines Registers in 1-Phasentechnik, also mit einer 1-Phasentaktsteuerung, beschrieben. Sie lässt sich jedoch ohne weiteres auch auf Mehr-Phasentaktsysteme ausweiten.

Claims (4)

1. Schaltungsanordnung mit einer ersten Speichervorrichtung (M1) zur Datenspeicherung und ersten mit einem Taktsignal Φ getakteten Schalteinrichtungen (S1, S2) zur Entkopplung des Eingangs (IN) der Schaltungsanordnung von ihrem Ausgang (OUT), dadurch gekennzeichnet, dass zu der ersten Speichervorrichtung (M1) und zu den ersten Schalteinrichtun­ gen (S1, S2) eine zweite Speichervorrichtung (M2) und zweite Schalteinrichtungen (ST1, ST2) zur Entkopplung des Eingangs (IN) der Schaltungsanordnung von ihrem Ausgang (OUT) paral­ lelgeschaltet sind und die zweiten Schalteinrichtungen (ST1, ST2) im Gegentakt zu den entsprechenden ersten Schalteinrich­ tungen (S1, S2) getaktet sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, dass die ersten Schalteinrichtungen (S1, S2) einen ersten MOS-Transistor von einem ersten Leitungstyp (SN1) vor der ersten Speichervorrichtung (M1) und einen er­ sten MOS-Transistor von einem zweiten Leitungstyp (ST1) nach der ersten Speichervorrichtung (M1) aufweisen und die zweiten Schalteinrichtungen (ST1, ST2) einen zweiten MOS-Transistor vom zweiten Leitungstyp (SP2) vor der zweiten Speichervor­ richtung (M2) und einen zweiten MOS-Transistor vom ersten Leitungstyp (SN2) nach der zweiten Speichervorrichtung (M2) einschließen.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens eine der Speichervor­ richtungen (M1, M2) ein Paar antiparallelgeschalteten Inver­ ter (INV1, INV2) aufweist.

4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens eine der Speichervor­ richtungen (M1, M2) eine Speicherkapazität (C) aufweist, die zwischen einem Außenanschluss der jeweiligen Speichervorrich­ tung (M1, M2) und einem Bezugspotential (V_ss) geschaltet ist.