DE2455165A1 - Austauschbarer speicher fuer elektronische datenverarbeitungsvorrichtungen - Google Patents

Description

"Austauschbarer Speicher für elektronische Datenverarbeitungsvorrichtungen"

Die vorliegende Erfindung bezieht sich ganz allgemein auf elektronische Vorrichtungen zur Verarbeitung digitaler Daten und insbesondere auf einen austauschbaren Speicher mit einer neuartigen Kernspeicher-S teuerschal tung.

Der Stand der Technik kennt elektronische Vorrichtungen zur Verarbeitung digitaler Daten für spezielle Anwendungen in relativ kleinen Geräten, etwa elektronischen Büromaschinen einschliesslich Registrierkassen. Ein solches System enthält t/pischerweise einen

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Prozessor für digitale Daten, der häufig auch Mikroprozessor genannt wird. Dieser Prozessor ist mit einem Festwertspeicher (Read-only Memory; ROM) zur Speicherung von Programmanweisungen, mit einem Direktzugriffsspeicher (Randomspeicher; RAM) zur Speicherung von sich ändernden Arbeitsdaten oder variablen Daten und mit Ein- und Ausgabegeräten (I/O) zur Eingabe numerischer und funktionaler Daten in das System und zum Darstellen und Drucken der Ausgabedaten verbunden. Der Mikroprozessor und die Spei eher ei nheiten enthalten häufig hochintegrierte Schaltungen auf der Basis von Metalloxyd-Hal blei tern (MOS).

Ein Direktzugriffsspeicher auf Halbleiterbasis, der in einer solchen Vorrichtung benutzt wird, ist jedoch kein permanenter Speicher. Das bedeutet, dass bei einem Ausfall der Energieversorgung für das Gerät alle gespeicherten Daten unwiderruflich verloren sind. In einer elektronischen Büromaschine, etwa einer Registrierkasse, könnte dies zu einem sehr ernsten Verlust wertvoller, gespeicherter Daten, beispielsweise vertraulichen Waren-, Buchhaltungsund Verkaufssummen, führen. Um dies zu verhindern, ist normalerweise eine Hilfsenergieversorgung, etwa durch eine Batterie, erforderlich, so dass bei einem Ausfall der Primärenergieversorgung in einer als Notfall anzusehenden Leseoperation innerhalb eines bestimmten Zeitintervall es die Daten noch wiedergewonnen werden können. Nach Ablauf dieses vorgegebenen Zeitintervall es sind jedoch die Daten trotzdem unabänderlich verloren.

Eine Alternative zur Anwendung eines Halbleiter-Direktzugriffsspeichers stellt die Benutzung eines Magnetkernspeichers dar, welcher die Information unabhängig von der Energieversorgung

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permanent hält. Für Fachleute von Datenverarbeitungseinrichtungen auf Halbleiterbasis ist einzusehen, dass aus Gründen der Effizienz und der Wirtschaftlichkeit Mikroprozessoren mit einer (zeitverschachtelt) im Zeitraster betriebenen ("time-shared") Adressenhauptleitung (Adressen-Bus) und einer im Zeitraster (zeitverschachtelt) betriebenen ("time-shared") Anweisungs- und Datenhauptleitung (Anweisungs- und Daten-Bus) verbunden sind. Die Adressenhauptleitung dient für den Zugriff auf den Programm-Festwertspeicher und den Daten-Direktzugriffsspeicher während abwechselnder Zeitintervalle, und die Anweisungs- und Datenhauptleitung dient zur abwechselnden Übertragung von Anweisungssignalen aus dem Festwertspeicher und von in zwei Richtungen fliessenden Datensignalen aus dem Direktzugriffsspeicher. Die letztgenannten Signale werden für simultane Lese- und Schreiboperationen im Halbleiter-Direktzugriffsspeicher benutzt. Da die Lese- und Schreiboperationen in einem Magnetkern-Direktzugriffsspeicher mehrere Schritte während aufeinanderfolgender Zeitintervalle benötigen, kann ein Magnetkernspeicher nicht ohne weiteres einen Halbleiterspeicher in einer Datenverarbeitungseinrichtung, welche eine zeitverschachtelte Adressierung vorsieht und Anweisungsund Datensarhmelleitungen für einen Halbleiter-Direktzugriffsspeicher enthält, ersetzen, weil in einem Halbleiter-Direktzugriffsspeicher Lese- und Schreiboperationen gleichzeitig ausgeführt werden. -

Es ist daher Aufgabe dieser Erfindung, eine neuartige Kernspeicher-Steuerschaltung zu schaffen, so dass ein Magnetkern-Direktzugriffsspeicher, der einen permanenten Charakter hat und einen zweiteiligen Speicherzyklus für aufeinanderfolgende Lese- und

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Schreiboperationen besitzt, einen Halbleiter-Direktzugriffsspeicher, welcher die Informationen nicht permanent speichert und Lese- und Schreiboperationen simultan ausführen kann und sich in einer bekannten Datenverarbeitungsvorrichtung mit im Zeitraster (zeitverschachtelt) betriebenen Adressen-, Anweisungs- und Datensammelleitungen (Bus-System) befindet, ersetzen kann, wobei die Adressensammelleitung (Adressen-Bus) auf den Programm-Festwertspeicher, der das Programm enthält, und auf den Direktzugriffsspeicher, der die Daten enthält, in abwechselnden Zeitintei— vallen zugreift, und wobei die Anweisungs- und Datensammelleitung (Anweisungs- und Daten-Bus) abwechselnd Anweisungssignale aus dem Festwertspeicher und in zwei Richtungen fliessende Datensignale aus dem Direktzugriffsspeicher für gleichzeitig stattfindende Lese- und Schreiboperationen in einem Halbleiter-Direktzugriffsspeicher führt. Die Kernspeicher-Steuerschaltung der vorliegenden Erfindung ermöglicht einen kompatiblen Austausch eines simultan arbeitenden Halbleiter-Direktzugriffsspeichers in einer Datenverarbeitungseinrichtung gegen einen Magnetkern-Direktzugriffsspeicher, der nur sequentielles Lesen und Schreiben ermöglicht, ohne dass der Halbleiterspeicher modifiziert werden müsste. Im Zusammenhang mit elektronischen Büromaschinen, etwa Registrierkassen, können Anwender daher nach ihren speziellen Bedürfnissen wählen, d.h. entweder Geräte mit Halbleiter-Direktzugriffsspeichern nicht permanenter Art und mit zusätzlicher Energieversorgung, etwa aus einer Batterie, oder Magnetkern-Direktzugriffsspeicher mit zugehöriger Kernspeicher-Steuerschaltung, wobei die Geräte ansonsten völlig identisch sind. In der bevorzugten Ausführungsform dieser Erfindung stellt der Austausch von Halbleiter- und Magnetkern-Direktzugriffsspeichern eine höchst einfache Installationsaufgabe

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Im einzelnen sieht die vorliegende Erfindung eine Kernspeichei— Steuerschaltung in Kombination mit einer bekannten elektronischen Verarbeitungseinrichtung für digitale Daten vor. Die Datenverarbeitungseinrichtung enthält: Zentrale Verarbeitungseinrichtungen (Prozessor) zur Aufnahme und zum Ausführen von Programmanweisungssignalen aus einem adressierbaren Programm-Festwertspeicher, zum Auffinden von Signalen für variable Ausgangsdaten und zum gleichzeitigen Eingeben von Signalen für variable Eingabedaten in einen adressierbaren Halbleiter-Direktzugriffsspeicher nicht permanenter Art; eine im Zeitraster (zeitverschachtelt) betriebene ("Time sharing") Adressensammelleitung (Adressen-Bus) zum Empfangen von Adressignalen aus den Verarbeitungseinrichtungen und zum sequentiellen und wiederholten Zugriff auf vorgegebene Adressen im Festwertspeicher und im Direktzugriffsspeicher , während erster und zweiter, nicht direkt aufeinanderfolgender Zeitintervalle; eine im Zeitraster (zeitverschachtelt) betriebene ("time sharing") Anweisungs- und Datensammelleitung (Anweisungsund Daten-Bus), welche mit den Verarbeitungseinrichtungen verbunden ist, die Anweisungssignale während der zweiten Zeitintervalle erhält, die Ausgangsdatensignale holt und die Eingangsdatensignale während der ersten Zeitintervalle eingibt, wobei beide Sammelleitungen während der Zeit zwischen den ersten und zweiten Zeitintervallen gelöscht werden; und Schreibbefehl-Einrichtungen, welche die Verarbeitungseinrichtungen mit dem Direktzugriffsspeicher verbinden und Schreibbefehl-Signale zum Direktzugriffsspeicher liefern, um die Eingangsdatensignale, die sich dort befinden, während bestimmter der ersten Zeitintervalle in Übereinstimmung mit den Anweisungssignalen im Festwertspeicher zu übertragen.

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Die der vorliegenden Erfindung zugrundeliegende Kernspeicher-Steuerschaltung verbindet die Adressensammelleitung (Adressen-Bus), die Anweisungs- und Datensammelleitung (Anweisungsund Daten-Bus) und die Schreibbefehl-Einrichtungen des Datenverarbeitungssystems in kompatibler Weise mit einem bekannten, permanenten Magnetkern-Direktzugriffsspeicher, für welchen sich wiederholende Speicherzyklen charakteristisch sind. Jeder Speicherzyklus wird nach einem zweiten Zeitintervall eingeleitet und besteht aus einem ersten und einem zweiten Teil. Ausgabedatensignale werden aus dem Kernspeicher während des ersten Teils herausgeholt und Eingabedatensignale werden in den Kernspeicher während des zweiten Teils eingegeben. Die Kernspeicher-Steuerschaltung besteht aus folgenden Komponenten: Einrichtungen zum Erzeugen von Speicherzyklus-Taktsignalen für die sich wiederholende Einleitung eines Speicherzyklus und die Bestimmung des ersten und zweiten Abschnittes hiervon, Einrichtungen zum Erzeugen von Kernspeicher-Schreibsignalen für die Steuerung des Kernspeichers bei der Eingabe von Eingabedatensignalen während bestimmter zweiter Abschnitte in Abhängigkeit von den Schreibbefehl-Signalen, die von den Schreibbefehl-Einrichtungen geliefert werden, Einrichtungen zum Sperren oder Halten von Adressen zwecks Stabilisierung der Direktzugriffsspeicher-Adressignale, die von der Adressensammelleitung während des zweiten Zeitintervalles nach dem ersten Abschnitt geliefert werden, vor jedem ersten Teil eines Speicherzyklus, Einrichtungen zum Sperren oder Halten von Daten zwecks Stabilisierung der Eingabedatensignale aus der Anweisungs- und Datensammelleitung während des ersten Zeitintervall es nach dem zweiten Abschnitt vor jedem zweiten Abschnitt und Einrichtungen zur Ausgabe von Daten mit dem Ziel,

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am Ausgang die aus dem Kernspeicher geholten und zur Anweisungsund Datensammelleitung während jedes ersten Zeitintervalles übertragenen Ausgangsdatensignale darzustellen und den Ausgang der Dateniusgabeeinrichtungen während jedes zweiten Zeitintervalles zu isolieren. Die Kernspeicher-Steuerschaltung macht dabei den Magnetkern-Direktzugriffsspeicher, der sequentiell für Lese- und Schreiboperationen betrieben werden muss, gegen den Halbleiter-Direktzugriffsspeicher, dessen Lese- und Schreiboperationen simultan vollzogen werden, austauschbar.

Die Erfindung lässt sich wie folgt zusammenfassen:

Es ist ein austauschbarer Speicher mit einer neuartigen Kernspeicher-Steuerschaltung vorgesehen, so dass ein permanenter Magnetkern-Direktzugriffsspeicher mit einem zweiteiligen Speicherzyklus für aufeinanderfolgende Lese- und Schreiboperationen einen nichtpermanenten Halbleiter-Direktzugriffsspeicher, dessen Lese- und Schreiboperationen simultan ablaufen, in einem bekannten Halbleiter-Verarbeitungssystem für digitale Daten ersetzen kann. Das Datenverarbeitungssystem soll eine im Zeitraster (zeitverschachtelt) betriebene ("time sharing") Adressensammelleitung (Adressen-Bus) und eine im Zeitraster (zeitverschachtelt) betriebene ("time sharing") Anweisungs- und Datensammelleitung (Anweisungs- und Daten-Bus) enthalten, wobei die Adressensammelleitung dazu dient, auf den Programm-Festwertspeicher und den Daten-Direktzugriffsspeicher während verschiedener Zeitintervalle zuzugreifen, und wobei die Anweisungs- und Datensammelleitung dazu dient, abwechselnd Anweisungssignale aus dem Festwertspeicher und in verschiedene Richtungen fliessende Daten-

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signale aus dem Direktzugriffsspeicher zu übertragen. Die letztgenannten Signale dienen für simultan ablaufende Lese- und Schreiboperationen in einem Halbleiter-Direktzugriffsspeicher. Die Kernspeicher-Steuerschaltung ermöglicht einen kompatiblen Austausch des Halbleiter-Direktzugriffsspeichers in der Datenverarbeitungseinrichtung gegen einen Magnetkern-Direktzugriffsspeicher, ohne dass Schaltungsänderungen am Halbleiterspeicher durchgeführt werden müssten, wobei Lese- und Schreiboperationen im Magnetkern-Direktzugriffsspeicher nacheinander und im Halbleiter-Direktzugriffsspeicher simultan zueinander ablaufen sollen.

Die folgende Beschreibung und die Zeichnungen dienen zur weiteren Erläuterung dieser Erfindung.

Die Zeichnungen zeigen im einzelnen:

Fig. 1 ein vereinfachtes Blockschaltbild mit den wichtigsten Merkmalen des austauschbaren Speichers, der in einer elektronischen Büromaschine verwendet werden kann, und mit den Verbindungen zur Kernspeichei— Steuerschaltung dieser Erfindung;

Fig. 2 anhand von Diagrammen die Spannungspegel bestimmter Signale, die in der in Fig. 1 gezeigten Schaltung auftreten, in Abhängigkeit von der Zeit;

Fig. 3 ein vereinfachtes Schaltbild mit den wichtigsten Eigenschaften der Kernspeicher-Steuerschaltung dieser Erfindung; und

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Fig. 4 und 5 vereinfachte Schaltbilder zur Erläuterung einiger Wesensmerkmale eines bekannten Magnetkern-Direktzugriffsspeichers, der in Verbindung mit der Kernspeicher-Steuerschaltung dieser Erfindung benutzt werden könnte. - · ·

Es wird nun eine bevorzugte Ausführungsform dieser Erfindung anhand von Fig. 1 beschrieben. Fig. 1 zeigt eine bekannte elektronische Verarbeitungsvorrichtung für digitale Daten, welche integrierte Schaltungseinheiten auf der Basis von Metalloxyd-Halbleitern (MOS) enthält und in einer elektronischen Büromaschine, etwa einer Registrierkasse, verwendet werden kann. Die elektronische Datenverarbeitungsvorrichtung enthält eine Zentraleinheit (CPU) 10 oder eine zentrale Datenverarbeitungseinrichtung für digitale Daten. Einige wesentliche Merkmale dieser Einrichtung sind in Fig. 1 dargestellt, und zwar in einem grossen, oben befindlichen Block. Ein Tastenfeld mit einer bekannten Tastatur und einer zugehörigen

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Ein/Ausgabeschaltung (I/O) oder Pufferschaltung 11 ist vorgesehen, um numerische oder funktionale Datensignale in Abhängigkeit von der Betätigung mehrerer manuell zu bedienender Tasten (nicht dargestellt) zu erzeugen. Ein bekannter Programm-Festwertspeicher (ROM) 12 dient zur Speicherung adressierbarer Programmanweisungen. Eine Wiedergabeeinrichtung mit einem Bildschirm (nicht dargestellt) und einer zugehörigen Ein/Ausgabeschaltung ist für die visuelle Wiedergabe von Zeichen, welche Änderungsdaten darstellen, vorgesehen. Eine Druckeinrichtung mit einem Drucker (nicht dargestellt) und einer zugehörigen Ein/Ausgabeschaltung 14 ist ebenfalls vorhanden. Die Druckeinrichtung liefert sowohl Unterlagen über sich ändernde Information als auch Zu-

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sammenfassungen von sich ändernden Daten. Austauschbare Direktzugriffsspeicher (RAM) 16 und 17, die im unteren Teil von Fig. 1 in Blöcken mit unterbrochenen Linien dargestellt sind, können jeweils adressierbare, sich ändernde Arbeitsdaten speichern. Der Direktzugriffsspeicher 16 enthält einen bekannten, nicht permanenten Festwertspeicher 18 auf Halbleiterbasis. Der Direktzugriffsspeicher 17 enthält einen bekannten, permanenten Magnetkernspeicher 19. Die Kernspeicher-Steuerschaltung 21 befindet sich ebenfalls im Block 17. Die Direktzugriffsspeicher 16 oder sind austauschbar mit dem Verarbeitungssystem für digitale Daten verbunden.

Die Zentraleinheit 10 der bekannten Datenverarbeitungsvorrichtung, welche als ein sogenanntes "parallel verarbeitendes System" bezeichnet wird, kann Programmanweisungssignale aus dem Festwertspeicher 12 aufnehmen und ausführen und parallel dazu variable Ausgangsdatensignale aus dem Halbleiter-Direktzugriffsspeicher holen und gleichzeitig variable Eingangsdatensignale dorthin übertragen. Zur Ausführung dieser Funktionen ist eine Adressensammelleitung 22 vorgesehen, welche im 12-Bit- oder Leitungsteünehmer- oder Multiplex-Betrieb gefahren wird und Adresssignale von der Zentraleinheit 10 empfängt und nacheinander und wiederholt auf bestimmte Adressen im Program m-Festwertspeicher 12 und im Halbleiter-Direktzugriffsspeicher 18 während erster und zweiter Zeitintervalle zugreift, und zwar in einer Weise, die später noch näher beschrieben wird. Zusätzlich ist eine Anweisungs- und Datensammelleitung 23_S welche im 8-Bit- oder Leitungsteilnehmer-Betrieb gefahren wird, mit der Zentraleinheit 10 verbunden. Die Sammelleitung 23 erhält Anweisungssignale aus dem Programm-

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Festwertspeicher 12 während der zweiten Zeitintervalle, holt Ausgangsdatensignale aus dem Halbleiter-Direktzugriffsspeicher 18 und gibt Eingangsdatensignale in den Halbleiter-Direktzugriffsspeicher während der ersten Zeitintervalle ein. Die Anweisungsund Datensammelleitung 23 ist ein 8-Bit-Anweisungs-Bus, wenn sie mit dem Programm-Fesh/vertspeicher 12 operativ verbunden ist, und ein 4-Bit-Daten-Bus in zwei Richtungen, wenn sie die Zentraleinheit 10 mit den Ein/Ausgabeschaltungen und dem Halbleiter-Direktzugriffsspeicher operativ verbindet, (d.h. eine Verbindung zu und von diesem Direktzugriffsspeicher für simultane Lese- und Schreiboperationen herstellt). Eine Schreibbefehl-Einrichtung, welche aus der Aktivierungsleitung 24 für Direktzugriffsspeicher-Schreibbefehle und Ein/Ausgabeeinrichtungen besteht, verbindet die Zentraleinheit 10 mit dem Halbleiter- ' Direktzugriffsspeicher 18, um Schreibbefehl-Signale zum Speicher 18 zu senden und Eingabedatensignale während bestimmter erster Zeitintervalle in Übereinstimmung mit den Anweisungssignalen aus dem Programm-Fesb/vertspeicher 12 einzugeben. Ausserdem dient die Leitung 24 für die Lieferung eines Ein/Ausgabe-Selektionssignals, welches für die Auswahl von Ein/Ausgabeschaltungen durch die Zentraleinheit anstelle des Halbleiter-Direktzugriffsspeichers dient, so dass Daten während der oben erwähnten bestimmten ersten Zeitintervalle ausgetauscht werden können.

Da die 8-Bit-Anweisungs- und Datensammelleitung 23 als duale, in zwei Richtungen wirkende 4-Bit-Datensammelleitung arbeitet, wenn sie mit dem Halbleiter-Direktzugriffsspeicher 18 verbunden ist, ist es für den Halbleiter-Direktzugriffsspeicher möglich, an der adressierten Stelle vier Bits zu lesen und auf die Leitung

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auszugeben und gleichzeitig von dieser Leitung vier Bits zu übernehmen und an die adressierte Stelle zu schreiben. Der Magnetkern-Direktzugriffsspeicher 19 kann jedoch nicht gleichzeitig gelesen und beschrieben werden. Ein Magnetkern-Direktzugriffsspeicher besitzt lypischerweise sich wiederholende Speicherzyklen, von denen jeder aus einem ersten und einem folgenden zweiten Abschnitt besteht. Ausgabedatensignale werden während des ersten Abschnittes geholt und Eingabedatensignale während des zweiten Abschnittes in den Kernspeicher übertragen. Die Kernspeicher-Steuerschaltung 21 der vorliegenden Erfindung macht den Magnetkern-Direktzugriffsspeicher 19 mit seinen sequentiellen Lese- und Schreiboperationen kompatibel zu dem oben beschriebenen, bekannten Halbleiter-Datenverarbeitungssystem, welches zeitverschachtelt betriebene Kanäle für den Halbleiter-Direktzugriffsspeicher 18, der Lese- und Schreiboperationen simultan ausführt, besitzt. Dadurch ist der Austausch der Direktzugriffsspeicher 16 und 17 möglich.

Aus Fig. 1 geht hervor, dass der Adressen-Bus 22 mit dem Programm-Festwertspeicher 12 über Leitungen 26 und mit dem Halbleiter-Direktzugriffsspeicher 18 bzw. mit der Kernspeicher-Steuerschaltung 21 über Leitungen 27 bzw. 28, welche mit unterbrochenen Linien dargestellt sind, um die wahlweise Verbindung anzudeuten, verbunden ist. Die Anweisungs- und Datensammelleitung 23 ist mit der Tastenfeld-Ein/Ausgabeschaltung 11, mit dem Programm-Festwertspeicher 12, mit der Wiedergabe-Ein/ Ausgabeschaltung 13 und mit der Drucker-Ein/Ausgabeschaltung 14 durch die Leitungen 29, 31, 32 und 33 entsprechend verbunden. Die Anweisungs- und Datensammelleitung 23 ist wahlweise ent-

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weder mit dem Halbleiter-Öirektzugriffsspeicher 18 oder mit der Kernspeicher-Steuerschaltung 21 über 8-Bit-Leitungen 34 oder verbunden. Diese Leitungen sehen vier Bits in jeder Richtung sowohl für Lese- als auch für Schreiboperationen vor. Die Aktivierungsleitung 24 ist mit der Tastenfeld-Ein/Ausgabeschaltung 11, mit der Wiedergabe-Ein/Ausgabeschaltung 13 und mit der Drucker-Ein/Ausgabeschaltung 14 über die Leitungen 37, 38 und 39 entsprechend verbunden. Die Leitung 24 ist ausserdem entweder mit dem Halbleiter-Direktzugriffsspeicher 18 oder mit der Kernspeicher-Steuerschaltung 21 über die Leitungen 41 oder 42 entsprechend verbunden. Der Ausgang der Tastenfeld-Ein/Ausgabeschaltung 11 ist direkt mit der Zentraleinheit 10 in bekannter Art und Weise gekoppelt.

Die Zentraleinheit 10 ist eine bekannte Verarbeitungseinrichtung für digitale Daten mit folgenden Komponenten: Einem Befehlszähler 43 zum Erzeugen und Speichern von Adressen für den Programm-Festwertspeicher 12; einem Befehlsdecodierer 44 zur Steueru ng aller Register in der Zentraleinheit für die Ausführung von Anweisungen im Programm-Festwertspeicher; einem Rechenwerk 46 mit einem Akkumulator, einem Binär-Addierer und Arbeitsregistern zum Ausführen von arithmetischen und logischen Operationenj einem Adressenregister 47 für den Direktzugriffsspeicher zum Speichern der nächsten Adressen in diesem Direktzugriffsspeicher; und Multiplex-Empfangs- und Treiberschaltungen (nicht dargestellt) zum Verbinden der Zentraleinheit 10 mit der Adressensammelleitung 22, der Anweisungs- und Datensammelleitung 23 und der Aktivierungsleitung 24.

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Der Aufbau und die Einzelheiten des Betriebes der Zentraleinheit sind in der Technik elektronischer Rechenanlagen bekannt und stellen daher keinen Gegenstand dieser Erfindung dar. Es sei jedoch kurz erwähnt, dass beim Betrieb der Zentraleinheit 10 der Befehlszähler 43 sequentiell heruntergeschaltet oder in anderer Weise gesteuert wird, um Adressen für den Programm-Festwertspeicher 12 zu erzeugen und zu speichern. Der Befehlszähler ist über die Leitungen 48 mit der Adressensammelleitung 22 verbunden. Bei der Auswahl einer bestimmten Adresse, die durch ein Muster von 12 Bits oder Leitungen der Adressensammelleitung 22 dargestellt wird, erzeugt der Programm-Festwertspeicher 12 an seinem Ausgang auf den Leitungen 31, die zur Anweisungs- und Datensammelleitung 23 führen, einen entsprechenden Befehl, der durch ein Muster aus 8 Bits oder Leitungen der Anweisungs- und Datensammelleitung wiedergegeben wird. Die adressierte Anweisung wird von der Zentraleinheit 10 aufgenommen und zum Befehlsdecodierer 44 über die Leitungen 49 und zum Rechenwerk 46 über die Leitungen 51 und 52 geleitet. Die Leitungen 52 operieren in zwei Richtungen. Der Befehl sdecodi er er 44 enthält logische Schaltungen zum Decodieren jedes Befehls aus dem Festwertspeicher. Der Decodierer 44 liefert Steuersignale über die Leitungen 53, 54 und 56 zum Befehlszähler 43, zum Rechenwerk 46 und zum Adressregister 47 des Direktzugriffsspeichers, so dass jeder-Befehl bezüglich Datenübertragungen, arithmetischen Operationen und logischen Operationen in bekannter Weise ausgeführt werden kann. Die Leitungen 57 verbinden die Anweisungs- und Datensammelleitung 23 mit dem Befehlszähler 43 „ Dadurch wird der Befehlszähler 43 gesteuert und wählt Adressen im Festwertspeicher während Verzweigungsoperationen aus. Die Leitungen 58 verbinden die Anweisungs- und Datensammelleitung 23 mit dem Adressen-

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register 47 des Direktzugriffsspeichers.

Das Adressenregister 47, welches über die Leitungen 59 niit der Adressensammelleitung 22 verbunden ist, speichert die nächste Adresse auf die im Direktzugriffsspeicher zugegriffen werden soll. Nach der Adressierung des Programm-Festwertspeichers 12 liefert das Adressregister 47 die nächste Adresse über die Leitungen 59 zur Adressensammelleitung 22.

Die Zentraleinheit 10, die Tastenfeld-Ein/Ausgabeschaltung 11, der Programm-Festwertspeicher 12, die Wiedergabe-Ein/Ausgabeschaltung 13, die Drucker-Ein/Ausgabeschaltung 14 und der Halbleiter-Direktzugriffsspeicher 18 enthalten integrierte Schaltungen auf der Basis von Metalloxydhal blei tern (MOS). Sie besitzen ferner geeignete und typische MOS-Energieversorgungseingänge, welche in Fig. 1 durch V (-17 Volt) und GND (0 Volt oder Erdpotential) gekennzeichnet sind. Diese Schaltungen werden auch für den zeitverschachtelten Betrieb (Time-Sharing-Betrieb) der Adressensammelleitung 22 und der Anweisungs- und Datensammelleitung 23 durch erste und zweite synchronisierte und in Phase befindliche Taktsignale CLOCK A und CLOCK B gesteuert. Das zweite Signal (CLOCK B) besitzt die doppelte Frequenz des ersten Signals. Aus Fig. 2 (a) und (b) geht hervor, dass die Signale CLOCK A und CLOCK B von 0 Volt bis -17 Volt schwanken. In jeder der oben erwähnten integrierten Schaltungen befinden sich elektronische Gatterschaltungen, welche auf Spannungsübergänge dieser Signale in bekannter Weise ansprechen und den zeitverschachtelten Betrieb der Adressensammelleitung 22 und der Anweisungs- und Datensammelleitung 23 bewirken.

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Der Magnetkern-Direktzugriffsspeicher 19, welcher sich für die Verwendung mit der bevorzugten Ausführungsform der Kernspeicher-Steuerschaltung 21 dieser Erfindung eignet, enthält Schaltungen in TTL-Technik (Transistor-Transistor-Logik), welche mit geeigneten TTL-Spannungswerten auf Erdpotential und bei -5 Volt arbeiten. Natürlich ist der Betrieb der Kernspeicher-Steuerschaltung 21 nicht auf die erwähnten Spannungswerte beschränkt. Ihre Grosse ist nur eine Frage des gewählten Aufbaus. Es stehen ausserdem herkömmliche Einrichtungen zur Verschiebung von Spannungspegeln zur Verfügung, mit deren Hilfe Geräte, die bei verschiedenen Spannungspegeln arbeiten, aneinander angepasst werden können. Aus Fig. 1 geht hervor, dass der Magnetkern-Direktzugriffsspeicher 19 über die Leitung 61 von der Zentraleinheit 10 ein Speicherausfall-Signal erhält, so dass der Magnetkern-Direktzugriffsspeicher beim Anschalten und beim Abschalten der Energieversorgung in kontrollierter Weise hoch- und heruntergefahren werden kann, so wie dies in der einschlägigen Technik üblich und bekannt ist. Das Speicherausfall-Signal verhindert die weitere Aufnahme von Befehlen und die weitere Ausgabe von Daten im Falle abnormaler Zustände in der Energieversorgung.

Die Kernspeicher-Steuerschaltung 21 ist mit dem Magnetkern-Direktzugriffsspeicher 19 verbunden und liefert zu diesem Speicher Signale mit TTL-Spannungspegeln. Die Signale sind in dem mit unterbrochenen Linien dargestellten Block, der die Schaltung 1 7 in Fig. 1 umfasst, angegeben. Es handelt sich dabei um folgende Signale: READ-Signal (TTL) auf der Leitung 62, CLOCK B-Signal (TTL) auf der Leitung 63, WRITE-Signal (TTL) auf der Leitung 64, ADDRESS-Signal (TTL) auf den 10-Bit-Leitungen 66 und DATA-IN-Signal (TTL) auf den 4-Bit-Leitungen 67. Die DATA OUT-Signale

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(TTL) auf den 4-Bit-Leitungen 68 fliessen vom Magnetkern-Direktzugriffsspeicher 19 zur Kernspeicher-Steuerschaltung 21. In der bevorzugten Ausführungsform dieser Erfindung enthält die Kernspeicher-Steuerschaltung 21 integrierte MOS-Schaltungen mit folgenden Verbindungen: V , GND, -5 Volt, CLOCK A und CLOCK B. Es wird im einzelnen beschrieben, dass die Kernspeicher-Steuerschaltung 21 Signale zum Direktzugriffsspeicher 19 über die Leitungen 62, 63, 64, 66 und 67 liefert. Die Kernspeicher-Steuerschaltung empfängt Ausgangsdatensignale vom Kernspeicher-Direktzugriffsspeicher über die Leitungen 68., welche zu der Anweisungsund Datensammelleitung bei geeigneten Spannungspegeln und in geeigneten Zeitintervall en übertragen werden.

Es wird nun auf Fig. 2 (a) und (b) Bezug genommen. Die zu den integrierten MOS-Schaltungen gelieferten CLOCK A- und CLOCK B-Signale bestehen aus freilaufenden und sich fortgesetzt wiederholenden Impulsen mit einem hohen Pegel von 0 Volt oder Erdpotential und einem niedrigen Pegel von -17 Volt oder V_D_. Die Verarbeitungseinrichtung für digitale Daten besitzt einen Taktzyklus, der durch die Bezugszahl 69 gekennzeichnet ist und etwa eine Zeitspanne von 5 Mikrosekunden umfasst. Der Zyklus beginnt mit der ersten Änderung des CLOCK Α-Signals von einem hohen auf einen niedrigen Wert, so wie durch die Bezugszahl 71 in Fig. 2 (a) gekennzeichnet. Weiterhin umfasst der Taktzyklus die Änderung 72 von einem niedrigen auf einen hohen Pegel und er endet mit der nächsten Änderung 73 von einem hohen auf einen niedrigen Pegelwert. Aus Fig. 2 (b) geht hervor, dass das CLOCK B-Signal die doppelte Frequenz des CLOCK Α-Signals besitzt und hinsichtlich der Phase so liegt, dass die Änderung 74 von einem niedrigen auf

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einen hohen Pegel erst nach einem kleinen Verzögerungsintervall nach der Änderung 71 -des CLOCK Α-Signals von einem hohen auf einen niedrigen Wert erfolgt. Die Verzögerung umfasst eine Zeiteinheit von insgesamt 18 Zeiteinheiten für den gesamten Zyklus 69, so wie in Fig. 2 (c) gezeigt. Das CLOCK B-Signal behält für vier Zeiteinheiten seinen hohen Pegelwert und sinkt dann auf -17 Volt ab, so wie durch die Bezugszahl 76 angedeutet. Das CLOCK B-Signal behält für fünf Zeiteinheiten diesen Wert bei und nimmt dann eine Zeiteinheit nach der Änderung 72 des CLOCK Α-Signals wieder einen hohen Pegelwert 77 an. Nach weiteren vier Zeiteinheiten sinkt das CLOCK B-Signal wieder auf einen Wert von -17 Volt, so wie durch die Bezugszahl 78 angedeutet. Die Signale CLOCK A und CLOCK B wiederholen sich während der gesamten Betriebszeit des Datenverarbeitungssystems.

Der Taktzyklus 69 des bekannten Datenverarbeitungssystems unterteilt sich in ganz bestimmte Abschnitte, so wie in Fig. 2 (d) schematisch dargestellt. In diesen Abschnitten arbeiten die Adressensammelleitung 22, die Befehls- und Datensammelleitung 23 und die Aktivierungsleitung 24 in ganz bestimmter Weise. Jeder Taktzyklus 69 besteht aus ersten und zweiten, voneinander getrennten Zeitintervall en, welche durch die Bezugszahlen 79 und 81 gekennzeichnet sind. Diese Zeitintervalle wiederholen sich in Übereinstimmung mit den freilaufenden Signalen CLOCK A und CLOCK B. In Fig. 2 (d) sind zwei der zweiten Zeitintervalle 81 und ein erstes Zeitintervall 79 dargestellt.

Aus Fig. 1 geht hervor_s dass die Adressensammelleitung 22 Adressignale vom Befehlszähler 43 (über die Leitungen 48) und vom Adressregister 47 des Direktzugriffsspeichers (über die

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Leitungen 59) der Zentraleinheit 10 erhält, um nacheinander und wiederholt auf bestimmte Adressen im Programm-Festwertspeicher 12 und im Halbleiter-Direktzugriffsspeicher 18 während des ersten Zeitintervalls 79 und des zweiten Zeitintervalls 81 jedes Zyklus 69 zuzugreifen, so wie es in Fig. 2 (d) angedeutet ist. Während jedes ersten Zeitintervalls 79 führt die Adressensammelleitung 22 die ausgewählte Adresse im Programm-Festwertspeicher, und während jedes zweiten Zeitintervalls die ausgewählte Adresse im Direktzugriffsspeicher. Die zeitverschachtelt betriebene Anweisungs- und Datensammelleitung 23 erhält Befehlssignale vom Programm-Festwertspeicher 12 während der zweiten Zeitintervalle 81 und holt Ausgangsdatensignale aus dem Direktzugriffsspeicher und gibt Eingangsdatensignale in den Direktzugriffsspeicher während der ersten Zeitintervalle 79 ein. Sowohl die Adressensammelleitung 22 als auch die Anweisungs- und Datensammelleitung 23 werden während der Zeitintervalle zwischen den ersten und zweiten Zeitintervallen 79 und 81 gelöscht.

Die Leitung 24 für die Aktivierung von Schreibbefehlen und Ein/Ausgabeoperationen im Direktzugriffsspeicher des bekannten Datenverarbeitungssystems wird durch den Befehlsdecodierer 44 der Zentraleinheit 10 gesteuert, so dass sie Schreibbefehl-Signale zum Halbleiter-Direktzugriffsspeicher 18 liefert. Dadurch werden Eingangsdatensignale in den Speicher 18 während bestimmter erster Zeitintervalle 79 in Übereinstimmung mit den Befehlen aus dem Programm-Festwertspeicher 12 übertragen. Aus Fig. 2 (e) geht hervor, dass während jedes ersten Zeitintervalles 79, und zwar 150 Nanosekunden vor der Änderung 72 des CLOCK Α-Signals von einem niedrigen auf einen hohen Wert, die Aktivierungsleitung

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zwei Spannungswerte annehmen kann: 0 Volt, so wie durch die Bezugszahl 82 angedeutet, was einer Leseoperation im Halbleiter-Direktzugriffsspeicher 18 entspricht und -17 Volt, so wie durch die Bezugszahl 83 angedeutet, was sowohl einer Lese- als auch einer Schreiboperation im Direktzugriffsspeicher entspricht. Wie bereits früher erwähnt und als Ergänzung zu den obigen Ausführungen sei darauf hingewiesen, dass die Zentraleinheit 10 Ein/Ausgabeschaltungen anstelle des Halbleiter-Direktzugriffsspeichers 18 für den Austausch von Datensignalen zwischen der Zentraleinheit und der Ein/Ausgabeschaltung mit Hilfe der Anweisungs- und Datensammelleitung 23 während bestimmter erster Zeitintervalle 79 wählen kann. Die Aktivierungsleitung liefert ein Ei n/Au sgabe-Wähl signal während des zweiten Zeitintervalles 81, das als nächstes auf das erste Zeitintervall 79, in welchem die Zentraleinheit mit der gewählten Ein/Ausgabeschaltung in Verbindung tritt, folgt. Bei dieser Wähloperation nimmt die Aktivierungsleitung 24 einen Spannungspegel von -17 Volt an, so wie durch die Bezugszahlen 84 in Fig. 2 (e) gekennzeichnet. Dieser Vorgang beginnt 150 Nanosekunden vor der Änderung 71 des CLOCK A-Signals von einem hohen auf einen hiedrigen Wert und dauert bis zum Ende des zweiten Zeitintervalles 81. Zur Auswahl des Speichers 18 während des nächsten ersten Zeitintervalles 79 befindet sich die Aktivierungsleitung 24 auf einem Pegel von 0 Volt, so wie durch die Bezugszahl 86 in Fig. 2 (e) angedeutet. Während jedes zweiten Zeitintervalles 81, das als nächstes auf ein erstes Zeitintervall 79, in welchem die Zentraleinheit 10 mit einer Ein/Ausgabeschaltung in Verbindung tritt, folgt, überträgt die Sammelleitung 23 Daten vom Programm-Festwertspeicher 12 zu allen Ein/Ausgabeschaltungen, um eine bestimmte Ein/Ausgabeschaltung auszuwählen und um der gewählten Ein/Ausgabeschaltung ein Operationskommando zu

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- 21 geben, das auszuführen ist, so wie in Fig. 2 (d) angedeutet.

Der Magnetkern-Direktzugriffsspeicher 19, der sich für eine Anwendung in Verbindung mit der Kernspeicher-Steuerschaltung 21 dieser Erfindung eignet, enthält einen bekannten permanenten Magnetkernspeicher, etwa einen 4-Draht-rSpeicher, der nach dem Prinzip des "zerstörenden Lesens" arbeitet und sich wiederholende Speicherzyklen besitzt. Jeder Kernspeicherzyklus besteht aus einem ersten und einem zweiten Abschnitt. Ausgangsdatensignale werden aus dem Kernspeicher während des ersten Abschnittes herausgeholt und Eingangsdatensignale werden in den Kernspeicher während des zweiten Abschnittes eingegeben. Einzelheiten des Magnetkernspeichers 19, der in der bevorzugten Ausführungsform dieser Erfindung verwendet wird, werden anschliessend beschrieben.

Fig. 2 (f) bis 2 (k) zeigen die dem Magnetkern-Direktzugriffsspeicher 19 von der Kernspeicher-Steuerschaltung 21 zugeführten Signale. Diese Signale erscheinen auf den Leitungen 62, 63, 64, 66 und 67, wobei die Anmerkung "TTL" angibt, dass für diese Signale TTL-Spannungen verwendet werden. Fig. 2 (I) zeigt die Signale DATA OUT (TTL) auf den Leitungen 68, welche vom Magnetkern-Direktzugriffsspeicher 19 zur Kernspeicher-Steuerschaltung 21 messen. Die Signale DATA OUT (MOS), die von der Kernspeicher-Steuerschaltung 21 zurAnweisungs- und Daten-Bus-Einrichtung 23 über 4-Bit-Leitungen 36 fliessen, sind in Fig. 2 (m) dargestellt. Der Hinweis "MOS" bedeutet, dass Spannungen für MOS-Schaltungen verwendet werden.

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Es soll nun auf Fig. 3 Bezug genommen werden. Fig. 3 zeigt die grundlegenden Eigenschaften der Kernspeicher-Steuerschaltungen 21 dieser Erfindung. Die Steuerschaltung 21 enthält Einrichtungen zum Erzeugen von Speicherzyklus-Taktsignalen, welche immer wieder einen Speicherzyklus im Magnetkern-Direktzugriffsspeicher 19 nach jedem zweiten Zeitintervall 81, das in Fig. 2 (d) dargestellt ist, einleiten und die ersten und zweiten Abschnitte jedes Speicherzyklus bestimmen. Das Signal CLOCK A, das von der Kernspeicher-Steuerschaltung 21 geliefert wird, fliesst zu einem bekannten Pegelwandler 87, der die MOS-Impulse von -17 Volt in TTL-Impulse von -5 Volt umsetzt. Die entsprechenden Spannungen am Eingang und am Ausgang des Wandlers 87 sind in Fig. 3 angegeben. Der Wandler 87 ist über eine Leitung 88 und einen Inverter 89 mit der Leitung 62 verbunden. Die Leitung 62 ist, wie bereits erwähnt, mit dem Magnetkern-Direktzugriffsspeicher 19 gekoppelt. Das Signal READ (TTL), so wie in Fig. 2 (f) dargestellt, ist die inverse Form des Signals CLOCK A mit TTL-Spannungen und mit einer geringen Laufzeitverzögerung. Eine solche Verzögerung ist nicht wesentlich im Hinblick auf die richtige Arbeitsweise der Schaltung. Entsprechend dem Taktzyklus 69 geht das Signal READ (TTL) von einem niedrigen auf einen hohen Pegel 91 über, dann folgt ein Übergang von einem hohen auf einen niedrigen Pegel 92 und dann erneut ein Übergang von einem niedrigen auf einen hohen Pegel 93, so wie in Fig. 2 (f) dargestellt. Die Leitung 62 (Fig. 3) ist zusätzlich mit einer internen Leitung 94 und mit einer weiteren internen Leitung 96 über einen Inverter 97 verbunden. Auf der Leitung 97 fliesst daher ein Signal READ (TTL). Dieses Signal ist die inverse Form des Signals REAd (TTL), das an anderer Stelle in der Kernspeicher-Steuerschaltung 21 in einer noch zu beschreibenden Weise benutzt wird.

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Aus Fig. 3 geht ferner hervor, dass das Signal CLOCK B über einen Pegelwandler 98 (der dem Pegelwandler 87 gleicht) geleitet wird. Der Wandler 98 ist mit der Leitung 63 über eine Leitung 99 und einen Inverter 101 verbunden. Die Leitung 63 ist mit einer intei— nen Leitung 102 gekoppelt. Fig. 2 (g) zeigt, dass das Signal CLOCK B (TTL) die inverse Form des Signals CLOCK B ist, jedoch TTL-Spannungen besitzt und etwas verzögertest, was auf eine unwesentliche Schaltungslaufzeit zurückgeht. Das Signal CLOCK B (TTL) geht von einem hohen auf einen niedrigen Pegel über (103), und zwar im Anschluss an einen Übergang 91 des Signals READ (TTL) von einem niedrigen auf einen hohen Pegel. Dann folgt ein Übergang 104 von einem niedrigen auf einen hohen Pegel. Beide Änderungen geschehen während des ersten Abschnitts des Speicherzyklus. Das Signal CLOCK B (TTL) vollzieht dann einen Übergang 106 von einem hohen auf einen niedrigen Pegel im Anschluss an den Übergang 92 des Signals READ (TTL) von einem hohen auf einen niedrigen Pegelwert. Dann folgt ein Übergang 107 von einem niedrigen auf einen hohen Pegelwert. Beide Übergänge treten während des zweiten Abschnittes des Speicherzyklus auf. Während das Signal READ (TTL) die ersten und zweiten Abschnitte des Kernspeicherzyklus bestimmt, bestimmen die Übergänge 103 und 106 von einem hohen auf einen niedrigen Pegelwert den exakten Beginn des ersten Abschnittes 108 und des zweiten Abschnittes 109 des Zyklus des Magnetkernspeichers. Es wird unten im einzelnen beschrieben, dass der Taktsignalgeber für den Speicherzyklus der Kernspeicher-Steuerschaltung 21 Signale liefert, die von den Signalen CLOCK A und CLOCK B abgeleitet sind und zur Steuerung von zwei monostabilen Multivibratoren dienen, welche Taktimpulse zu Beginn jedes ersten und zweiten Abschnittes 108 und 109 des Zyklus des Magnetkernspeichers liefern. Lese-

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Operationen des Direktzugriffsspeichers 19 treten während des ersten Abschnittes 108 des Zyklus auf. Schreiboperationen oder die Wiederherstellung von Daten, die beim Lesen zerstört wurden, geschehen während des zweiten Teils 109 des Kernspeicher-Zyklus.

Die Kernspeicher-Steuerschaltung 21 enthält ferner einen Schreibsignalgeber für den Kernspeicher, welcher den Kernspeicher 19 so steuert, dass Eingangsdatensignale während bestimmter zweiter Abschnitte 109 des Speicherzyklus in Abhängigkeit von Schreibbefehl-Signalen auf der Leitung 24 eingegeben werden. Aus Fig. 3 geht hervor, dass die Aktivierungsleitung 24 für Schreibbefehle des Direktzugriffsspeichers und für Ein/Ausgaben über die Leitung 42 mit einem Pegelwandler 111 verbunden ist. Der Pegelwandler 111 gleicht den oben beschriebenen Pegelwandlern. Sein Ausgang ist über einen Inverter 112 mit den Daten-Anschlüssen (D) von ersten und zweiten herkömmlichen elektronischen Halte- oder Sperreinrichtungen oder bistabilen Multivibrator en 113 und 114 über die Leitungen 116 und 117 verbunden. Der Takteingang (CLK) der Schaltung 113 ist mit der Leitung 94 für das Signal READ (TTL) verbunden. Der Takt- und Löscheingang (CLR) der Schaltung 114 ist mit der Leitung 96 für das Signal READ (TTL) verbunden. Der Ausgang (Q) der Schaltung 113 ist mit der Speicherzyklus-Deaktivierungsleitung 118 gekoppelt, um den logischen Zustand " 1" oder Speicherzyklus-Deaktivierungssignale von 0 Volt in Abhängigkeit von Ein/Ausgabe-Wählsignalen von -17 Volt (in Fig. 2 (e) durch die Bezugszahl 84 gekennzeichnet) zu liefern, wenn der Zentralprozessor 10 anstelle des Direktzugriffsspeichers Ein/Ausgabeschaltungen wählt. Die Verwendung der Speicherzyklus-Deaktivierungssignale wird später beschrieben. Der Ausgang der zweiten Sperrschaltung 114 ist mit der Leitung 64 verbunden, um dem

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Magnetkern-Direktzugriffsspeicher 19 die Kernspeicher-Schreibsignale, die in Fig. 2 (h) dargestellt sind, zu liefern. Ein Signalzustand von 0 Volt (entsprechend dem logischen Zustand "1") ist durch die Bezugszahl 19 angedeutet. Dieser Signalzustand steuert den Kernspeicher für Schreiboperationen während des zweiten Teils 109 des Kernspeicherzyklus. Ein Signalzustand von -5 Volt (entsprechend dem logischen Zustand ¹¹O"), so wie durch die Bezugszahl 121 angedeutet, steuert den Kernspeicher bei der Regenerierung von Daten (während des zweiten Abschnittes), die während einer Leseoperation während des ersten Abschnittes 108 eines Speicherzyklus zerstört worden sind. Beide Signale steuern den Kernspeicher in einer Weise, die unten noch beschrieben wird. Das Signal WRITE (TTL) besitzt, sb wie durch die Bezugszahl 122 in Fig. 2 (h) angedeutet, während des ersten Abschnittes 108 eines jeden Kernspeicherzyklus einen niedrigen Pegelwert.

Um die oben erwähnten Speicherzyklus-Deaktivierungssignale, welche dem logischen Zustand "1" entsprechen, über die Leitung 118 zu liefern, arbeitet die Halte- oder Sperrschaltung 113 in be-

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kannter Weise, wobei sie an ihrem Ausgang (der mit der Leitung 118 verbunden ist) die Signale, die an ihrem Eingang erscheinen, aufrechterhält. Die Eingangssignale erscheinen in Abhängigkeit von positiven Signaländerungen, d.h. Änderungen von einem niedrigen auf einen hohen Pegelwert, auf ihrer Taktleitung (mit der Leitung 94 verbunden). Besitzt das Aktivierungssignal für den Direktzugriffsspeicher Schreibbefehl und die Ein/Ausgabe einen Wert von -17 Volt während eines zweiten Zeitintervalls 81, so wie durch die Bezugszahl 84 in Fig. 2 (e) bezeichnet, dann nimmt der Datenanschluss der Schaltung 113 eine Spannung von 0 Volt an

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(logischer Zustand ""!') , und zwar als Ergebnis der Operation des Inverters 112, der mit der Leitung 116 verbunden ist. Dieser Zustand wird durch die Änderung 91 des Signals READ (TTL) von einem niedrigen auf einen hohen Pegelwert gehalten, und zwar vor dem ersten Abschnitt 108 des Magnetkernspeicherzyklus, so wie in Fig. 2 (f) gezeigt. Die Deaktivierungsleitung 118 behält eine Spannung von 0 Volt, bis das Signal READ (TTL) eine weitere Änderung von einem niedrigen auf einen hohen Pegelwert erfährt, wobei dann die Schaltung 113 wieder, wie oben beschrieben, angesteuert wird.

Die Schaltung 114 wird durch das Signal READ (TTL) am Löscheingang (mit der Leitung 96 verbunden) gesteuert. Dieses Signal hat einen Wert von -5 Volt, was dem logischen Zustand "0" entspricht. Dieser Zustand gilt für den ersten Abschnitt 108 des Kernspeicherzyklus aufgrund der Operation des Inverters 97. Das Signal READ (TTL) geht von einem niedrigen auf einen hohen Wert über, und zwar gleichzeitig mit der Änderung 92 des Signals READ (TTL) von einem hohen auf einen niedrigen Wert. Dieser Vorgang ist in Fig. 2 (f) dargestellt. Befindet sich der Löscheingang der Schaltung 114 im logischen Zustand "0" während des ersten Abschnittes 108 des Kernspeicherzyklus, dann besitzt auch das Ausgangssignal WRITE (TTL) der Schaltung 114 auf der Leitung 64 den logischen Zustand "0". Die logische "0" auf dem Löscheingang verhindert, dass am Ausgang der Schaltung 114 während des zweiten Abschnittes 109 des Kernspeicherzyklus eine logische "1" liegt. Dadurch sind positive Änderungen des Signals READ (TTL) möglich. Dieses Signal wird auch dem Takteingang der Schaltung 114 zugeführt, und dient zur Steuerung dieser Schaltung, so dass sie an ihrem Ausgang (mit der Leitung 64 verbunden) während des

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zweiten Abschnittes 109 des Magnetkernspeicherzyklus eine logische "1" besitzt, so wie durch die Bezugszahl 119 in Fig. 2 (h) dargestellt. Dies geschieht in Abhängigkeit von einem Spannungswert von -17 Volt auf der Aktivierungsleitung 24 für den Direktzugriffsspeicher-Schreibbefehl und die Ein/Ausgabe während des ersten Zeitintervalls 79, das dem zweiten Abschnitt 109 des Kernspeicherzyklus als nächstes vorangeht. Der Zustand von -17 Volt ist in Fig. 2 (e) durch die Bezugszahl 83 angedeutet. Umgekehrt liefert die Schaltung 114 an ihrem Ausgang eine Spannung von -5 Volt, was dem logischen Zustand "0" entspricht, während des zweiten Abschnittes 109 jedes Speicherzyklus in Abhängigkeit von einem Spannungswert von 0 Volt auf der Aktivierungsleitung 24 während des nächsten vorangehenden ersten Zeitintervall 79. Der Zustand von 0 Volt ist in Fig. 2 (e) durch die Bezugszahl 82 angegeben.

Die Kernspeicher-Steuerschaltung 21 enthält ferner Adressen-Sperreinrichtungen zum Sperren oder Halten der Direktzugriffsspeicher-Adressig nale vor jedem ersten Abschnitt 108 des Kernspeicherzyklus. Die Adressignale werden vom Adressen-Bus 22 während des zweiten Zeitintervalls 81, das als nächstes dem ersten Abschnitt 108 des Kernspeicherzyklus vorangeht, empfangen. Wie oben erwähnt, liefert das Direktzugriffsspeicher-Adressenregister 47 Adressensignale an den Adressen-Bus nur während der zweiten Zeitintervalle 81. Da jedoch der Magnetkernspeicher 19 einen zweiteiligen Speicherzyklus für sequentielle Lese- und Schreiboperationen besitzt, müssen die Adressensignale ohne Unterbrechung zum Magnetkern-Direktzugriffsspeicher 19 für die Dauer der ersten und zweiten Abschnitte 108 und 109 des Kernspeicherzyklus geliefert werden.

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Aus Fig. 3 geht hervor, dass jede der 10-Bit-Adressenleitungen (welche den Adressen-Bus mit der Kernspeicher-Steuerschaltung 21 verbinden, so wie in Fig. 1 gezeigt) mit einem Pegelwandler (ähnlich den oben beschriebenen Spannungspegelwandlern) verbunden ist. Der Pegelwandler 123 ist mit dem Datenanschluss einer elektronischen Halteschaltung 124 über eine Leitung 126 verbunden. Der Ausgang der Schaltung 124 ist mit einem Bit der ADDRESS (TTL)-Leitungen 66 gekoppelt. Der Einfachheit halber sind nur die Adressensperreinrichtungen für ein einziges Adressenbit dargestellt. Die Schaltung 124 wird durch das Signal READ (TTL) auf der Querverbindungsleitung 94 gesteuert. Die Leitung 94 ist mit dem Takteingang der Schaltung 124 verbunden. Eine positive Änderung des Signals READ (TTL), sowie in Fig. 2 (f) durch die Bezugszahl 91 angedeutet, während des zweiten Zeitintervalls 81, das als nächstes dem ersten Abschnitt 108 des Kernspeicherzyklus vorangeht, bewirkt, dass die Schaltung 124 eine logische "1" oder eine logische "0" für die Dauer des Kernspeicherzyklus in Übereinstimmung mit den hohen oder niedrigen Pegelwerten ihrer zugeordneten Adressenleitung 28 liefert. Aus Fig. 2 (j) geht hervor, dass das Signal ADDRESS (TTL) nur während des zweiten Zeitintervalle 81, das als nächstes dem ersten Abschnitt 108 des Kernspeicherzyklus vorangeht, eine Änderung vollziehen kann. Dies ist durch die Bezugszahl 127 in Fig. 2 (j) angedeutet. Das Signal ADDRESS (TTL) nimmt dabei den logischen Zustand "1" oder den logischen Zustand "0" für die Dauer des Kernspeicherzyklus an, so wie durch die Bezugszahlen 129 bzw. 131 in Fig. 2 (j) gekennzeichnet.

Die Kernspeicher-Steuerschaltung 21 enthält ausserdem Daten-Sperreinrichtungen zum Stabilisieren oder Halten der Eingangs-

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datensignale vor und während jedes zweiten Abschnittes 109 des Kernspeicherzyklus. Die Eingangsdatensignale liefert der Anweisungsund Daten-Bus 23 während des ersten Zeitintervalls 79, das als nächstes dem zweiten Abschnitt des Kernspeicherzyklus vorangeht. Aus Fig. 3 geht hervor, dass jedes Bit auf der 4-Bit-Dateneingangsleitung 36 einem Pegelwandler 132 zugeführt wird. Der Ausgang des Pegelwandlers 132 ist mit dem Datenanschluss einer elektronischen Halteschaltung 133 über eine Leitung 134 verbunden. Auch hier ist wieder der Einfachheit halber nur der Schaltungsaufbau für ein Eingangsdatenbit dargestellt. Der Ausgang der Schaltung 133 ist mit einem Bit der DATA IN (TTL)-Leitungen 67 gekoppelt. Die Schaltung 133 wird durch das Signal READ (TTL) gesteuert, welches über die Querverbindungsleitung 96 ihrem Takteingang zugeführt wird. Die Schaltung 133 arbeitet in ähnlicher Weise wie die Schaltung 124. Eine positive Änderung des Signals READ (TTL), das dem Takteingang der Schaltung 133 während des ersten Zeitintervalls 79, das als nächstes jedem zweiten Abschnitt 109 eines Kernspeicherzyklus vorangeht, zugeführt wird, bewirkt, dass die Schaltung 133 zum Eingang des Magnetkernspeichers 19 das Signal DATA IN (TTL) auf einer der Leitungen 67 für die Dauer des zweiten Abschnittes 109 des Kernspeicherzyklus liefert und hält. Während dieses zweiten Abschnittes 109 können Magnetkern-Direktzugriffsspeicher-Schreiboperationen ausgeführt werden. Aus Fig. 2 (k) geht hervor, dass das Signal DATA IN (TTL) nur während des ersten Zeitintervalls 79, das als nächstes dem zweiten Abschnitt 109 des Kernspeicherzyklus vorangeht, eine Änderung vollziehen kann. Das Signal DATA IN (TTL) nimmt dabei entweder den logischen Zustand "1" oder den logischen Zustand "0" an, so wie durch die Bezugszahlen 137 und 138 gekennzeichnet. Der logische Zustand bleibt während des zweiten Abschnittes 109 des Kernspeicherzyklus erhalten.

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Die Kernspeicher-Steuerschaltung 21 enthält Datenausgabeeinrichtun-. gen zur Darstellung von Ausgangsdatensignalen, die aus dem Kernspeicher 19 geholt worden sind, auf dem Anweisungs- und Daten-Bus 23 über 4-Bit-Leitungen 36 während jedes ersten Zeitintervalls 79. Die Datenausgabeeinrichtungen enthalten auch Komponenten zum Ändern des Ausganges oder zum Anbieten einer sehr hohen Impedanz während jedes zweiten Zeitintervalls 81, in welche, wie oben erwähnt, der Anweisungs- und Daten-Bus 23 entweder Anweisungen aus dem Programm-Festwertspeicher 12 zum Zentralprozessor oder Daten aus dem Festwertspeicher zu den Ein/Ausgabeschaltungen überträgt. Die hohe Impedanz verhindert eine Interferenz mit den Signalen auf diesem Bus.

Aus Fig. 2 (I) geht hervor, dass das Signal DATA OUT (TTL) auf jedem Bit der 4-Bit-Leitungen 68 entweder den logischen Zustand "1" oder ¹¹O", so wie durch die Bezugszahlen 139 und 141 angedeutet, annehmen kann, und zwar nach dem Zeitintervall 142 für den Kernspeicherzugriff, in welchem im Magnetkern-Direktzugriffsspeicher 19 gelesen werden kann. Das Zeitintervall für den Kernspeicherzugriff beginnt bei der Änderung des Signals CLOCK B (TTL) von einem hohen auf einen niedrigen Pegelwert, so wie in Fig. 2 (g) durch die Bezugszahl 103 angegeben, abzusinken. Fig. 2 (m) zeigt, dass die Kernspeicher-Steuerschaltung 21 Signale DATA OUT (MOS) auf jeder der 4-Bit-Leitungen 36, welche die Steuerschaltung 21 mit dem Bus 23 verbinden, liefert, um während des ersten Zeitintervalls 79 in Übereinstimmung mit den Signalen DATA OUT (TTL) von Fig. 2 (I) Ausgangsdatensignale mit MOS-Pegelwerten zu liefern. Die Signale DATA OUT (MOS) nehmen Spannungswerte von 0 Volt und -17 Volt an, so wie in Fig. 2 (m) durch die Bezugszahlen 143 und 144 angezeigt.

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Aus Fig. 3 geht hervor, dass jede Bit-Leitung der 4-Bit-Leitungen 68 Signale DATA OUT (TTL) trägt und mit ersten Gatterschaltungen, welche herkömmliche UND-Gatter 146 und 147 enthalten, verbunden ist. Die Gatter 146 und 147 sind über einen Inverter 148 miteinander gekoppelt. Auf diese Weise werden Signale DATA OUT (TTL) mit einem Abtastsignal am Ausgang der Schaltung 149 auf der Leitung 151 während jedes ersten Zeitintervalls hindurchgeschleust. Der Einfachheit halber sind nur die logischen Schaltungen für ein Ausgangsdatenbit dargestellt. Es ist einzusehen, dass andere geeignete gleichwertige elektronische Gatterschaltungen an die Stelle der dargestellten Gatterschaltungen treten können. Die Schaltung 149 wird durch das Signal READ (TTL) auf der Leitung 94, welche mit ihrem Dateneingang verbunden ist, und durch das Signal CLOCK B (TTL) auf der Leitung 102, welche sowohl mit dem Takt- wie auch mit dem Löscheingang verbunden ist, gesteuert. Die Schaltung 149 liefert ein Abtastsignal auf der Leitung 151, welches den logischen Zustand "1" während jedes ersten Zeitintervalls 79 und den logischen Zustand "0" während der übrigen Zeitintervalle einnimmt. Die Schaltung 149 arbeitet in ähnlicher Weise wie die anderen Sperroder Halteschaltungen in der Kernspeicher-Steuerschaltung 21 und sie liefert den logischen Wert "0" am Ausgang, wenn das Signal CLOCK B (TTL) am Löscheingang während der ersten Hälfte des ersten Abschnittes 108 und der ersten Hälfte des zweiten Abschnittes 1 09 des Kernspeicherzyklus den logischen Zustand "0" besitzt, so wie in Fig. 2 (g) dargestellt. Befindet sich der Löscheingang im logischen Zustand "1", dann bewirkt eine positive Änderung am Takteingang, welcher auch das Signal CLOCK B (TTL) erhält, eine Ansteuerung der Schaltung 149, worauf an deren Ausgang der gleiche logische Zustand hergestellt wird wie an ihrem Eingang. Aus Fig. 2(f) geht hervor, dass das Signal READ (TTL) den logischen Wert

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"1" während des ersten Abschnittes 108 des Kernspeicherzyklus besitzt. Die positive Änderung des Signals CLOCK B (TTL) während des ersten Abschnittes 108 des Kernspeicherzyklus (durch die Bezugszahl 104 in Fig. 2 (g) gekennzeichnet) dient zum Halten des logischen Zustandes "1" des Signals READ (TTL), welches dann dem Eingang der Schaltung 149 zugeführt wird. Aus Fig. 2 (f) und 2 (g) geht hervor, dass die Signale READ (TTL) und CLOCK B (TTL) sich während jedes ersten Zeitintervalls 79 im logischen Zustand "1" befinden.

Die Datenausgabeeinrichtungen enthalten ferner zweite Gatterschaltungen mit herkömmlichen NAND-Gattern 152 und 153, welche mit den Gatteranschlüssen von herkömmlichen verstärkenden p-Kanal-MOS-Feldeffekt-Transistoren (MOSFETs) oder anderen elektronischen Schalteinrichtungen 154 und 156 gekoppelt sind. Die Ausgänge dieser Transistoren sind mit einem Bit der 4-Bit->Leitungen 36 verbunden. Die Leitungen 36 sind ihrerseits mit dem Anweisungs- und Daten-Bus 23 gekoppelt. Ein Eingang jedes NAND-Gatters 152 und 153 ist über eine Leitung 157 mit dem Ausgang eines Inverters 158 verbunden. Der Eingang des Inverters 158 ist mit der Zyklus-Deaktivierungsleitung 118 gekoppelt. Der andere Eingang des NAND-Gatters 152 istmit einem ODER-Gatter 159 über eine Leitung 161 verbunden. Ein Eingang dieses ODER-Gatters ist mit dem Ausgang des UND-Gatters

146 über eine Leitung 162 gekoppelt. Der andere Eingang ist über eine Leitung 163 und einen Inverter 164 mit der Leitung 102, auf der sich das Signal CLOCK B (TTL) befindet, verbunden. Der andere Eingang des NAND-Gatters 153 ist mit dem Ausgang des NAND-Gatters

147 über eine Leitung 166 verbunden. Die Quellenelektrode (S) des Transistors 154 (MOSFET) ist mit Erde verbunden. Die Abflusselektrode (D) ist mit der Basis des Transistors (MOSFET) 156 und mit

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einem Bit der 4-Bit-Leitung 36 gekoppelt. An der Abflusselektrode des Transistors 156 (MOSFET) liegt die Spannung V__D (-1 7 Volt) . Die Trägeranschlüsse (SUB) der Transistoren 154 und 156 sind miteinander gekoppelt und auch mit Erde verbunden, welche an der Quellenelektrode des Transistors 154 liegt. Jeder der Transistoren (MOSFETs) 154 und 156 arbeitet als einfacher Schalter in bekannter Weise und stellt einen offenen Schaltkreis zwischen Quellenelektrode und Abflusselektrode dar, wenn die Spannung an der Gatterei ektrode gleich der Spannung an der Quellenelektrode (O Volt oder Erdpotential) ist. Der Schaltkreis zwischen Quellen- und Abflusselektrode ist geschlossen, wenn die Gatterspannung unter den Schwellenwert sinkt.

In Abhängigkeit vom logischen Zustand "1" auf der Deaktivierungsleitung 118, der für jeden Speicherzyklus bei Ei n/Au sga be-Wahl operation eintritt, so wie oben beschrieben, liefert der Inverter 158 den logischen Wert "0" zu einem Eingang jedes NAND-Gatters 152 und 153 über die Leitung 157, wodurch die Ausgänge dieser NAND-Gatter in bekannter Weise den logischen Zustand "1" annehmen. Der logische Zustand "1" (0 Volt) an jedem Ausgang der NAND-Gatter 152 und 153 bewirkt, dass zwischen Quellen- und Abflusselektroden der Transistoren 154 und. 156 ein offener Schaltkreis entsteht, wodurch ein Bit der Leitungen 36 "isoliert" wird.

Nimmt man andererseits an, dass anstelle einer Ein/Ausgabeschaltung der Direktzugriffsspeicher gewählt wird, dann nimmt die Leitung 157 den logischen Zustand "1" an. Das ODER-Gatter 159 liefert an seinem Ausgang auf die Leitung 161 eine logische "1" während der alternativen'Zeitintervalle zwischen den ersten Zeitintervallen 79 und den zweiten Zeitintervallen 81, so dass das NAND-

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Gatter den logischen Zustand "0" (-5 Volt) am Ausgang annimmt und den Transistorschalter (MOSFET) 154 schliesst. Dabei wird die Abflusselektrode mit Erde verbunden. Das Signal CLOCK B (TTL) auf der Leitung 102, das in Fig. 2 (g) dargestellt ist, bringt über die Leitung 163 den logischen Wert "1" zum Eingang des ODER-Gatters 159 während der alternativen Zeitintervalle, nachdem der Inverter 164 eine Umkehrung durchgeführt hat.

Während der zweiten Zeitintervalle 81, in welchen sich der Ausgang der Schaltung 149, der mit der Leitung 151 verbunden ist, im logischen Zustand "0" befindet, bewirken die Ausgangssignale der UND-Gatter 146 und 147 über die Leitungen 162 und 166, dass die NAND-Gatter 152 und 153 an ihren Ausgängen den logischen Wert "1" annehmen. Die Ausgänge der NAND-Gatter sind mit den Gatteranschlüssen der Transistoren 154 und 156 gekoppelt, um diese Elemente im geöffneten Zustand zu halten. Dabei wird das Ausgangssignal DATA OUT (MOS) für ein Bit auf den Leitungen in ähnlicher Weise, wie oben beschrieben, "isoliert".

Während der ersten Zeitintervalle 79 liefert die Schaltung 149 zu einem Eingang jedes der UND-Gatter 146 und 147 ein Signal mit dem logischen Wert "1", um die Darstellung des Signals DATA OUT (TTL) für ein Bit auf den Leitungen 68 zum Anweisungs- und Daten-Bus 23 mit Hilfe eines Bits der Leitungen 36 zu aktivieren. Befindet sich ein Bit auf den Leitungen 68 im logischen Zustand "1", dann liefert das UND-Gatter 146 eine logische "1" und das UND-Gatter 147 gleichzeitig eine logische "0" aufgrund der Operation des Inverters 148. Angenommen, die Speicherzyklus-Deaktivierungsleitung 118 befindet sich im logischen Zustand "0", was der Direktzugriffs-

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speicher-Wahl entspricht, dann nehmen die Ausgänge der NAND-Gatter 152 und 153 entsprechend die logischen Werte "0" und "1" an. Dadurch wird der Transistor 154 geschlossen und der Transistor 156 geöffnet, um eine Spannung von 0 Volt für ein Bit der Leitungen 36 zu liefern. Umgekehrt, wenn das Signal DATA OUT (TTL) für ein Bit der Leitungen 68 den logischen Zustand "O" annimmt, werden die Ausgangssignale der UND-Gatter 146 und 147 gegenüber der oben beschriebenen Situation umgekehrt, so dass an den Ausgängen der NAND-Gatter 152 und 153 die logischen Werte "1" und "0" liegen. Dadurch wird der Transistor 154 geöffnet und der Transistor 156 geschlossen und es gelangt eine Spannung von -17 Volt von der Abflusselektrode des Transistors 156 zu einem Bit der Leitungen 36.

Es sei darauf hingewiesen, dass die Spannungswerte und die logischen Zustände in der Kernspeicher-Steuerschaltung 21 denen entsprechen, die normalerweise in der bevorzugten Ausführungsform dieser Erfindung verwendet werden. Die Kernspeicher-Steuerschaltung ist jedoch nicht auf die Verwendung der angegebenen Spannungen und logischen Zustände beschränkt. Die Wahl dieser. Grossen hängt vom gewählten Schaltungskonzept ab. Die Pegelwandler 87, 98, 111, 123 und 132 beispielsweise transformieren die angegebenen MOS-Spannungspegel von 0 Volt und -17 Volt auf TTL-Spannungspegel von 0 und -5 Volt. Es können aber genau so gut irgendwelche anderen geeigneten Spannungen verwendet werden. Die Pegelwandler können auch ganz aus der Kernspeicher-Steuer-, schaltung 21 weggelassen werden, wenn die Spannungswerte kompatibel sind.

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Fig. 4 und 5 sind vereinfachte Blockschaltbilder, welche einige Wesensmerkmale eines bekannten Magnetkern-Direktzugriffsspeichers 19, der in Verbindung mit der Kernspeicher-Steuerschaltung 21 dieser Erfindung betrieben werden kann, zeigen. Der dargestellte und beschriebene Direktzugriffsspeicher enthält einen bekannten 4-Draht-Magnetkernspeicher, der nach dem Prinzip des "zerstörenden Lesens" und mit permanenter Informationsspeicherung arbeitet. Er besitzt einen zweiteiligen Speicherzyklus für sequentielle Lese- und Schreiboperationen. Natürlich können verschiedene Typen und Grossen von Magnetkern-Direktzugriffsspeichern im Rahmen der vorliegenden Erfindung benutzt werden.

Aus Fig. 4 und 5 geht hervor, dass der Magnetkern-Direktzugriffsspeicher ein herkömmliches 1 K χ 4 - Element besitzt, welches aus vier Matrizen 1 71, 172, 173 und 1 74 besteht. Jede Matrix enthält 1024 Speicherstellen, auf welche mit Hilfe von 32 Adressleitungen 1 76 und mit 32 Adressleitungen 177 zugegriffen wird. Die Adressleitungen 176 laufen in Zick-Zack-Form durch die vier Matrizen. Von den Adressleitungen 177 sind der Einfachheit halber nur eine X- und Y-Adressenleitung in Fig. 4 dargestellt. Fünf Bits auf den 10-Bit-Leitungen 66 für das Signal ADDRESS (TTL) werden einem X-Decodierer 1 78 und einem X-Verstärker 179 zugeführt. Die übrigen fünf Bits gelangen zu einem Y-Decodierer 181 und zu einem Y-Verstärker 182. Der X-Decodierer 178 enthält eine logische Dioden-Matrix, welche ihrerseits mit dem X-Verstärker 179 gekoppelt ist. Beide Einrichtungen bewirken zusammen die Decodierung und Verstärkung von fünf Bits des Signals ADDRESS (TTL) auf den Leitungen 66, um eine gezielte Ansteuerung einer der X-Leitungen 1 76 in bekannter Art und Weise zu erreichen. In

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gleicher Weise bewirken der Y-Decodierer 181 und der zugehörige Y-Verstärker 182 die Decodierung und Verstärkung der anderen fünf Bits des Signals ADDRESS (TTL) auf den Leitungen 66, um eine Y-Adressenleitung 1 77 gezielt anzusteuern. Am Schnittpunkt jeder X-Adressenleitung 176 und jeder Y-Adressenleitung 1 77 befindet sich ein Ferritkern 183 zur Speicherung variabler Daten. Die Information wird durch die Ausrichtung der magnetischen Elementarbereiche jedes Kerns in bekannter Weise festgehalten. Um eine Information in einen Kern 183 in jeder der vier Matrizen 171, 172, 173 und 174'zu schreiben, wird ein Strom, der nur halb so gross ist, wie für die Änderung der Ausrichtung der elementaren magnetischen Bereiche in jedem der vier Kerne notwendig ist, zu einer X-Adressenleitung 1 76 und zu einer Y-Adressenleitung 177 gesandt. Beide Leitungen laufen durch das Zentrum dieser vier Kerne. Das Zusammentreffen dieser Halbströme in diesen Kernen bewirkt, dass die magnetischen Elementarbereiche in eine bestimmte Richtung orientiert werden (wenn sie diese Richtung nicht schon besitzen).

Wie bereits oben erwähnt, arbeitet der Magnetkernspeicher während des ersten Abschnittes 108 des Speicherzyklus nach dem Prinzip des zerstörenden Lesens. Um die Information an einer bestimmten Adresse in jeder der vier Matrizen 171, 172, 173 und 174 zu lesen, wird durch eine X-Adressenleitung 1 76 und durch eine Y-Adressenleitung 177 für diese gewählte Adresse gleichzeitig ein Halbstrom bestimmter Richtung geschickt. Eine Sensorleitung 184 (Fig. 5) läuft durch alle Kerne einer zugeordneten Matrix, wobei durch eine Änderung der Ausrichtung der magnetischen Elementarbereiche in jedem adressierten Kern aufgrund der Lese-Halbströme ein Strom hervorgerufen wird, welcher in der zugeordneten Sensorleitung in

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bekannter Weise eine Spannung erzeugt. Bewirken andererseits die Lese-Haibströme keine Änderung der magnetischen Ausrichtung in den adressierten Kernen, dann wird in der zugehörigen Sensorleitung nur eine wesentlich kleinere Spannung hervorgerufen. Während des zweiten Abschnittes 109 des Kernspeicherzyklus werden die Halbströme durch die adressierten Kerne 1 83 in jeder Matrix umgekehrt. Die Inhibit-Leitung 186 (Fig. 5) läuft durch alle Kerne in einer zugehörigen Matrix, um wahlweise einen Halbstrom während bestimmter zweiter Abschnitte 109 entgegengesetzt zu der Richtung der umgekehrten Halbströme senden zu können. Damit kann die Wirkung der zuletzt genannten umgekehrten Halbströme unterbunden werden, so dass die Ausrichtung der magnetischen Elementarbereiche der adressierten Kerne nach dem zerstörenden Lesen nicht wieder umgekehrt wird.

Um die Richtung der Halbströme auf den X- und Y-Adressleitungen 176 und 177 für die zyklische Umkehrung zu steuern, kontrolliert der Speicherzyklus-Taktsignalgeber der Kernspeicher-Steuerschaltung 21 einen Taktsignal-Generator 187 (Fig. 4 und 5). Der Generator 187 liefert Taktsignale zu Beginn des ersten und zweiten Teils 108 und 109 des Kernspeicherzyklus. Aus Fig. 4 und 5 geht hervor, dass der Generator 187 über die Leitung 62 das Signal READ (TTL) und über die Leitung 63 das Signal CLOCK B (TTL) erhält. Der Taktsignal-Generator 187 liefert ein Taktsignal zu Beginn des ersten Abschnittes 108 jedes Kernspeicherzyklus über die Leitung 188 zum Y-Verstärker 182 über eine Leitung 189, zum X-Verstärker 179 über eine Leitung 191, zum X-Verstärker 192 über eine Leitung 193 und zum Y-Verstärker 194 über eine Leitung 196. In gleicher Weise liefert der Taktsignal-Generator

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187 ein Taktsignal zu Beginn des zweiten Abschnittes 109 jedes Kernspeicherzyklus über eine Leitung 197 zum Y-Verstärker 182 über eine Leitung 198, zum X-Verstärker179 über eine Leitung 199, zum X-Verstärker 192 über eine Leitung 201 und zum Y-Verstärker 194 über eine Leitung 202. Der Generator 187 enthält zwei herkömmliche monostabile Multivibratoren 203 und 204 und liefert Ausgangssignale bestimmter Dauer auf den Leitungen 197 und 188.

Das Signal READ (TTL) auf der Leitung 62 gelangt über den Inverter 206 zum Eingang des UND-Gatters 207, dessen Ausgang mit dem Eingang des Multivibrators 203 verbunden ist. Die Leitung ist auch mit dem Eingang des UND-Gatters 208 verbunden, dessen Ausgang mit dem Eingang des Multivibrators 204 gekoppelt ist. Das Signal CLOCK B (TTL) auf der Leitung 63 gelangt zu den anderen Eingängen der UND-Gatter 207 und 208 über einen Inverter 209. Jeder Multivibrator 203 und 204 wird durch einen positiven Impuls an seinem Eingang aus dem Ausgang des zugehörigen UND-Gatters angesteuert. Der Multivibrator 204 liefert dabei einen Impuls zu Beginn des ersten Abschnittes 108 jedes Speicherzyklus in Abhängigkeit von einer positiven Änderung, d.h. von einem niedrigen auf einen hohen Wert, des Ausgangssignals des UND-Gatters 208, welches mit dem logischen Zustand "1" des Signals READ (TTL) und mit der Änderung von einem niedrigen auf einen hohen Pegelwert der inversen Form des Signals CLOCK B (TTL) zusammenfällt. Aus Fig. 2 (f) und 2 (g) geht hervor, dass die positive Änderung am Ausgang dieses UND-Gatters zum gleichen Zeitpunkt auftritt wie die Änderung 103 des Signals CLOCK B (TTL) von einem hohen auf einen niedrigen Wert. In ähnlicher Weise liefert

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der monostabile Multivibrator 203 einen Impuls zu Beginn des zweiten Abschnittes 109 jedes Kernspeicherzyklus bei einer positiven Änderung des Ausgangssignals des UND-Gatters 207, wenn sowohl die inverse Form des Signals READ (TTL) als auch die inverse Form des Signals CLOCK B (TTL) den logischen Wert "1" besitzen. Aus Fig. 2 (f) und 2 (g) geht weiterhin hervor, dass diese inversen Signale gleichzeitig mit der Änderung 106 des Signals CLOCK B (TTL) von einem hohen auf einen niedrigen Pegelwert zusammenfallen.

Aus Fig. 4 geht hervor, dass die X- und Y-Verstärker 179, 182, 192 und 194 "Senken- und Quellen-Gatter" enthalten, welche in bekannter Weise arbeiten und Halbströme zu den X- und Y-Adressenleitungen 176 und 177 in einer ersten Richtung liefern, um adressierte Magnetkerne während des ersten Abschnittes 108 jedes Kernspeicherzyklus in den logischen Zustand "1" zu "schalten". Während jedes zweiten Teils 109 werden die Halbströme in die entgegengesetzte Richtung geschickt. Der X-Verstärker 179 enthält ein UND-Gatter 211 als Treiberstufe und ein NAND-Gatter 212 als "Senke", wobei Ausgänge dieser Gatterschaltungen gemeinsam mit einer X-Ad r esse nl ei tu ng 176 verbunden sind. Für die 32 X-Leitungen 176 sind insgesamt 32 Paare von Gatterschaltungen 211 und 212 vorgesehen. Der Einfachheit halber ist nur ein Paar dargestellt und isolierende Dioden zwischen diesen Schaltungspaaren sind weggelassen worden. Ein Eingang zu jedem der Quellen- und Senken-Gatter 211 und 212 eines bestimmten Paares ist mit dem X-Decodierer 178 über eine der 32 Leitungen 213 verbunden. Der andere Eingang jedes Gatters 211 und 212 ist mit den Leitungen 188 und 197 über entsprechende Leitungen 191 und 199 verbunden. Die

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Leitungen 188 und 197 sind auch mit den 32 Schaltungspaaren aus den Senken-NAND-Gattern 214 und den Quellen-UND-Gattern im X-Veretärker 192 über entsprechende Leitungen 193 und 201 verbunden. Die Ausgänge jedes Gatterpaares sind gemeinsam mit einer X-Adressenleitung 176 gekoppelt (nur ein solches Paar ist dargestellt).

In ähnlicher Weise ist der Taktsignalgenerator 187 mit einem Senken-NAND-Gatter 217 und einem Quellen-UND-Gatter 218 für jede Y-Adressenleitung 1 77 im Y-Verstärker 182 gekoppelt. Die Ausgänge der Gatter 217 und 218 eines bestimmten Paares sind gemeinsam mit einer Y-Leitung 1 77 gekoppelt. Ein Eingang jedes Gatters 21 7 und 218 eines Paares ist mit dem Y-Decodierer 181 über eine der 32 Leitungen 219 verbunden. Der andere Eingang jedes Gatters 218 ist mit der Leitung 188 über die Leitung 189, der andere Eingang jedes Gatters 217 über die Leitung 198 mit der Leitung 197 verbunden. Jede Y-Adressenleitung 177 ist auch mit den gekoppelten Ausgängen eines Senken-NAND-Gatters 221 und eines Quellen-UND-Gatters 222 im Y-Verstärker 194 verbunden. Die Eingänge des Verstärkers 194 sind mit der Leitung 188 und mit der Leitung 197 über die Leitungen 196 bzw. 202 gekoppelt.

Zu Beginn des ersten Abschnittes 108 jedes Speicherzyklus liefert der monostabile Multivibrator 204 auf der Leitung 188 einen Impuls zu einem Eingang aller Quellen-Gatter 211 und 218. Ein Gatter 211 und ein Gatter 218 erhalten ein Signal mit dem logischen Wert "1" aus ihrem zugehörigen Decodierer auf einer der Leitungen und auf einer der Leitungen 219, um Halbströme zu einem be-

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stimmten Magnetkern in jeder der vier Matrizen 1 71, 1 72, 1 73 und 1 74 über eine der X-Adressenleitungen 1 76 und eine der Y-Adressenleitungen 177 zu senden* Die anderen Endpunkte dieser Adressenleitungen sind entsprechend mit einem von 32 Senken-Gattern 214 und einem von 32 Senken-Gattern 221 gekoppelt. Die Gatter 214 und 221 werden ausserdem gleichzeitig über die Leitung 188 angesteuert. In ähnlicher Weise liefert der monostabile Multivibrator 203 während des zweiten Abschnittes 109 jedes Kernspeicherzyklus auf der Leitung 197 einen Impuls zu einem Eingang aller Senken-Gatter 212 und 217 in den X- und Y-Verstärkern 179 und 182. Ein Senken-Gatter 212 und ein Senken-Gatter 217 erhalten ein Signal mit dem logischen Wert "1" vom zugehörigen Decodierer über eine der Leitungen 213 und über eine der Leitungen 219. Der aktivierte Zustand auf einer der Leitungen 213 und auf einer der Leitungen 219 wird während des ganzen Kernspeicherzyklus aufrechterhalten. Wie Fig. 2 (j) zeigt und wie früher beschrieben, müssen die zu den Decodierschaltungen gelieferten Signale ADDRESS (TTL) stabil, d.h. vor dem Beginn des ersten Abschnittes 108 des Kernspeicherzyklus definiert sein und sie müssen in diesem Zustand während der gesamten Dauer des Kernspeicherzyklus aufrechterhalten werden. Die X- und Y-Adressenleitungen 176 und 177 für den ausgewählten Magnetkern 183 sind entsprechend mit Quellen-Gattern 216 und 222 in den X- und Y-Verstärkern 192 und 194 verbunden. Die Gatter 216 und 222 werden gleichzeitig über die Leitung 197 am Beginn des zweiten Abschnittes 109 jedes Kernspeicherzyklus angesteuert, damit sie während jedes zweiten Abschnittes Halbströme in umgekehrter Richtung durch die gewählten Magnetkerne senden können.

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Aus Fig. 5 geht hervor, dass die Matrizen 171, 172, 173 und 174 des Magnetkern-Direktzugriffsspeichers 19 jeweils mit identischen Daten-Halteschaltungen 223, 224, 226 und 227 verbunden sind. Diese Schaltungen sind in Fig. 5 durch Blöcke mit unterbrochenen Linien dargestellt. Nur die Schaltung 223 ist im einzelnen wiedergegeben, Um zu zeigen, wie der Speicher 19 die Steuersignale der Kernspeicher-Steuerschaltung 21 nutzt und die Ausgangsdaten der Schaltung 21 übergibt.

Jede Sensorleitung 184 läuft durch alle Magnetkerne 183 der zugehörigen Matrix und sie ist mit einem Operationsverstärker 228 in der zugehörigen Daten-Halteschaltung (hier die Schaltung 223) verbunden. Der Verstärker 228 liefert ein Signal mit dem logischen Wert "1" zu einem Eingang eines UND-Gatters 229, wenn die Spannung auf der Sensorleitung den Schwellenwert für den Verstärker überschreitet. Der andere Eingang des UND-Gatters erhält über die Leitung 231 während des ersten Abschnittes 108 jedes Speicherzyklus einen Abtastimpuls. Das Auftreten einer Spannung auf der Sensorleitung in Abhängigkeit vom "Umschalten" des gewählten Magnetkerns bewirkt eine positive Änderung des Ausgangssignals des UND-Gatters 229. Der Ausgang des Gatters 229 ist mit dem Takteingang der Schaltung 232 verbunden. Die Schaltung 232 reagiertauf diese Signaländerung und behält am Ausgang den logischen Zustand "1" bei, weil an ihrem Eingang permanent ein Signal mit dem logischen Wert "1" liegt. ·

Der Löscheihgang der Schaltung 232 ist mit dem Ausgang eines monostabilen Multivibrators 232 verbunden. Ein Eingang des Multivibrators 232 ist mit dem Ausgang eines UND-Gatters 234 verbun-

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den. Die Eingänge des UND-Gatters 234 sind mit der Leitung 62 und über einen Inverter 236 mit der Leitung 63 verbunden, so dass sie das Signal READ (TTL) und das Signal CLOCK B (TTL) erhalten. Der Multivibrator 233 liefert einen Initialisierungsimpuls am Löscheingang der Schaltung 232 zu Beginn des ersten Abschnittes 108 des Kernspeicherzyklus, wenn sowohl das Signal READ (TTL) als auch die inverse Form des Signals CLOCK B (TTL) einen hohen Wert besitzen, so wie in Fig. 2 (f) und 2 (g) dargestellt. Dieser Setzimpuls bewirkt, dass am Ausgang der Halteschaltung 232 ein Signal mit dem logischen Wert "0" zu Beginn des Kernspeicher-Zugriffsintervalls 142, sowie in Fig. 2 (I) dargestellt, liegt. Das Signal mit dem logischen Wert "0" bewirkt, dass das Signal DATA OUT (TTL) für ein Bit der 4-Bit-Leitungen 68 den logischen Wert "1" (0 Volt) annimmt, und zwar aufgrund der Operation eines Inverters 237 in der Ausgangsleitung.

Wie bereits oben erwähnt, versetzen die Halbströme in den X- und Y-Adressleitungen 176 u nd 177 während des ersten Abschnittes 108 des Kernspeicherzyklus den ausgewählten Magnetkern 183 in jeder Matrix in den logischen Zustand "1". Danach wird während des zweiten Abschnittes 109 der logische Zustand "1" in dem gewählten Magnetkern 183 nur dann beibehalten, wenn die Inhibitleitung 186 einen Inhibit-Halbstrom in einer Richtung führt, welche derjenigen der umgekehrten Halbströme in den X- und Y-Adressenleitungen 176 und 177 entgegengesetzt ist. Dadurch wird dann die Umkehrung des logischen Zustandes "1" im gewählten Magnetkern verhindert. Der logische Zustand "1" im adressierten Magnetkern wird während des zweiten Abschnittes 109 des Kernspeicherzyklus unter jeder von zwei Bedingungen festgehalten (d.h. die

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Umkehrung dieses Zustandes wird verhindert): Erstens erfordert das Signal DATA IN (TTL) auf einem Bit der 4-Bit-Leitungen 67 das Schreiben des logischen Zustandes "1" in den gewählten Magnetkern; zweitens muss der logische Zustand "1", der aus dem gewählten Magnetkern 183 während des ersten Abschnittes 108 herausgelesen worden ist, erhalten werden. Aus Fig. 2 (k) und aus den obigen Erläuterungen geht hervor, dass die Signale DATA IN (TTL) auf jeder der 4-Bit-Leitungen 67 vor dem zweiten Abschnitt 109 des Kernspeicherzyklus definiert und für die Dauer des zweiten Abschnitts aufrechterhalten werden, um eine Schreiboperation zu ermöglichen.

Besitzt das Signal DATA IN (TTL) für ein Bit der 4-Bit-Leitungen 67 den logischen Wert "1" und weist das Signal WRITE (TTL) auf der Leitung 64 ebenfalls den logischen Zustand "1" auf (siehe Bezugszahl 119 in Fig. 2 (h) ), dann nimmt das Ausgangssignal eines UND-Gatters 238 in der typischen Datenschaltung 223 (Fig. 5) den logischen Wert "0" an und fliesst über eine Ausgangsleitung 239. Ein Eingang des UND-Gatters 238 ist mit einem Bit der 4-Bit-Leitungen 67 über einen Inverter 240 verbunden. Der andere Eingang des UND-Gatters 238 erhält über eine Leitung 241 das Signal WRITE (TTL) auf der Leitung 64. Der logische Zustand "0" auf der Leitung 239 bewirkt den logischen Zustand "1" am Ausgang eines NOR-Gatters 242, dessen einer Eingang mit der Leitung 239 gekoppelt ist. Der Ausgang des NOR-Gatters 242 ist mit einem Eingang eines NAND-Gatters 243 gekoppelt. Ein anderer Eingang dieses NAND-Gatters 243 ist mit der Leitung 244 verbunden. Auf , der Leitung 244 fliessen die Inhibit-Taktimpulse. Über die Leitung 244 gelangt ein Steuersignal zum NAND-Gatter 243, um die Inhibit-

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Leitung zu aktivieren, so dass sie einen Inhibit-Halbstrom während . des zweiten Abschnittes 109 jedes Kernspeicherzyklus in Übereinstimmung mit dem anderen Eingangssignal für das NAND-Gatter 243 liefert. Der logische Wert "1" am Ausgang des NOR-Gatters

242 bewirkt, dass am Ausgang des NAND-Gatters 243 ein Signal mit dem logischen Wert "0" (-5 Volt) erscheint, so dass ein Inhibit-Halbstrom ausgelöst wird, da das Ausgangssignal des NAND-Gatters

243 zu einem Anschluss der Inhibit- eitung 186 fliesst. Der andere Anschluss ist über einen Widerstand 246 mit Erde verbunden. Ein weiterer Widerstand 247 ist zwischen die Endanschlüsse der Inhibit-Leitung geschaltet. Dieser Inhibitstrom verhindert die Umkehrung des logischen Zustandes "1" im gewählten Magnetkern 183 während des ersten Abschnittes 108 des Kernspeicherzyklus.

Besitzt andererseits das Signal DATA IN (TTL) den logischen Wert "0" und das Signal WRITE (TTL) den logischen Wert "1", dann nimmt das Ausgangssignal des NAND-Gatters 243 den logischen Wert "1" (0 Volt) an, worauf kein Inhibitstrom erzeugt wird. Dies bewirkt die Umkehrung des logischen Zustandes "1" im gewählten Magnetkern 183 während des ersten Abschnittes 108 des Kernspeicherzyklus. Der logische Zustand "1" für ein Bit auf den Leitungen 67 bewirkt, dass das Ausgangssignal des UND-Gatters 238 den logischen Wert "0" und das Ausgangssignal des NOR-Gatters 242 den logischen Wert "1" annimmt. Dadurch erhält das Ausgangssignal des NAND-Gatters 243 den logischen Wert "0".

Besitzt das Signal WRITE (TTL) während des zweiten Abschnitts 109 des Kernspeicherzyklus den logischen Wert "0", so wie durch die Bezugszahl 121 in Fig. 2 (h) dargestellt, dann stellt die Daten-

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Halteschaltung 223 während des zweiten Abschnittes 109 des Kernspeicherzyklus die beim Lesen während des ersten Abschnittes 108 im gewählten Magnetkern 183 zerstörten Daten wieder her. Wie oben bereits erwähnt, liefert die Schaltung 232 ein Ausgangssignal mit dem logischen Wert "1", wenn auf der Sensorleitung 184 in Abhängigkeit vom "Umschalten" des gewählten Magnetkerns 183 eine bestimmte Spannung erzeugt wird. Die Schaltung 232 liefert ein Ausgangssignal mit dem logischen Wert "0", wenn der gewählte Magnetkern nicht "umgeschaltet" wird, d.h. der Magnetkern besitzt den logischen Zustand "1" schon vor der Leseoperation. War der Magnetkern vor dem zerstörenden Lesen im logischen Zustand "0", dann steuert die Schaltung 223 ihre zugeordnete Matrix so, dass dieser logische Zustand "0" durch die Umkehrung der Halbströme auf den X- und Y-Adressenleitungen 1 76 und 177 für den gewählten Magnetkern umgekehrt wird, wobei die Inhibitleitung 186 den logischen Wert "1" (0 Volt) annimmt und während dieser Prozedur inaktiv bleibt. Sollte jedoch der frühere Zustand dem logischen Wert "1" entsprechen, dann muss die Schaltung 223 ihre Inhibitleitung 186 aktivieren und einen Inhibitstrom liefern, um eine Änderung dieses logischen Zustandes "1" infolge der Umkehrung der Halbströme zu verhindern.

Der Ausgang der Schaltung 232 (Fig. 5) ist mit einem Eingang des UND-Gatters 248 über eine Leitung 249 gekoppelt. Der andere Eingang des UND-Gatters 248 ist über einen Inverter 251 mit der Leitung 64, über welche das Signal WRITE (TTL) fliesst, verbunden. Der Ausgang des UND-Gatters 248 ist mit einem Eingang des NOR-Gatters 242 über die Leitung 252 verbunden.

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Besitzt das Ausgangssignal der Schaltung 232 den logischen Wert "1", dann wurde der gewählte Magnetkern 183 "umgeschaltet" und das Ausgangssignal des UND-Gatters 248 nimmt den logischen Wert "1" an, so dass das Ausgangssignal des NOR-Gatters 242 den logischen Wert "0" erhält. Dadurch liefert das NAND-Gatter 243 ein Signal mit dem logischen Wert "1" (um einen Inhibitstrom zu erzeugen). Auf diese Weise wird der logische Zustand "0" im gewählten Magnetkern durch die in umgekehrter Richtung fliessenden Halbströme wiederhergestellt.

Besitzt andererseits das Ausgangssignal der Schaltung 232 den logischen Wert "0", dann wurde der gewählte Magnetkern 183 nicht "umgeschaltet" und das Ausgangssignal des UND-Gatters 248 nimmt den logischen Wert "0" an. Dadurch erscheint am Ausgang des NOR-Gatters 242 ein Signal mit dem logischen Wert "1", wodurch das NAND-Gatter 243 ein Signal mit dem logischen Wert "0" (-5 Volt) liefert. Auf diese Weise wird ein Inhibitstrom auf der Inhibitleitung 186 erzeugt, welcher die Umkehrung des logischen Zustandes des gewählten Magnetkerns verhindert.

Für Fachleite sind zahlreiche weitere Änderungen und Abwandlungen dieser Erfindung denkbar, ohne dass dabei der in den Ansprüchen skizzierte Bereich der Erfindung verlassen wird.

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Claims (7)

1. PATENTANSPRÜCHE:

   1 J Austauschbarer Speicher für elektronische Datenverarbeitungsvorrichtungen, welche einen adressierbaren Programm-Festwertspeicher, einen adressierbaren, nichtpermanenten Halbleiter-Direktzugriffsspeicher, einen Zentralprozessor zum Aufnehmen und Ausführen von Programmanweisungssignalen aus dem Festwertspeicher und zum Holen von variablen Ausgangsdatensignalen aus und zum gleichzeitigen Eingeben von variablen Eingangsdatensignalen in den Halbleiter-Direktzugriffsspeicher, ein im Zeitraster (Time Sharing) betriebenes Adressen-Bus-System zum Empfangen von Adressensignalen aus dem Prozessor, um sequentiell und wiederholt auf bestimmte Adressen im Festwertspeicher und im Direktzugriffsspeicher während erster und zweiter nicht unmittelbar aufeinanderfolgender Zeitintervalle zuzugreifen, ein im Zeitraster betriebenes Anweisungs- und Daten-Bus-System, das mit dem Prozessor verbunden ist, Anweisungssignale während der zweiten Zeitintervalle erhält und Ausgangsdatensignale holt und Eingangsdatensignale während der ersten Zeitintervalle eingibt, wobei beide Bus-Systeme während der Zeitintervalle zwischen den ersten und zweiten Zeitintervallen gelöscht werden, und eine Schreibbefehl einrichtung, die den Prozessor mit dem Direktzugriffsspeicher verbindet, um Schreibbefehl-Signale zum Direktzugriffsspeicher liefern und dadurch die Eingangsdatensignale während bestimmter erster Zeitintervalle in Übereinstimmung mit den Anweisungssignalen eingeben zu können, ent-

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   halten, gekennzeichnet durch eine Kernspeicher-Steuerschaltung (21) • zur kompatiblen Verbindung des Adressen-Bus-Systems, des Anweisungs- und Daten-Bus-Systems und der Schreibbefehleinrichtung mit einem permanenten Magnetkern-Direktzugriffsspeicher (19), der mit sich wiederholenden Kernspeicherzyklen arbeitet, welche jeweils nach einem zweiten Zeitintervall eingeleitet werden und aus zwei Abschnitten (108, 109) bestehen, wobei Ausgangsdatensignale während der ersten Abschnitte (108) aus dem Kernspeicher geholt werden und Eingangsdatensignale während der zweiten Abschnitte (109) in den Kernspeicher eingegeben werden, und wobei die Kernspetcher-Steuerschaltung folgende Einrichtungen enthält: einen Speicherzyklus-Taktsignalgeber zum wiederholten Einleiten von Speicherzyklen und zum sequentiellen Bestimmen der ersten und zweiten Abschnitte hiervon; einen Kernspeicher-Schreibsignalgeber zum Steuern des Kernspeichers für die Eingabe der Eingangsdatensignale während bestimmter zweiter Abschnitte in Abhängigkeit von den Schreibbefehlsignalen; Adressen-Sperreinrichtungen zur Stabilisierung der vom Adressen-Bus-System während des zweiten Zeitintervalle, das dem ersten Abschnitt als nächstes vorangeht, empfangenen Direktzugriffsspeicher-Adressensignale vor jedem ersten Abschnitt; Daten-Sperreinrichtungen zur Stabilisierung der vom Anweisungs- und Daten-Bus-System während des ersten Zeitintervalls, das dem zweiten Abschnitt als nächstes vorangeht, empfangenen Datensignale vor jedem zweiten Abschnitt; und Datenausgabeeinrichtungen zur Darstellung der Ausgangsdatensignale, die aus dem Kernspeicher in das Anweisungsund Daten-Bus-System während jedes ersten Zeitintervalls geholt worden sind, am Ausgang und zum Verändern des Ausgangs während jedes zweiten Zeitintervalls, wobei die Kernspeicher-Steuerschaltung

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   den Magnetkern-Direktzugriffsspeicher, der Lese- und Schreiboperationen nur sequentiell ausführen kann, mit dem Halbleiter-Direktzugriffsspeicher, der Lese- und Schreiboperationen simultan ausführen kann, austauschbar macht.
2. 2. Kernspeicher-Steuerschaltung nach Anspruch ·1, dadurch gekennzeichnet, dass das Datenverarbeitungssystem durch erste und zweite synchronisierte, in Phase befindliche Taktsignale (CLOCKA, CLOCK B) für einen Zeitraster-Betrieb (Time Sharing) der Bus-Einrichtungen gesteuert wird, wobei das zweite Signal die doppelte Frequenz des ersten Signals besitzt, und zwei monostabile MuI tivibratoren, welche durch Signale, die vom Speicherzyklus-Taktsignalgeber aus den beiden Taktsignalen hergeleitet werden, gesteuert werden, um Taktimpulse am Beginn der ersten und zweiten Abschnitte der Speicherzyklen zu liefern.
3. 3. Kernspeicher-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Datenverarbeitungssystem durch erste und zweite synchronisierte, in Phase befindliche Taktsignale für einen Zeitraster-Betrieb (Time Sharing) der Bus-Einrichtungen gesteuert wird, wobei das zweite Signal die doppelte Frequenz des ersten Signals besitzt; und Adressen-Sperreinrichtungen mit einer elektronischen Halteschaltung für die Adressensignale, welche durch ein aus dem ersten Taktsignal abgeleitetes Signal gesteuert wird.
4. 4. Kerhspeicher-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Datenverarbeitungssystem durch erste und zweite synchronisierte, in Phase befindliche Taktsignale für einen Zeitraster-Betrieb (Time Sharing) der Bus-Einrichtungen'gesteuert wird, wobei das zweite Signal die doppelte Frequenz des ersten

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   Signals besitzt; und Daten-Sperreinrichturigen mit einer elektronischen Halteschaltung für die Eingangsdatensignale, welche durch ein aus dem ersten Taktsignal abgeleitetes Signal gesteuert wird.
5. 5. Kernspeicher-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Zentralprozessor anstelle des Halbleiter-Direktzugriffsspeichers (16) Ein/Ausgabeschaltungen (13, 14) auswählen kann, um Datensignale während bestimmter erster Zeitintervalle in Übereinstimmung mit den Anweisungssignalen auszutauschen; die Schreibkommandoeinrichtungen zusätzlich ein Ein/ Ausgabe-Wählsignal während des zweiten Zeitintervalls, das als nächstes jedem bestimmten ersten Zeitintervall vorangeht, liefern; das Datenverarbeitungssystem durch erste und zweite synchronisierte, in Phase befindliche Taktsignale für einen Zeitraster-Betrieb (Time Sharing) der Bus-Einrichtungen gesteuert wird, wobei das zweite Signal die doppelte Frequenz des ersten Signals besitzt; und die Schreibsignaleinrichtungen für den Kernspeicher erste und zweite elektronische Halteschaltungen besitzen, welche von Signalen gesteuert werden, die sich aus dem ersten Taktsignal und den Schreibbefehlsignalen ableiten, wobei die erste Halteschaltung Speicherzyklus-Deaktivierungssignale in Abhängigkeit von den Ein/ Ausgabe-Wählsignalen liefert, und wobei die zweite Halteschaltung Schreibsignale zum Kernspeicher während bestimmter zweiter Abschnitte in Abhängigkeit von Schreibbefehlsignalen liefert.
6. 6. Kernspeichei—Steuerschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Datenausgabeeinrichtungen erste Gatterschaltungen enthalten, welche die aus dem Kernspeicher geholten Ausgangsdatensignale mit einem während jedes zweiten Zeitinter-

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   valls durch eine elektronische Halteschaltung erzeugten Abtastsignale hindurchschleusen, wobei die Halteschaltung durch Signale gesteuert wird, die sich aus den Taktsignalen ableiten; und die Datenausgabeeinrichtungen zweite Gatterschaltungen enthalten, welche die Ausgangssignale der ersten Gatterschaltungen mit den Speicherzyklus-Deaktivierungssignalen hindurchschleusen, um den Ausgang der Datenausgabeeinrichtungen während jedes Speicherzyklus, in welchem eine Ein/Ausgabe-Wähloperation auftritt, zu "isolieren".
7. 7. Kernspeicher-Steuerschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die zweiten Gatterschaltungen mit den Gatterelektroden von Metalloxydhalbleiter-Feldeffekt-Transistoren ansteuernd verbunden sind, wobei die Ausgänge der Transistoren mit dem Anweisungs- und Daten-Bus-System gekoppelt sind.

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