DE69430165T2

DE69430165T2 - Verriegelungsschaltungsgesteuerter Ausgangstreiber

Info

Publication number: DE69430165T2
Application number: DE69430165T
Authority: DE
Inventors: David Charles Mcclure
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 1993-09-30
Filing date: 1994-09-28
Publication date: 2002-08-22
Anticipated expiration: 2014-09-29
Also published as: JP3526921B2; EP0647028B1; DE69430165D1; EP0647028A3; US5396108A; JPH07170159A; EP0647028A2

Description

Die vorliegende Erfindung betrifft das Gebiet der Mikroelektronik, und insbesondere digitale Schaltungen. Speziell betrifft die vorliegende Erfindung Ausgangstreiber in digitalen Schaltungen.
In einem digitalen Schaltungssystem wird oft ein gemeinsamer Pfad verwendet, um Daten zwischen verschiedenen Schaltungen und Elementen in dem System aufzuteilen und zu übertragen. Eine kleine Gruppe von gemeinsam genutzten Leitungen, ein Bus, kann verwendet werden, um den gemeinsamen Pfad bereitzustellen. Beim Design digitaler Schaltungssysteme können einige Elemente einen unzureichenden maximalen Ausgangsstrom haben, um all diejenigen Leitungen anzusteuern, welche mit den Bauelementen verbunden sind. Daher wird ein Stromverstärker, ein sog. Treiber oder Puffer, verwendet, die notwendigen Ströme zu liefern.
Latchspeicher werden oft verwendet, um Ausgangstreiber in digitalen Schaltungssystemen zu steuern. In manchen Fällen ist es wünschenswert, den Ausgangstreiber zu aktivieren und zu deaktivieren. Beispielsweise kann der Ausgangstreiber deaktiviert werden (in einen offenen Zustand versetzen), so daß ein anderes logisches Bauelement dieselbe Leitung ansteuern kann, mit welcher der Ausgangstreiber verbunden ist. Früher wurden Latchspeicher unter Verwendung eines logischen Gatters aktiviert und deaktiviert, welches zwischen dem Latchspeicher und dem Ausgangstreiber angeordnet ist, wie es in Fig. 1 dargestellt ist.
In Fig. 1 ist ein schematisches Diagramm eines Latchgesteuerten (durch einen Latchspeicher gesteuerten) Ausgangstreiber 70 gezeigt, der im Stand der Technik bekannt ist. Die Latch-gesteuerte Ausgangstreiberschaltung 70 umfaßt eine Eingangsschaltung 71, eine Latch-Schaltung 72, eine Freigabe-/Sperrschaltung 74 und eine Ausgangstreiberschaltung 76. Die Eingangsschaltung 71 ist aus Durchgangs- Gatter G1 und G2 und einem Inverter I1 aufgebaut; die Latch-Schaltung 72 ist aus den Invertern I1 bis I5 aufgebaut. Die Freigabe-/Sperrschaltung 74 ist aus NAND-Gatter A1 und A2 und Invertern I6 und I7 aufgebaut; und die Ausgangstreiberschaltung 76 umfaßt die Transistoren T1 und T2. Der Transistor T1 ist ein Pull-up-Transistor und der Transistor T2 ist ein Pull-down-Transistor in dem Ausgangstreiberabschnitt dieser Schaltung. Die Transistoren T1 und T2 sind n-Kanal Metall-Oxid-Feldeffekttransistoren (MOSFETs). Der Drain des Transistors T1 ist mit einer Energieversorgungsspannung VCC und die Source des Transistors T2 ist mit einer Energieversorgungsspannung VSS verbunden. Typischerweise befindet sich die Energieversorgungsspannung VCC auf einer höheren Spannung als die Energieversorgungsspannung VSS.
Signale werden an Eingängen GDT und GDC in die Latchgesteuerte Ausgangstreiberschaltung 70 eingegeben. Das Gate des Transistors T1 wird durch ein Signal gesteuert, welches am Eingang GDT des Latch-gesteuerten Ausgangstreibers eingegeben wird; das Gate des Transistors T2 wird durch ein Signal gesteuert, welches am Eingang GDC des Latchgesteuerten Ausgangstreibers 71 eingegeben wird. Die Durchgangsgatter G1 und G2 steuern den Fluß des Signals von den Eingängen GDT und GDC zur Ausgangstreiberschaltung 76. Die Durchgangsgatter G1 und G2 werden durch ein Taktsignal, CLK, welches an einem Punkt 80 anliegt, und ein Komplement- Taktsignal, /CLK, welches durch Laufen des Taktsignals durch den Inverter I1 erzeugt wird, gesteuert.
Es wird nun Bezug auf die Latch-Schaltung 72 genommen. Die Inverter I1 und I2 sind kreuzgekoppelt; und die Inverter I4 und I5 sind kreuzgekoppelt. Wenn die Durchgangsgatter G1 und G2 ausgeschaltet werden, stellen die Inverter 12 bis I5 den Latch-Mechanismus bereit, um ein kontinuierliches Signal an die Gates von Transistor T1 und T2 zu liefern, wenn die Ausgangstreiberschaltung 76 durch die Freigabe- /Sperrschaltung 74 aktiviert ist.
Die NAND-Gatter A1 und A2 in der Freigabe-/Sperrschaltung 74 werden verwendet, um die Ausgangstreiberschaltung 76 zu aktivieren und zu deaktivieren. Die Signale von den Eingabepunkten GDT und GDC können durch die NAND-Gatter A1 und A2 zu den Gates der Transistoren T1 und T2 übertragen werden, wenn das Signal an den Eingängen OE eine logische 1 ist. In der Situation, wenn das Signal an den Eingängen OE eine logische 0 ist, wird die Latch-gesteuerte Ausgangsschaltung 70 gesperrt, wobei beide Transistoren ausgeschaltet sind und der Ausgang der Ausgangstreiberschaltung 76 ein hohes Z ist.
Das Hinzufügen der NAND-Gatter und Inverter, um eine Freigabe-/Sperrfunktion im Latch-gesteuerten Ausgangstreiber 70 in der Fig. 1 bereitzustellen, erhöht die Ansprechzeit des Latch-gesteuerten Ausgangstreibers. Daher ist es wünschenswert, eine Vorrichtung bereitzustellen, um die Zeit zu verkürzen, die notwendig ist, um einen Latch-gesteuerten Ausgangstreiber zu aktivieren und zu deaktivieren.
Die vorliegende Erfindung schafft einen Latch-gesteuerten Ausgangstreiber, welcher eine Ausgangstreiberschaltung mit einem Pull-up-Transistor und einem Pull-down-Transistor, die in Serie geschaltet sind, aufweist. Ein Ausgang ist an einem Knoten zwischen den zwei Transistoren angeordnet. Das Gate von jedem Transistor ist mit einem Latchspeicher verbunden, um Daten zu speichern. Eine Steuerschaltung ist mit den Eingängen der Latchspeicher verbunden und verbindet die Dateneingänge mit den Latchspeichern in einem aktivierten Zustand. Wenn die Steuerschaltung den Latch-gesteuerten Ausgangstreiber in einen derart gewählten Zustand versetzt, werden die Latchspeicher auf einen Wert gesetzt, welcher beide Ausgangstransistoren ausschaltet. Daten werden in einer Datenschaltung gespeichert, bevor die Latchspeicher angesteuert werden, um den Latch-gesteuerten Ausgangstreiber zu deaktivieren. Die Daten werden wieder in die Latchspeicher von der Datenschaltung gespeichert, wenn die Latchgesteuerte Ausgangstreiberschaltung in einen aktivierten Zustand zurückkehrt.
Gemäß der vorliegenden Erfindung wird ein Latch-gesteuerter Ausgangstreiber, der einen Dateneingang aufweist, bereitgestellt, mit:
einer Ausgangstreiberschaltung, welche einen Pull-up- Transistor und einen Pull-down-Transistor, die in Reihe geschaltet sind, aufweist, wobei der Pull-up-Transistor einen ersten Source/Drain, der mit einer ersten Energieversorgungsspannung verbunden ist, und einen zweiten Source/Drain aufweist, der mit einem ersten Source/Drain des Pull-down- Transistors verbunden ist, und wobei der Pull-down- Transistor einen zweiten Source/Drain aufweist, der mit einer zweiten Energieversorgungsspannung verbunden ist;
einem Ausgangsknoten, der zwischen den Pull-up- und Pull-down-Transistoren angeschlossen ist;
einer ersten Zweizustands-Latch-Schaltung mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Ausgangsknoten der ersten Latch-Schaltung mit einem Gate des Pull-up-Transistors verbunden ist und den Zustand ändert, wenn der Eingangsknoten Änderungen des Zustandes der Latch- Schaltung erzeugt;
einer zweiten Zweizustands-Latch-Schaltung mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Ausgangsknoten der zweiten Latch-Schaltung mit einem Gate des Pull-down-Transistors verbunden ist und den Zustand ändert, wenn der Eingangsknoten Änderungen des Zustandes der Latch- Schaltung erzeugt;
einer Steuerungsschaltung, welche zwischen dem Dateneingang und dem Eingangsknoten der ersten und der zweiten Latch-Schaltung angeschlossen ist, wobei die Steuerungsschaltung einen ersten Freigabetransistor mit einem Source/Drain, der mit dem Eingang der ersten Latch-Schaltung verbunden ist, und einem Gate aufweist, welches durch ein Freigabesignal gesteuert wird, wobei der Transistor durch das Freigabesignal eingeschaltet wird;
einem zweiten Freigabetransistor mit einem ersten Source/Drain, der mit dem Eingang der zweiten Latch- Schaltung verbunden ist, und einem Gate, welches durch ein Freigabesignal gesteuert wird, wobei der Transistor (D59 durch das Freigabesignal eingeschaltet wird;
einem ersten Datentransistor mit einem ersten Source/Drain, der mit einem zweiten Source/Drain des ersten Freigabetransistors verbunden ist, und einem zweiten Source/Drain, der mit der zweiten Energieversorgungsspannung verbunden ist; einem zweiten Datentransistor mit einem ersten Source/Drain, der mit einem zweiten Source/Drain des zweiten Freigabetransistors verbunden ist, und einem zweiten Source/Drain, der mit der zweiten Energieversorgungsspannung verbunden ist;
und einer ersten Sperrschaltung, welche mit der ersten Latch-Schaltung verbunden ist, wobei die erste Latch- Schaltung auf einen ersten vorausgewählten Zustand durch die erste Sperrschaltung gesetzt werden kann; und einer zweiten Sperrschaltung, welche mit der zweiten Latch- Schaltung verbunden ist, wobei die zweite Latch-Schaltung auf einen zweiten vorausgewählten Zustand durch eine zweite Sperrschaltung gesetzt werden kann, wobei die Steuerungsschaltung einen Steuerungseingang aufweist und auf einen vorbestimmten logischen Pegel an dem Steuerungseingang reagiert, um die erste und zweite Latch-Schaltung auf erste und zweite vorausgewählte Zustände zu setzen, um den Pullup- und Pull-down-Transistor auszuschalten, wobei der Ausgangsknoten in einen offenen Zustand gesetzt wird, wodurch der Latch-gesteuerte Ausgangstreiber gesperrt wird.
Jede Sperrschaltung kann drei Transistoren aufweisen, welche in Serie geschaltet sind, wobei ein erster Transistor einen ersten Source/Drain aufweist, der mit der ersten Energieversorgungsspannung verbunden ist, und einen zweiten Source/Drain, der mit dem Eingang eines Latchspeichers verbunden ist, wobei der erste Transistor durch ein Signal ein- und ausgeschaltet wird und der Latch-gesteuerte Ausgangstreiber gesperrt wird, wenn der erste Transistor eingeschaltet wird und der Latch-gesteuerte Ausgangstreiber aktiviert wird, wenn der erste Transistor ausgeschaltet wird, wobei ein zweiter Transistor einen ersten Source/Drain aufweist, der mit dem Eingang eines Latchspeichers verbunden ist, und der zweite Transistor durch ein zweites Signal ein- und ausgeschaltet wird, und wobei ein dritter Transistor einen ersten Source/Drain aufweist, der mit dem zweiten Source/Drain des zweiten Transistors verbunden ist, und einen zweiten Source/Drain aufweist, der mit der zweiten Energieversorgungsspannung verbunden ist, wobei der dritte Transistor durch ein Datensignal gesteuert wird.
Der Latch-gesteuerte Ausgangstreiber kann ferner eine Datenschaltung aufweisen, die mit einem Gate des dritten Transistors in dem ersten und zweiten Latchspeicher verbunden ist, wobei die Datenschaltung Daten speichert und die Daten an den ersten und zweiten Latchspeicher sendet, wenn der Latch-gesteuerte Ausgangstreiber aktiviert ist, nachdem er gesperrt war, und der zweite Transistor in jeder der Sperrschaltungen eingeschaltet ist.
Die Datenschaltung kann selektiv die dritten Transistoren in den Sperrschaltungen einschalten, um den Zustand des ersten und zweiten Latchspeichers wiederherzustellen.
Das zweite Signal kann ein Impuls sein, welcher den zweiten Transistor in den Sperrschaltungen für eine ausgewählte Zeitperiode einschaltet, wobei die Zustände des ersten und zweiten Latchspeichers während der ausgewählten Zeitperiode wiederhergestellt werden.
Die ausgewählte Zeitperiode kann beginnen, nachdem der Latch-gesteuerte Ausgangstreiber aktiviert wird, nachdem er gesperrt war.
Der Latch-gesteuerte Ausgangstreiber kann ferner ein erstes Gatter aufweisen, dessen Ausgang mit dem Eingang des ersten Latchspeichers verbunden ist, und ein zweites Gatter, dessen Ausgang mit dem Eingang des zweiten Latchspeichers verbunden ist, wobei das erste und zweite Gatter Daten an den ersten und zweiten Latchspeicher senden, wobei der Impuls nur erzeugt wird, wenn das erste und zweite Gatter ausgeschaltet sind.
Der Latch-gesteuerte Ausgangstreiber kann ferner ein NOR- Gatter, mit einem Ausgang, einem ersten Eingang und einem zweiten Eingang, wobei der Ausgang mit den Gates der zweiten Transistoren in dem ersten und zweiten Latchspeicher verbunden ist, einen Inverter mit einem Eingang und einem Ausgang, ein NAND-Gatter mit einem Ausgang, einem ersten Eingang und einem zweiten Eingang, wobei der Ausgang mit dem ersten Eingang des NOR-Gatters und der erste Eingang mit einem Ausgang eines Inverters verbunden ist, und einen Anschlußpunkt aufweisen, der mit dem zweiten Eingang des NOR-Gatters und dem Eingang des Inverters verbunden ist, wobei der Ausgang des NOR-Gatters einen Impuls in Reaktion auf eine logische 1 erzeugt, welche an dem zweiten Eingang des NAND-Gatters anliegt, und eine logischen 0, welche an dem Anschlußpunkt anliegt.
Der erste Transistor kann ein p-Kanal Feldeffekttransistor sein, und der zweite und dritte Transistor kann ein n-Kanal Feldeffekttransistor sein.
Die neuartigen Merkmale, welche als charakteristisch für die Erfindung angenommen werden, sind in den beigefügten Ansprüchen angegeben. Die. Erfindung als solche sowie ein bevorzugter Verwendungsmodus und weitere Ziele und Vorteile der Erfindung werden durch Bezugnahme auf die nachfolgende detaillierte Beschreibung eines illustrativen Ausführungsbeispiels in Kombination mit der beigefügten Zeichnung besser bestens verstanden, wobei:
Fig. 1 ein schematisches Diagramm eines Latchgesteuerten Ausgangstreibers nach dem Stand der Technik ist;
Fig. 2 ein Blockdiagramm einer Speichermatrix darstellt, in welcher ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung implementiert sein kann;
Fig. 3 ein schematisches Diagramm eines Latchgesteuerten Ausgangstreibers ist, welcher eine Freigabe-/Sperrfunktion nach der vorliegenden Erfindung umfaßt;
Fig. 4 ein schematisches Diagramm einer Schaltung zum Bereitstellen eines Endes eines Sperrimpulses ist; und
Fig. 5 ein Zeitdiagramm von verschiedenen Eingangs- und Ausgangszuständen ist.
In den Figuren, insbesondere in Fig. 2, ist ein Blockdiagramm einer Speichermatrix 100 dargestellt, in welcher ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung implementiert sein kann. Die Speichermatrix 100 (auch lediglich "Speicher" genannt) ist in acht Speichergruppen 0-7 unterteilt. Jede Speichergruppe umfaßt einen Speicherblock 102a, einen Speicherblock 102b und einen Eingabe/Ausgabe- Block (I/O) 104a. Der I/O-Block 104a ist zwischen zwei Speicherblöcken 102a und 102b zwischengeschaltet. Ein Datenbus-Latchspeicherblock 106 ist mit den I/O-Blöcken 104a der Speichergruppe 0-7 über einen Datenbus 108 verbunden. Der Datenbus-Latchspeicherblock 106 hat auch einen Ausgangsbus 108. Der Datenbus-Latchspeicherblock 106 umfaßt Latch-gesteuerte Ausgangstreiber, wie es nachfolgend beschrieben wird.
In Fig. 3 ist ein schematisches Diagramm eines Latchgesteuerten Ausgangstreibers, welcher eine Freigabe- /Sperrfunktion aufweist, in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Der Latch-gesteuerte Ausgangstreiber 198 umfaßt eine Eingangsschaltung 200, eine Freigabe- /Sperrschaltung 202, eine Latch-Schaltung 204 und eine Ausgangstreiberschaltung 206. Die Eingangsschaltung 200 umfaßt Durchgangsgatter G1, G2, Inverter I1 und I6 und ein NAND- Gatter N3. Die Durchgangsgatter G1 und G2 übertragen Daten von Eingangspunkten GDT und GDC in die Eingangsschaltung 200 an die übrigen Schaltungen. Typischerweise sind die Eingangspunkte GDT und GDC mit Bussen verbunden, welche zwischen Taktzyklen, die durch das Taktsignal erzeugt werden, auf einen High-Zustand (H-Zustand) vorgeladen. Danach geht einer der Eingangspunkte, GDT oder GDC, auf einen Low- Zustand (L-Zustand) über, wenn Daten gelesen werden.
Die Durchgangsgatter G1 und G2 werden durch CLK und /CLK Signale gesteuert, welche von einem NAND-Gatter N3 und einem Inverter 11 erzeugt werden. Das Taktsignal wird durch ein Signal erzeugt, welches an einem Eingang GDL anliegt. Die Durchgangsgatter G1 und G2 können durch ein Sperrsignal (eine logische 1) gesperrt werden, welches an einem Punkt OD anliegt und durch den Inverter I6 in das NAND-Gatter N3 läuft.
Die Freigabe-/Sperrschaltung 202 umfaßt einen SR Latchspeicher L1, welcher durch NAND-Gatter N1 und N2 gebildet wird. Der SR Latchspeicher L1 speichert Daten, welche an den Eingangspunkten GDT und GDC eingegeben werden. Falls beispielsweise GDT auf einer logischen 1 und GDC auf einer logischen 0 liegt, ist der Punkt LD eine logische 1 und der Punkt /LD eine logische 0 im SR Latchspeicher L1. Die Freigabe-/Sperrschaltung 204 umfaßt auch Transistoren D1 bis D6. Die Transistoren D1 und D4 sind p-Kanal MOSFETs, während die Transistoren D2, D3, D5 und D6 n-Kanal MOSFETs sind. Die Transistoren D1 und D4 haben Sources, welche mit einer Energieversorgungsspannung VCC verbunden sind, während die Transistoren D3 und D6 Sources haben, welche mit einer Energieversorgungsspannung VSS verbunden sind. Die Transistoren D1 bis D3 sind in Serie geschaltet, und die Transistoren D4 bis D6 sind auch in Serie geschaltet. Die Gates der Transistoren D1 und D4 werden durch ein komplementäres Sperrsignal gesteuert, welches an dem Punkt /OD anliegt, während die Gates der Transistoren D2 und D3 durch Signale gesteuert werden, welche an den Punkten OE anliegen. Schließlich werden die Gates der Transistoren D3 und D6 durch den Ausgang des SR Latchspeichers L1 gesteuert, welcher durch die NAND-Gatter N1 und N2 gebildet wird. Das NAND-Gatter N1 erzeugt ein Signal LD, während das NAND- Gatter N2 ein Signal /LD erzeugt.
Die Latch-Schaltung 204 umfaßt die Latchspeicher L2 und L3, welche durch kreuzgekoppelte Inverter I1 und I2 bzw. I4 und I5 gebildet sind. Die Transistoren P1 und P2 sind p-Kanal MOSFETs, welche verwendet werden, um einen Treiber 198 der Latch-gesteuerten Ausgangstreiberschaltung Stabilität bereitzustellen.
Die Ausgangstreiberschaltung 206 umfaßt Transistoren T1 und T2. Der Transistor T1 ist ein Pull-up-Transistor, während der Transistor T2 ein Pull-down-Transistor ist. Die Signale, welche an den Eingangspunkten GDT und GDC anliegen, erzeugen ein Ausgangssignal am Ausgangspunkt 208, wenn die Latch-gesteuerte Ausgangsschaltung 198 aktiviert ist. Wenn das Signal an den Punkten OD eine logische 1 und das Signal am Punkt /OD eine logische 0 ist, ist der Ausgangspunkt 208 gesperrt bzw. deaktiviert. Dieses Sperrsignal (eine logische 1 für Punkt OD und eine logische 0 für Punkt /OD) bewirkt, daß die Durchgangsgatter G1 und G2 gesperrt werden, unabhängig von dem Signal am Punkt GDL. Zusätzlich werden die Transistoren D1 und D4 eingeschaltet, was die Punkte DT und DC hochzieht, unabhängig von dem Signal, welches durch die Latchspeicher L2 und L3 erzeugt wird. Diese Situation versetzt den Ausgangspunkt 208 in einen offenen Zustand, der auch als ein "Hi-Z Zustand" bezeichnet wird. Die Inverter 13 und I5 sind entsprechend einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung schwach. Daher ist der Zustand der Punkte DT und DC in Reaktion auf die Transistoren D1 bis D6 einfach zu ändern.
In Fig. 4 ist ein schematisches Diagramm einer Schaltung zum Bereitstellen eines Endes eines Sperrsignals (EOD) dargestellt. Die Schaltung umfaßt ein NOR-Gatter N4, dessen Eingang mit dem Ausgang eines NAND-Gatters N5 verbunden ist. Der andere Eingang des NOR-Gatters N4 ist mit dem Punkt OD verbunden. Das NAND-Gatter N5 hat einen Eingang für GDLC, was verhindert, daß ein EOD Impuls erzeugt wird, wenn der Punkt GDLC eine logische 0 aufweist. Das Signal, welches an dem Punkt GDLC anliegt, ist immer das Komplement des Signals, welches an dem Punkt GDL anliegt. Auch kann ein EOD Impuls nicht erzeugt werden, wenn Daten durch die Durchgangsgatter G1 und G2 (GDL auf H-Pegel und GDLC auf L- Pegel) hinduch laufen. Das NAND-Gatter N5 hat auch einen Eingang, welcher mit einer Serie von Invertern I7 und I8 verbunden ist. Diese Schaltung liefert einen auf H-Pegel übergehenden Impuls am Ausgang EOD, wenn der Punkt OD auf eine logische 0 geht. Die Inverter I1 und I7 liefern Verzögerungen, um die Breite des EOD Impulses, der am Ausgang OE erzeugt wird, einzustellen. Unterschiedliche Anzahlen von Invertern oder unterschiedliche Typen von Invertern können verwendet werden, um die Breite oder Dauer des EOD Impulses zu verändern.
Ein logisches 0-Signal wird an den Punkt OD angelegt, und ein logisches 1-Signal wird an Punkten /OD angelegt, um die Latch-gesteuerte Ausgangstreiberschaltung 198 zu aktivieren. Als Ergebnis dieser Signale werden die Transistoren D1 und D4 ausgeschaltet und ein EOD Signal wird erzeugt (falls GDLc auf H-Pegel), um den Latch-Status, welcher im Latchspeicher L1 gespeichert ist, in den Latchspeichern L2 und L3 der Latch-Schaltung 204 wiederherzustellen. Ein solcher Ruckspeichervorgang des Latch-Status in den Latchspeichern L2 und L3 kann notwendig sein, weil durch zu diesen Zeitpunkten die Punkte GDC und GDT auf einen H-Zustand vorgeladen sein können, wodurch die vorhergehenden Daten eliminiert werden. Diese Situation ist möglich, weil das Signal am Punkt OD asynchron zu dem Signal an GDL (Taktsignal) ist. Der EOD Impuls wird an Punkten OE angelegt, welche die Transistoren D2 und D5 steuern. Wenn diese zwei Transistoren D2 und D5 eingeschaltet werden, werden die Zustände der Punkte DT und DC wiederhergestellt, welche im SR Latchspeicher L1 gespeichert sind.
Falls beispielsweise das Signal am Punkt LD eine logische 0 und das Signal am Punkt /LD eine logische 1 ist, bewirkt der Zustand des Latchspeichers L1, daß der Transistor D3 in Reaktion auf das Signal am Punkt LD ausfällt, wodurch der Punkt DT auf einer logischen 1 verbleibt. In ähnlicher Weise wird der Transistor D6 eingeschaltet, wodurch der Punkt DC auf eine logische 0 herunter gezogen wird. Als Ergebnis werden die Daten, welche ursprünglich an den Punkten GDT und GDC (eine logische 1 und eine logische 0) eingegeben wurden, in ihre ursprünglichen Zustände in den Latchspeichern L2 und L3 zurückversetzt. Wenn die Latchkontrollierte Ausgangstreiberschaltung 198 aktiviert ist, ist das Signal am Punkt OD eine logische 0 und das Signal am Punkt /OD eine logische 1. Eine logische 1 am Punkt /OD bewirkt, daß die Transistoren D1 und D6 ausgeschaltet werden, so daß die wiederhergestellten Daten nicht geändert werden.
Nach Beendigung des EOD Impulses werden die Transistoren D2 und D5 ausgeschaltet; jedoch wurden die Daten bereits von dem SR Latchspeicher L1 in die Latchspeicher L2 und L3 umgespeichert. Wenn GDLC eine logische 0 ist, wird der EOD Impuls eliminiert, so daß die Daten von dem Latchspeicher L1 am Ausgangspunkt 208 nicht an die Punkte DT und DC geschrieben werden. GDLC wird auf logische 0 gesetzt, wenn die Durchgangsgatter eingeschaltet werden. Dies verhindert einen Konflikt mit eingehenden neuen Daten an den Punkten GDC und GDT. Der EOD Impuls wird eliminiert, so daß die Daten, die in dem SR Latchspeicher L1 gespeichert sind, nicht am Ausgangspunkt 208 ausgegeben werden und ermöglicht, daß eingehende neue Daten an dem Ausgangspunkt 208 ausgegeben werden.
Wenn die Latch-gesteuerte Ausgangstreiberschaltung 198 gesperrt ist, ist das Signal am Punkt OD eine logische 1 und das Signal am Punkt /OD eine logische 0. Als Ergebnis davon werden die Durchgangsgatter G1 und G2 ausgeschaltet und die Transistoren D1 und D4 eingeschaltet, wodurch beide Punkte DT und DC hochgezogen werden, was einen offenen oder "Hi-Z Zustand" am Ausgangspunkt 208 bewirkt. Zusätzlich werden die Transistoren D2 und D5 ausgeschaltet, was jegliche Änderung der Punkte DT und DC durch die Transistoren D2 und D6 verhindert. Als Ergebnis des Hi-Z Zustandes am Ausgangspunkt 208 können andere logische Bauelemente die Leitung ansteuern, mit welcher der Ausgangspunkt 208 verbunden ist.
Als nächstes ist in Fig. 5 ein Zeitdiagramm von verschiedenen Eingangs- und Ausgangszuständen für einen Latchgesteuerten Ausgangstreiber gemäß der vorliegenden Erfindung dargestellt. GDT und GDC sind während einer Zeit p1 vorgeladen. Sodann fällt GDT zu einem Zeitpunkt t1 auf eine logische 0 ab, während GDC auf einem H-Zustand verbleibt, d. h. eine logische 1. Zusätzlich schaltet das CLK Signal am Punkt GDL ein oder öffnet die Durchgangsgatter G1 und G2, welche die Punkte DT und DC setzen, welche ihrerseits die Zustände der Latchspeicher L2 und L3 auf eine logische 0 bzw. eine logische 1 setzen. Ersichtlich speichert der Latchspeicher L1 Daten von GDT und GDC als Komplementsignale, wie an Punkten LD und /LD zu sehen ist. Sodann werden zum Zeitpunkt t2 die Punkte GDT und GDC erneut auf einen H- Zustand vorgeladen. Die Punkte DT und DC bleiben auf einer logischen 0 und einer logischen 1. Zum Zeitpunkt t3 bleibt GDT auf einer logischen 1 und GDC fällt auf eine logische 0 ab. Das CLK Signal aktiviert die Durchgangsgatter G1 und G2 und setzt die Punkte DT und DC auf eine logische 1 und eine logische 0, wodurch der Latchspeicher L2 auf eine logische 1 und der Latchspeicher L3 auf eine logische 0 gesetzt werden.
Sodann wird zum Zeitpunkt t4 ein Sperrsignal an die Latchgesteuerte Ausgangstreiberschaltung 198 am Punkt OD gesendet, wodurch die Latchspeicher L2 und L3 deaktiviert werden. Der Punkt DC wird sodann auf eine logische 1 hochgezogen, was bewirkt, daß der Ausgangspunkt 208 eine "Hi-Z" Impedanz hat, wie an der graphischen Darstellung von "Hi-Z" in Fig. 5 zu sehen ist. Sodann wird zum Zeitpunkt t5 das Sperrsignal an OD beendet, und ein EOD Signal wird an den Punkten OE erzeugt, was bewirkt, daß die in dem Latchspeicher L1 gespeicherten Daten in die Latchspeicher L2 und L3 umgespeichert werden, wie an den Punkten DT und DC ersichtlich ist, welche wieder auf eine logische 1 bzw. eine logische 0 gesetzt werden.
Folglich kann gemäß der vorliegenden Erfindung die Latchgesteuerte Ausgangstreiberschaltung 198 in effizienter Weise aktiviert und deaktiviert werden, da zusätzliche logische Gatter zwischen der Latch-Schaltung 204 und der Ausgangstreiberschaltung 206 verhindert werden können. Die Latchspeicher L1 und L2 können auf die vorhergehenden Datenzustände unter Verwendung der vorliegenden Erfindung beim Wiederaktivieren des Latch-gesteuerten Ausgangstreibers zurückversetzt werden. Zusätzlich bedingt die Verhinderung der NAND-Gatter, wie sie im Stand der Technik gezeigt sind, eine schnellere Reaktion der Latch-gesteuerten Treiberschaltung 198. Der Einsatz der vorliegenden Latchgesteuerten Treiberschaltung in einem Speicher kann das Ansprechverhalten des Speichers und anderen Schaltungen, welche Latch-gesteuerte Ausgangstreiberschaltungen benötigen, beschleunigen. Obwohl die vorliegende Erfindung unter Verwendung von MOS-Technologie dargestellt wurde, können andere Arten von Technologien und Transistoren entsprechend einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung verwendet werden.
Obwohl das dargestellte Ausführungsbeispiel lediglich zwei Latchspeicher zeigt, die mit dem Ausgangstreiber verbunden sind, können zusätzliche Latchspeicher an den Ausgangstreiber angeschlossen und unter Verwendung einer Multiplexschaltung entsprechend einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ausgewählt werden. Andere Variationen der Latchspeicher und Inverter können für den Fachmann durchgeführt werden. Beispielsweise kann der Inverter 13 im Latchspeicher L2 und der Inverter I5 im Latchspeicher L3 durch NAND-Gatter ersetzt werden, wobei der andere Eingang vom Punkt Dc des NAND-Gatters den Inverter 13 und vom Punkt Dt des NAND Gattes den Inverter I5 ersetzt.
Das dargestellte Ausführungsbeispiel zeigt die Verwendung von Durchgangsgattern zum Durchlassen oder Senden von Information in Latchspeichern. Andere Arten von Gatter oder Bauelemente, welche dem Fachmann im Stand der Technik bekannt sind, können zum Durchlassen oder zum Bereitstellen einer Interfaceschaltung zum Steuern von Daten, welche die Latchspeicher erreichen, entsprechend der vorliegenden Erfindung verwendet werden.
Während die Erfindung speziell mit Bezugnahme auf ein bevorzugtes Ausführungsbeispiel dargestellt und beschrieben wurde, versteht sich für den Fachmann, daß verschiedene Änderungen in Form und Detail der Erfindung gemacht werden können, ohne den Schutzbereich der Erfindung zu verlassen, wie er durch die Ansprüche bestimmt ist.

Claims

1. Latch-gesteuerter Ausgangstreiber (198), der einen Dateneingang (GDT, GDC) aufweist, mit:

einer Ausgangstreiberschaltung (206), welche einen Pull-up-Transistor (T1) und einen Pull-down- Transistor (T2), die in Reihe geschaltet sind, aufweist, wobei der Pull-up-Transistor einen ersten Source/Drain, der mit einer ersten Energieversorgungsspannung (VCC) verbunden ist, und einen zweiten Source/Drain aufweist, der mit einem ersten Source/Drain des Pull-down-Transistors verbunden ist, und wobei der Pull-down-Transistor (T2) einen zweiten Source/Drain aufweist, der mit einer zweiten Energieversorgungsspannung verbunden ist;

einem Ausgangsknoten (208), der zwischen den Pull-up- und Pull-down-Transistoren (T1, T2) angeschlossen ist;

einer ersten Zweizustands-Latch-Schaltung (L2) mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Ausgangsknoten der ersten Latch-Schaltung mit einem Gate des Pull-up-Transistors (D1) verbunden ist und den Zustand ändert, wenn der Eingangsknoten Änderungen des Zustandes der Latch-Schaltung erzeugt;

einer zweiten Zweizustands-Latch-Schaltung (L3) mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Ausgangsknoten der zweiten Latch-Schaltung (L3) mit einem Gate des Pull-down-Transistors (D2) verbunden ist und den Zustand ändert, wenn der Eingangsknoten Änderungen des Zustandes der Latch- Schaltung erzeugt;

einer Steuerungsschaltung, welche zwischen dem Dateneingang (GDT, GDC) und dem Eingangsknoten der ersten und der zweiten Latch-Schaltung (L2, L3) angeschlossen ist, wobei die Steuerungsschaltung einen ersten Freigabetransistor (D2) mit einem Source/Drain, der mit dem Eingang der ersten Latch- Schaltung (L2) verbunden ist, und einem Gate aufweist, welches durch ein Freigabesignal (OE) gesteuert wird, wobei der Transistor (D2) durch das Freigabesignal eingeschaltet wird;

einem zweiten Freigabetransistor (D5) mit einem ersten Source/Drain, der mit dem Eingang der zweiten Latch-Schaltung (L3) verbunden ist, und einem Gate, welches durch ein Freigabesignal (OE) gesteuert wird, wobei der Transistor (D59 durch das Freigabesignal eingeschaltet wird,

einem ersten Datentransistor (D3) mit einem ersten Source/Drain, der mit einem zweiten Source/Drain des ersten Freigabetransistors (D2) verbunden ist, und einem zweiten Source/Drain, der mit der zweiten Energieversorgungsspannung (VSS) verbunden ist;

einem zweiten Datentransistor (D6) mit einem ersten Source/Drain, der mit einem zweiten Source/Drain des zweiten Freigabetransistors verbunden ist, und einem zweiten Source/Drain, der mit der zweiten Energieversorgungsspannung (VSS) verbunden ist; und einer ersten Sperrschaltung (G1, D1), welche mit der ersten Latch-Schaltung (L2) verbunden ist, wobei die erste Latch-Schaltung (L2) auf einen ersten vorausgewählten Zustand durch die erste Sperrschaltung (G1, D1) gesetzt werden kann; und einer zweiten Sperrschaltung (G2, D4), welche mit der zweiten Latch-Schaltung (L3) verbunden ist, wobei die zweite Latch-Schaltung (L3) auf einen zweiten vorausgewählten Zustand durch eine zweite Sperrschaltung (G2, D4) gesetzt werden kann, wobei die Steuerungsschaltung einen Steuerungseingang aufweist und auf einen vorbestimmten logischen Pegel an dem Steuerungseingang reagiert, um die erste und zweite Latch-Schaltung auf erste und zweite vorausgewählte Zustände zu setzen, um den Pull-up- und Pulldown-Transistor auszuschalten, wobei der Ausgangsknoten (208) in einen offenen Zustand gesetzt wird, wodurch der Latch-gesteuerte Ausgangstreiber (198) gesperrt wird.

2. Latch-gesteuerter Ausgangstreiber nach Anspruch 1, wobei die erste Sperrschaltung aufweist:

einen ersten Sperrtransistor (D1) mit einem ersten Source/Drain, der mit dem Eingang der ersten Latch-Schaltung (L2) verbunden ist, einem zweiten Source/Drain, der mit der höheren Energieversorgungsspannung (VCC) verbunden ist, und einem Gate, welches durch ein Sperrsignal (OD) gesteuert wird, wobei der erste Sperrtransistor (D1) durch das Sperrsignal eingeschaltet wird; und die zweite Sperrschaltung aufweist:

einen zweiten Sperrtransistor (D4) mit einem ersten Source/Drain, der mit dem Eingang der zweiten Latch-Schaltung (L3) verbunden ist, einem zweiten Source/Drain, der mit der höheren Energieversorgungsspannung (VCC) verbunden ist, und einem Gate, welches durch ein Sperrsignal (OD) gesteuert wird, wobei der zweite Sperrtransistor durch das Sperrsignal eingeschaltet wird.

3. Latch-gesteuerter Ausgangstreiber nach Anspruch 1 oder Anspruch 2, mit einem ersten Gatter (G1) mit einem Ausgang, der mit dem Eingang der ersten Latch- Schaltung (L2) verbunden ist; und

einem zweiten Gatter (G2) mit einem Ausgang, der mit dem Eingang der zweiten Latch-Schaltung (L3) verbunden ist.

4. Latch-gesteuerter Ausgangstreiber nach Anspruch 3, bei welchem das erste und zweite Gatter (G2, G2) gesperrt sind, wenn der Latch-gesteuerte Ausgangstreiber gesperrt ist.

5. Latch-gesteuerter Ausgangstreiber nach Anspruch 3 oder Anspruch 4, bei welchem das erste und zweite Gatter (G1, G2) Durchgangsgatter sind.

6. Latch-gesteuerter Ausgangstreiber nach einem der vorstehenden Ansprüche, bei welchem die erste Energieversorgungsspannung (VCC) eine höhere Energieversorgungsspannung und die zweite Energieversorgungsspannung eine geringere Energieversorgungsspannung ist.

7. Latch-gesteuerter Ausgangstreiber nach einem der vorstehenden Ansprüche, bei welchem:

der Latch-gesteuerte Ausgangstreiber gesperrt ist, wenn der erste (D1) und der zweite (D4) Sperrtransistor eingeschaltet und der erste (D2) und der zweite (D5) Freigabetransistor ausgeschaltet sind, wobei der Pull-up- (D1) und Pull-down- (D2) Transistor ausgeschaltet sind, wodurch der Ausgangsknoten (208) in einen offenen Zustand gesetzt wird, welcher den Latch-gesteuerten Ausgangstreiber (298) sperrt;

und

der Latch-gesteuerte Ausgangstreiber freigegeben ist, wenn der erste (D1) und zweite (D4) Sperrtransistor ausgeschaltet und der erste (D2) und zweite (D5) Freigabetransistor eingeschaltet sind, wobei der erste (D3) und zweite (D6) Datentransistor Daten an die erste (L2) und zweite (L3) Latch-Schaltung liefern, welche den Latch-gesteuerten Ausgangstreiber (198) freigeben.

8. Latch-gesteuerter Ausgangstreiber nach Anspruch 7, bei welchem die Datenschaltung einen Zustand der ersten (L2) und zweiten (L3) Latch-Schaltung speichert, der vorherrscht, wenn der Latch-gesteuerte Ausgangstreiber (198) freigegeben ist, und den Zustand der ersten (L2) und zweiten (L3) Latch-Schaltung speichert, wenn der Latch-gesteuerte Ausgangstreiber freigegeben ist, nachdem er gesperrt war.

9. Latch-gesteuerter Ausgangstreiber nach einem der vorstehenden Ansprüche, bei welchem die Datenschaltung einen ersten NAND-Gatter (N1) und einen zweiten NAND- Gatter (N2) aufweist, wobei der erste NAND-Gatter einen ersten Eingang, der mit der True-Datenleitung (GDT) verbunden ist, und einen zweiten Eingang aufweist, der mit einem Ausgang des zweiten NAND-Gatters (N2) verbunden ist, wobei der zweite NAND-Gatter (N2) einen ersten Eingang, der mit einer Komplement- Datenleitung (GDC) verbunden ist, und einen zweiten Eingang aufweist, der mit einem Ausgang eines ersten NAND-Gatters (N2) verbunden ist, wobei der Ausgang des ersten NAND-Gatters (N1) mit dem Gate des ersten Datentransistors (D3) und der Ausgang des zweiten NAND-Gatters (N2) mit dem Gate des zweiten Datentransistors (D6) verbunden ist.

10. Latch-gesteuerter Ausgangstreiber nach einem der vorstehenden Ansprüche, bei welchem der Pull-up- und Pull-down-Transistor (T1, T2) n-Kanal Feldeffekttransistoren sind.

11. Latch-gesteuerter Ausgangstreiber nach einem der vorstehenden Ansprüche, bei welchem der Pull-up- Transistor (D1) ein p-Kanal Feldeffekttransistor und der Pull-down-Transistor (T2) ein n-Kanal Feldeffekttransistor ist.