GEBIET DER ERFINDUNG
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Die vorliegende Erfindung betrifft Stromschalt-Schaltungen.
HINTERGRUND DER ERFINDUNG
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Eine Stromschalt-Schaltung, welche in einer
Halbleitervorrichtung enthalten ist, schaltet ein Ausgangssignal der Vorrichtung
zwischen einem H- und einem L-Zustand. Die
Stromschalt-Schaltung steuert typischerweise das Schalten von zwei Transistoren
in einer wohlbekannten Gegentakt-Konfiguration.
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Eine Stromschalt-Schaltung gemäß dem Oberbegriff des Anspruches
1 ist aus der Druckschrift EP-A-0 535 873 bekannt.
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Stromschaltrauschen (Stromspitzen), welche auftreten, wenn die
Transistoren geschaltet werden, verursacht ein Problem
innerhalb der Vorrichtung, und zwar insbesondere dann, wenn mehr als
ein Ausgang gleichzeitig geschaltet wird, wie im Fall eines
parallelen Datenwegs mit mehreren Leitungen, wo einige Leitungen
gleichzeitig schaltbar sind.
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Stromschalt-Schaltungen sind bekannt, welche die Anstiegsrate
des Transistors (Strom-Zeit-Gradient) erniedrigen und daher die
Größe der Stromspitzen reduzieren. Jedoch reduzieren diese
ebenfalls effektiv die Schaltgeschwindigkeit des Ausgangs.
Deshalb sind die Designer, welche bekannte Schaltschaltungen
benutzen, gezwungen, zwischen Schaltschaltungen zu wählen, welche
entweder langsam oder verrauscht sind.
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Die vorliegende Erfindung versucht die Bereitstellung einer
Stromschalt-Schaltung, bei der die oben erwähnten Nachteile
abgeschwächt sind.
ZUSAMMENFASSUNG DER ERFINDUNG
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Gemäß der vorliegenden Erfindung ist eine Stromschalt-Schaltung
geschaffen, welche aufweist: einen Ausgang; einen Eingang zum
Empfangen eines Einheitssignals mit einem eines oberen und
eines unteren Signalpegels; eine erste und eine zweite
Stromschalteinrichtung, welche auf das Eingangssignal zum Schalten
des Ausgangs zwischen einem ersten und einem zweiten
Signalpegel abhängig vom Eingangssignal anspricht; einen ersten
Widerstandsweg, der selektiv zwischen dem ersten Steuereingang der
ersten Stromschalteinrichtung und einem ersten Potential
schaltbar ist; einen zweiten Widerstandsweg, der selektiv
zwischen dem Steuereingang der zweiten Stromschalteinrichtung und
einem zweiten Potential schaltbar ist; eine Steuereinrichtung,
die mit dem ersten und zweiten Widerstandsweg verbunden ist,
zum Erzeugen einer Steuerung der selektiven Verbindung
ansprechend auf ein Steuersignal, wobei die Steuereinrichtung in
Abhängigkeit von dem Steuersignal die Widerstandswege mit den
jeweiligen Steuereingängen der Stromschalteinrichtungen selektiv
verbindet, so daß der Ausgang bei zumindest zwei
Schaltgeschwindigkeiten davon abhängig geschaltet wird, ob die
jeweiligen Widerstandswege mit den jeweiligen Steuereingängen der
Stromschalteinrichtungen verbunden sind, dadurch
gekennzeichnet, daß der erste und zweite Widerstandsweg Wege mit hohem
Widerstandswert sind und daß die Steuereinrichtung ein erstes
Übertragungsgatter aufweist, daß zwischen dem Steuereingang der
ersten Stromschalteinrichtung und dem ersten Weg mit hohem
Widerstandswert angeschlossen ist, sowie ein zweites
Übertragungsgatter, das zwischen dem Steuereingang der zweiten
Stromschalteinrichtung und dem zweiten Weg mit hohem Widerstandswert
angeschlossen ist, wobei jedes der Übertragungsgatter einen
ersten und einen zweiten Steuereingang aufweist.
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Vorzugsweise umfaßt die Stromschalt-Schaltung weiterhin
zumindest einen weiteren supplementären Weg mit hohem
Widerstandswert, der selektiv zwischen jeder der ersten und zweiten
Stromschalteinrichtung und dem ersten und zweiten Potential
schaltbar ist, wobei die Steuereinrichtung die selektive Verbindung
davon derart steuert, daß die erste und zweite
Stromschalteinrichtung den Ausgang bei zumindest drei Schaltgeschwindigkeiten
schalten.
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Die erste und zweite Stromschalteinrichtung bestehen
vorzugsweise aus Transistoren in Pull-up bzw. Hochzieh- und Pull-down
bzw. Niederzieh-Konfiguration. Die Widerstandswege bestehen
vorzugsweise aus Transistoren in diodenverbundenen
Konfigurationen. Vorzugsweise ist die Stromschalt-Schaltung in MOS-
Technologie hergestellt.
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Auf diese Art und Weise ist eine Stromschalt-Schaltung
vorgesehen, welche in einem normalen und einem langsamen Modus
arbeitet, was sowohl einen normalen Schaltgeschwindigkeitsbetrieb
als auch einen langsamen Schaltgeschwindigkeitsbetrieb mit
reduziertem Stromrauschen ermöglicht.
KURZBESCHREIBUNG DER ZEICHNUNGEN
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Eine exemplarische Ausführungsform der Erfindung wird jetzt mit
Bezug auf die Zeichnung beschrieben.
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Es zeigen:
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Figur 1 eine bevorzugte Ausführungsform einer Stromschalt-
Schaltung in Übereinstimmung mit der Erfindung; und
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Figur 2 eine exemplarische Darstellung des Betriebs der
Stromschalt-Schaltung von Figur 1.
DETAILLIERTE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
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Mit Bezug auf Figur 1 ist eine Stromschalt-Scahltung 10
gezeigt. Ein Dateneingangsanschluß 15 der Schaltung 10 ist derart
angeschlossen, daß er ein Datensignal empfängt, welches sich
entweder in einem H- oder einem L-Zustand befindet. Ein
Steuereingangsanschluß 20 ist derart angeshlossen, daß er ein
Steuersignal empfängt, welches im folgenden weiter zu erklären ist.
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Eine Logikanordnung 22 der Schaltung 10 enthält ein (logisches)
AND-Gatter mit zwei Eingängen, welche mit dem
Dateneingangsanschluß 15 und dem Steuereingangsanschluß 20 verbunden sind,
sowie einen Ausgang C1. Ein erstes NOT-Gatter 30 der Anordnung 22
weist einen Eingang auf, der mit C1 verbunden ist, sowie einen
invertierenden Ausgang C1B. Deshalb sind die Ausgänge C1 und
C1B gegenseitig ausschließlich.
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Ein zweites NOT-Gatter 35 hat einen Eingang, der mit dem
Steuereingangsanschluß 20 verbunden ist, sowie einen Ausgang C0.
Ein drittes NOT-Gatter 40 hat einen Eingang der mit dem Ausgang
C0 verbunden ist, und einen invertierenden Ausgang C0B. Auf
diese Art und Weise sind die Ausgänge C0 und C0B gegenseitig
ausschließlich. Ein NOR-Gatter 45 hat zwei Eingänge, welche mit
C0 und C1 verbunden sind, sowie einen Ausgang C2. Ein viertes
NOT-Gatter so ist mit dem Ausgang C2 verbunden und weist einen
invertierenden Ausgang CB2 auf. Deshalb sind auf ähnliche Art
und Weise wie bei den obigen Fällen die Ausgänge C2 und C2B
gegenseitig ausschließlich.
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Ein PMOS-Transistor 60 weist einen Steueranschluß und zwei
leitende Anschlüsse auf. Der Steueranschluß ist über ein erstes
Übertragungsgatter 55 mit dem Dateneingangsanschluß 15
verbunden. Das erste Übertragungsgatter 55 besteht aus zwei
Transistoren in einer wohlbekannten komplementären Konfiguration. Die
zwei Transistoren weisen Steuereingangsanschlüsse auf, die mit
den Ausgängen C0 bzw. C0B verbunden sind. Die zwei leitenden
Anschlüsse des PMOS-Transistors 60 sind mit der
Versorgungsspannung VDD bzw. mit einem Ausgangsanschluß 115 verbunden. Auf
diese Art und Weise wird der PMOS Transistor 60 in einer Pull-
up-Konfiguration verwendet, um die Versorgungsspannung VDD
selektiv mit dem Ausgangsanschluß 115 zu verbinden.
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Auf ähnliche Art und Weise weist ein NMOS-Transistor 70 einen
Steueranschluß und zwei leitende Anschlüsse auf. Der
Steueranschluß ist über ein zweites Übertragungsgatter 65 mit dem
Dateneingangsanschluß 15 verbunden. Das zweite Übertragungsgatter
65 ist von derselben Konfiguration wie das erste
Übertragungsgatter 55 und weist wiederum zwei Transistoren mit
Steuereingängen auf, welche mit dem Ausgang C0 bzw. C0B verbunden sind.
Die zwei leitenden Anschlüsse des NMOS-Transistors 70 sind mit
Masse VSS bzw. mit dem Ausgangsanschluß 115 verbunden. Auf
diese Art und Weise wird der NMOS Transistor 70 in einer Pull-
down-Konfiguration verwendet, um die Masse VSS selektiv mit dem
Ausgangsanschluß 115 zu verbinden.
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Der Steueranschluß des PMOS-Transistors 60 ist weiterhin über
ein drittes Übertragungsgatter 75 mit der Masse VSS über einen
Transistor 80 in einer diodenverbundenen Konfiguration
verbunden. Das dritte Übertragungsgatter 75 weist Steuereingänge auf,
die mit den Ausgängen C2 und C2B verbunden sind.
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In ähnlicher Weise ist der Steueranschluß des NMOS-Transistors
70 über ein viertes Übertragungsgatter 85 mit der
Versorgungsspannung VDD über einen zweiten Transistor 90 in einer
diodenverbundenen Konfiguration verbunden. Das vierte
Übertragungsgatter
85 weist Steuereingänge auf, die mit den Ausgängen C1
und C1B verbunden sind.
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Der Steueranschluß des PMOS-Transistors 60 ist über ein fünftes
Übertragungsgatter 95 mit einem dritten Transistor 100 in einer
Pull-up-Konfiguration verbunden. Das fünfte Übertragungsgatter
95 weist zwei Steuereingänge auf, die mit den Ausgängen C1 und
C1B verbunden sind.
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In ähnlicher Weise ist der Steueranschluß des NMOS-Transistors
70 weiterhin über ein sechstes Übertragungsgatter 105 mit einem
vierten Transistor 110 in einer Pull-down-Konfiguration
verbunden. Das sechste Übertragungsgatter 105 weist zwei
Steuereingänge auf, welche mit den Ausgängen C2 und C2B verbunden sind.
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Im Betrieb schaltet das vom Dateneingangssignal empfangene
Datensignal typischerweise zwischen dem H- und dem L-Zustand. Die
Schaltung 10 ist derart geschaltet, daß sie entweder in einen
langsamen oder einem normalen Modus arbeitet, und zwar abhängig
von dem Wert des Steuersignals an dem Steuereingangsanschluß
20. Im ersten Fall, wenn das Steuersignal in einem L-Zustand
ist, ist die Schaltung 10 in einem normalen Modus.
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Die folgende Wahrheitstabelle zeigt die Werte der Ausgänge C0,
C1 und C2, abgeleitet aus dem Logiknetzwerk der Gatter 25, 30,
35, 40, 45 und 50.
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Das erste und zweite Übertragungsgatter 55 bzw. 65 sind
permanent während dieses Modus eingeschaltet (durch den Ausgang C0).
Umgekehrterweise sind die übrigen Übertragungsgatter im
normalen Modus permanent ausgeschaltet.
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Auf diese Art und Weise werden die Steueranschlüsse des PMOS-
Transistors 60 und des NMOS-Transistors 70 direkt aus dem
Datensignal gespeist, und der Ausgangsanschluß 115 empfängt ein
normal geschaltetes Ausgangssignal (Leitung 130 von Figur 2).
Das Ausgangssignal 130 wird bezüglich des Datensignals am
Dateneingangsanschluß 15 invertiert.
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Pull-Stromspitzen 140 und Push-Stromspitzen 150 sind mit dem
Schalten des normalen Modus verbunden, welche Anlaß zu Rauschen
am Ausgangsanschluß 115 und auf der VDD- und VSS-Leitung
aufgrund parasitärer Induktivitäten geben.
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Im zweiten Fall, wenn das Steuersignal im H-Zustand ist, ist
die Schaltung 10 im langsamen Modus. Das erste und zweite
Übertragungsgatter 55 bzw. 65 ist während dieses Modus permanent
ausgeschaltet (durch den Ausgang C0). Der Rest der
Übertragungsgatter 55, 85, 95 und 105 ist abhängig vom Zustand des
Datensignals. Falls das Datensignal auf L ist, ist C1 auf L (die
Gatter 85 und 95 aus), und C2 ist auf H (die Gatter 75 und 105
ein). Falls das Datensignal auf H ist, ist C1 auf H, und C2 ist
auf L, wobei die entgegengesetzten Zustände für die Gatter 75,
85, 95, 105 vorliegen.
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Unter der Annahme der Bedingung eines Datensignal-Übergangs von
L auf H, wird der NMOS-Transistor 70 anfänglich durch das
Übertragungsgatter 105 ausgeschaltet, welches den Steueranschluß
des NMOS-Transistors 70 mit dem Transistor 110 verbindet.
Umgekehrterweise ist der PMOS-Transistor 60 anfänglich durch das
Übertragungsgatter 75 eingeschaltet, welches den Steueranschluß
des NMOS-Transistors 70 mit dem Transistor 80 in
diodenverbundener
Konfiguration verbindet. Wenn der Übergang auftritt, geht
der Ausgang C2 auf L, und der Ausgang C2 wird H. Deshalb werden
die Übertragungsgatter 75 und 105 ausgeschaltet, und die
Übertragungsgatter 85 und 95 werden eingeschaltet.
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Deshalb wird der Steueranschluß des NMOS-Transistors 70 mit dem
diodenverbundenen Transistor 90 verbunden, welcher eine sehr
große Impedanz zwischen dem Steueranschluß von VDD aufweist.
Zur selben Zeit wird der Steueranschluß des PMOS-Transistors 60
mit dem Transistor 100 verbunden.
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Deshalb wird der PMOS-Transistor 60 sehr schnell ausgeschaltet,
während der NMOS-Transistor 70 relativ langsam eingeschaltet
wird. Dies gibt Anlaß zur flachen Rampe 120 des Ausgangssignals
am Ausgangsanschluß 115. Weiterhin wird im wesentlichen kein
Reststrom im Bereich des Ausgangsanschlusses 115 gelassen,
welcher durch den PMOS-Transistor 60 hochzuziehen ist, und zwar
wegen der gleichzeitigen Leitung der Transistoren 60 und 70,
und deshalb wird kein Strom verschwendet wie im Fall des
normalen Modus.
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Für den Zustand, daß ein Datensignal-Übergang von H nach L
auftritt, findet eine ähnliche Prozedur statt, bei der NMOS-
Transistor 70 sehr schnell ausgeschaltet wird und der PMOS-
Transistor 60 relativ langsam eingeschaltet wird, was zur
flachen Rampe 160 Anlaß gibt.
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Auf diese Art und Weise hat die Schaltung 10 zwei Betriebsmodi,
einen normalen Modus, der schnell ist, aber der Anlaß zu
Spannungsspitzen gibt, und einen langsamen Modus, der langsamer als
der normale Modus ist, der aber im wesentlichen die
Spannungsspitzen des normalen Modus verhindert.
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Man wird verstehen, daß alternative Ausführungsformen im
Vergleich zu den oben beschriebenen vorgesehen werden können.
Beispielsweise ist es durch Vermehrung der diodenkonfigurierten
Transistoren 80 und 90 mit weiteren Transistoren mit
unterschiedlichen Impedanzen möglich, eine Vielzahl von
verschiedenen langsamen Modi erreichen, wobei jeder einen verschiedenen
Rampengradienten aufweist, und zwar gemäß der Impedanzen.
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Weiterhin können die Übertragungsgatter und die Transistoren in
einer zu verwendeten MOS-Technologie alternativen Technologie
implementiert werden, wie z.B. der Bipolartechnologie.