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DE69417281T2 - Verfahren und Schaltung zur Verbesserung von Steuerzeit- und Störabstand in einem DRAM Speicher - Google Patents

Verfahren und Schaltung zur Verbesserung von Steuerzeit- und Störabstand in einem DRAM Speicher

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Publication number
DE69417281T2
DE69417281T2 DE69417281T DE69417281T DE69417281T2 DE 69417281 T2 DE69417281 T2 DE 69417281T2 DE 69417281 T DE69417281 T DE 69417281T DE 69417281 T DE69417281 T DE 69417281T DE 69417281 T2 DE69417281 T2 DE 69417281T2
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DE
Germany
Prior art keywords
signal
write
control signal
gwe
stage
Prior art date
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Application number
DE69417281T
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English (en)
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DE69417281D1 (de
Inventor
Oscar Frederick Jones
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
UMC Japan Co Ltd
United Memories Inc
Original Assignee
Nippon Steel Semiconductor Corp
United Memories Inc
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Publication date
Application filed by Nippon Steel Semiconductor Corp, United Memories Inc filed Critical Nippon Steel Semiconductor Corp
Publication of DE69417281D1 publication Critical patent/DE69417281D1/de
Application granted granted Critical
Publication of DE69417281T2 publication Critical patent/DE69417281T2/de
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  • Engineering & Computer Science (AREA)
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  • Dram (AREA)

Description

  • Diese Erfindung betrifft einen DRAM, der einen Schaltkreis enthält, um die gültige Einschreibzeit in diesen DRAM zu verlängern, wenn er in seinem statischen Spaltenbetrieb verwendet wird, wie dies im Oberbegriff von Anspruch 1 festgelegt ist.
  • Ein derartiger DRAM ist in US-A-5,077.693 geoffenbart.
  • Dynamische Speicher mit wahlfreiem Zugriff (dynamic random access memory DRAM) können einer von zwei Gruppen zugeordnet werden, wobei dies von der Betriebsart der Vorrichtung abhängt. Eine Gruppe weist Vorrichtungen im statischen Spaltenbetrieb (static column mode) auf, die andere Gruppe enthält Vorrichtungen im schnellen Seitenbetrieb (fast page mode). Obwohl Vorrichtungen im schnellen Seitenbetrieb gebräuchlicher sind, werden Vorrichtungen im statischen Spaltenbetrieb in immer größerer Zahl verwendet. Ein Hauptunterschied zwischen den Vorrichtungen besteht in der Verriegelung der Adresseninformation. Diese Differenz in der Verriegelung der Adresseninformation kann bei den entsprechenden Vorrichtungen zu bestimmten Vorteilen und Nachteilen führen. Beispielsweise kann eine Vorrichtung im statischen Spaltenbetrieb eine etwas schnellere Zugriffszeit als eine Vorrichtung im schnellen Seitenbetrieb besitzen, doch wird sie im allgemeinen eine langsamere Zykluszeit aufweisen.
  • Um auf einen DRAM zugreifen (d. h. Daten aus einem DRAM auslesen oder in ihn einschreiben) zu können, sind bestimmte Steuersignale notwendig. Im besonderen handelt es sich bei den primären Steuersignalen (siehe Fig. 1), die man für einen Zugriff zu einem DRAM benötigt, um das Reihenadressen-Taktsignal /RAS, das Spaltenadressen-Taktsignal /CAS (allgemein auch als Spalten-Steuersignal /CE bezeichnet) sowie das Einschreib-Steuersignal /WE. (Es ist ersichtlich, dass der Schrägstrich vor einem gegebenen Signal den invertierten Zustand des gegebenen Signals anzeigt. Typisch wird der invertierte Zustand eines Signals angezeigt, wenn ein Eingang zu einem Schaltkreis ein aktiv niedriges Signal benötigt oder der Schaltkreis einen aktiv niedrigen Ausgang erzeugt.) Ein aktiv niedriges /RAS-Signal zeigt an, dass die richtige Reihenadresse geliefert wurde. Da Vorrichtungen im statischen Spaltenbetrieb und im schnellen Seitenbetrieb "Seitenbetrieb"-Vorrichtungen sind, können aus dem Speicher zusätzliche Daten ausgelesen oder in den Speicher eingeschrieben werden, ohne dass eine bestimmte Adresseninformation wiederholt werden muss. Beispielsweise kann die Reihenadresse mit einem niedrigen /RAS-Signal beibehalten werden, während die Spaltenadresse geändert werden kann. Ein aktiv niedriges /CAS-Signal zeigt an, dass die richtige Spaltenadresse geliefert wurde. Schließlich zeigt ein aktiv niedriges /WE-Signal an, dass eine Einschreibfunktion ausgeführt werden soll und dass Daten in den Speicher eingeschrieben werden sollen. Diese Signale werden in der Praxis von der Industrie eingeführt, wodurch die Impulsbreiten dieser Signale zu De-Facto-Normen geworden sind.
  • Die von der Industrie eingeführten De-Facto-Normen legen fest, dass ein aktiv niedriges /WE-Signal kürzer als ein aktiv niedriges /CAS-Signal ist. Obwohl beispielsweise die Dauer des aktiv niedrigen /CAS-Impulses (in Fig. 1 mit tCAS bezeichnet) bei einer bestimmten Vorrichtung 15 Nanosekunden betragen kann, kann ein aktiv niedriger /WE-Impuls (in Fig. 1 mit tWE bezeichnet) eine Dauer besitzen, die etwa zwei Drittel der Dauer eines /CAS-Impulses entspricht, d. h. etwa 10 Nanosekunden. Wie später ausführlich gezeigt wird, beeinflusst diese Differenz in der Dauer die Einschreibzeit bei einer Vorrichtung im statischen Spaltenbetrieb. Es ist ersichtlich, dass ein /CAS-Impuls mit 15 Nanosekunden und ein /WE-Impuls mit 10 Nanosekunden nur beispielhaft verwendet werden, wobei /CAS-Impulse und /WE-Impulse bei einer Vorrichtung mit einer anderen Geschwindigkeit auch eine andere Dauer besitzen können.
  • Da bei einem Multiplexadressen-DRAM das /WE-Signal hoch bleibt, wenn /CAS niedrig ist, beeinflusst die von der Industrie eingeführte Differenz zwischen tCAS und tWE das Auslesen von Daten aus einem DRAM nicht, ungeachtet davon, ob es sich um eine Vorrichtung im schellen Seitenbetrieb oder im statischen Spaltenbetrieb handelt. Das Verfahren und der Schalt kreis dieser Erfindung beeinflussen die Arbeitsweise des DRAM beim Einschreiben. Für die Zwecke dieser Erfindung wird daher nur das Einschreiben von Daten in den DRAM ausführlich beschrieben.
  • Um Daten wirkungsvoll in einen DRAM einzuschreiben, muss folgendes vorgesehen sein: (i) gültige Daten, (ii) eine gültige Adresse, um die Daten zu speichern, und (iii) ein aktives internes Einschreib-Steuersignal, das allgemein globales Einschreib-(write enable "GWE)-Steuersignal genannt wird (ein globales Einschreib-Steuersignal kann auch als Einschreib- Taktsignal bezeichnet oder anders genannt werden, doch betrifft es allgemein ein Signal, das anzeigt, dass alle benötigten Signale für ein Einschreibintervall empfangen wurden). Die Steuersignale, die man für ein Einschreiben von Daten in einen DRAM benötigt, sind jedoch bei einer Vorrichtung im statischen Spaltenbetrieb und einer Vorrichtung im schnellen Seitenbetrieb verschieden. Die von der Industrie eingeführten Steuersignale, die man zum Einschreiben von Daten benötigt, begrenzen bei einer Vorrichtung im statischen Spaltenbetrieb die gültige Einschreibzeit. Im besonderen unterscheiden sich die Steuersignale, die die gültige Adresse verriegeln und die Dauer von GWE bestimmen, bei einer Vorrichtung im schnellen Seitenbetrieb und einer Vorrichtung im statischen Spaltenbetrieb. Durch diese Unterschiede muss die Geschwindigkeit bei einer herkömmlichen Vorrichtung im statischen Spaltenbetrieb herabgesetzt werden.
  • Die Hauptunterschiede beim Einschreiben von Daten bei einer Vorrichtung im schnellen Seitenbetrieb gegenüber einer Vorrichtung im statischen Spaltenbetrieb werden im Zusammenhang mit Fig. 1 beschrieben. Es ist ersichtlich, dass die Darstellung der Signale als aktiv hohe oder aktiv niedrige Signale nicht als Einschränkung anzusehen ist. Aktiv hohe und aktiv niedrige Signale wurden eher beispielhaft ausgewählt. Wenn Daten in irgendeinen DRAM eingeschrieben werden, muss /RAS niedrig sein, wie dies zum Zeitpunkt t&sub0; dargestellt ist. Wenn es nicht anders angegeben ist, wird angenommen, dass /RAS niedrig ist. Wenn Daten in eine Vorrichtung im schnellen Seitenbetrieb eingeschrieben werden, werden die Daten in dieser Vorrichtung verriegelt, wenn /CAS oder /WE niedrig werden. Wie man zum Zeitpunkt t&sub1; erkennt, werden sowohl /CAS als auch /WE niedrig, um die Daten zu verriegeln. Die Daten bleiben verriegelt, bis entweder /RAS oder /CAS hoch wird.
  • Die gültige Adresse wird auch bei einer Vorrichtung im schnellen Seitenbetrieb verriegelt, wenn /CAS oder /WE niedrig wird. Die Adresse bleibt verriegelt und wird mit der nachfolgenden Flanke von /CAS zum Zeitpunkt t&sub3; freigegeben. Das bedeutet, dass die Adresse solange verriegelt bleibt, solange /CAS niedrig bleibt (während tCAS), ungeachtet von irgendeiner Änderung im Zustand von /WE. Die Verriegelung gibt die Adresse frei, wenn /CAS hoch wird. Weiters ist das globale Einschreib-Steuersignal bei einer Vorrichtung im schnellen Seitenbetrieb im allgemeinen von /WE unabhängig, wobei es gültig bleibt, solange /CAS niedrig bleibt. GWE wird daher bei einer Vorrichtung im schnellen Seitenbetrieb auf ein Intervall tGWE(FPM) verlängert, wie dies Fig. 1 zeigt.
  • Bei einer Vorrichtung im statischen Spaltenbetrieb werden die Daten auf die gleiche Art wie bei einer Vorrichtung im schnellen Seitenbetrieb verriegelt, wobei die Adresse jedoch anders verriegelt wird. Die Adresse wird mit der letzten Flanke von /CAS oder /WE verriegelt, wenn diese niedrig werden, wie dies auch im schnellen Seitenbetrieb der Fall ist. Im Gegensatz zur Adressenverriegelung bei einer Vorrichtung im schnellen Seitenbetrieb gibt die Adressenverriegelung bei einer Vorrichtung im statischen Spaltenbetrieb die Adresse frei, wenn entweder /CAS oder /WE hoch wird. Da der aktiv niedrige /WE-Impuls kürzer als der aktiv niedrige /CAS-Impuls ist (die durch die De-Facto-Normen der Industrie eingeführt wurden), ist die Adresse bei einer Vorrichtung im statischen Spaltenbetrieb für ein kürzeres Zeitintervall gültig als bei einer Vorrichtung im schellen Seitenbetrieb. Weiters wird das GWE-Signal bei einer Vorrichtung im statischen Spaltenbetrieb immer dann erzeugt, wenn sowohl /RAS als auch /CAS und /WE niedrig sind, wodurch angezeigt wird, dass alle erforderlichen Signale geliefert wurden, um einen Einschreibvorgang auszuführen. Da das /WE-Signal bei einer Vorrichtung im statischen Spaltenbetrieb kürzer ist, bleibt das benötigte GWE- Signal für ein kürzeres Intervall (in Fig. 1 mit tGwE(SCM) bezeichnet) aktiv, als dies bei einer Vorrichtung im schnellen Seitenbetrieb der Fall ist. Wenn tGWE(SCM) nicht verlängert wird (wie dies in Fig. 1 strichliert dargestellt ist), kann es notwendig sein, die Geschwindigkeit der Vorrichtung herabzusetzen.
  • Wie bei der Beschreibung der bevorzugten Ausführungsform ausführlich gezeigt wird, kann ein Schaltkreis gemäß der vorliegenden Erfindung in irgendeinem DRAM enthalten sein und aktiviert werden, um die Einschreib-Steuerzeit zu verlängern, wenn der DRAM als Vorrichtung im statischen Spaltenbetrieb aufgebaut ist.
  • Ein Gegenstand dieser Erfindung ist es daher, den zeitlichen Ablauf und die Störgrenze bei einer Vorrichtung im statischen Spaltenbetrieb zu verbessern.
  • Ein anderer Gegenstand dieser Erfindung ist es, das GWE-Signal intern zu verlängern, so dass die gültige Einschreibzeit bei einer Vorrichtung im statischen Spaltenbetrieb im wesentlichen gleich der gültigen Einschreibzeit bei einer Vorrichtung im schnellen Seitenbetrieb ist. Das bedeutet, dass ein Gegenstand dieser Erfindung darin besteht, die Grenzen für die Einschreibzeiten sowohl bei Vorrichtungen im schnellen Seitenbetrieb als auch bei Vorrichtungen im statischen Spaltenbetrieb im wesentlichen ident zu machen.
  • Ein weiterer Gegenstand dieser Erfindung ist es, die Adresse in der Adressenverriegelung des DRAM für ein verlängertes Intervall beizubehalten, um ein richtiges Einschreiben von Daten bei einer Vorrichtung im statischen Spaltenbetrieb sicherzustellen.
  • Dieser Gegenstand wird erfindungsgemäß mit dem DRAM von Anspruch 1 und dem Verfahren von Anspruch 12 erreicht.
  • Die Erfindung wird nun im Zusammenhang mit den beiliegenden Zeichnungen beschrieben, in denen zeigt:
  • Fig. 1 das Zeitdiagramm von Steuersignalen, die in ei nem DRAM verwendet werden;
  • Fig. 2 das Blockschaltbild eines Schaltkreises; der diese Erfindung verkörpert, um den zeitlichen Ablauf und die Störgrenze in einem DRAM zu verbessern;
  • Fig. 3 das logische Schaltbild der bevorzugten Verzögerungsstufe von Fig. 2; und
  • Fig. 4 das logische Schaltbild der bevorzugten Generatorstufe für das globale Einschreib-Steuersignal aus dem logischen Schaltbild von Fig. 2, um ein verlängertes globales Einschreib-Steuersignal zu erzeugen.
  • Nunmehr wird auf Fig. 2 Bezug genommen, in der das Blockschaltbild des Schaltkreises dieser Erfindung dargestellt ist. Eine Verzögerungsstufe 10 empfängt als Eingang ein Einschreibintervall-Signal /WTCY, ein Reihenadressen-Taktsignal /RAS sowie ein Schnellseitenbetrieb-Signal FPMPAD. An einem Eingang 12 wird ein aktiv niedriges /WTCY-Signal empfangen, wenn sowohl das /CAS-Signal als auch das /WE-Signal in einem DRAM niedrig geworden sind, um anzuzeigen, dass ein aktives Einschreibintervall begonnen hat. Im besonderen wird ein niedriges /WTCY-Signal immer dann als Eingang an die Verzögerungsstufe 10 gelegt, wenn das /CAS-Signal und das /WE-Signal niedrig werden. Wie in der Technik bekannt ist, können manche Vorrichtungen zwei /CAS-Signale oder zwei /WE-Signale empfangen. Beispielsweise kann eine "by-16"-Vorrichtung zwei /CAS- Signale und ein /WE-Signal oder ein /CAS-Signal und zwei /WE- Signale empfangen. Das Verfahren und der Schaltkreis dieser Erfindung können daher in irgendeinem DRAM verwendet werden, bei dem ein niedriges /WTCY-Signal immer dann erzeugt wird, wenn zumindest ein /CAS-Signal und mindestens ein /WE-Signal niedrig werden.
  • Ein zweiter Eingang 14 ist so geschaltet, dass er das /RAS- Signal empfängt, wobei er dazu dient, um den Schaltkreis zurückzusetzen. Da sowohl die Vorrichtungen im statischen Spal tenbetrieb als auch die Vorrichtungen im schnellen Seitenbetrieb "Seitenbetrieb"-Vorrichtungen sind (d. h. die Reihenadresse wird beibehalten, während die Spaltenadresse geändert wird), wird /RAS niedrig gehalten. Wie später ausführlich gezeigt wird, wird der Schaltkreis immer dann zurückgesetzt, wenn /RAS hoch wird.
  • Schließlich wird FPMPAD an einem Eingang 16 empfangen. FPMPAD zeigt an, ob die Vorrichtung eine Vorrichtung im schnellen Seitenbetrieb oder eine Vorrichtung im statischen Spaltenbetrieb ist. Bei einer Vorrichtung im schnellen Seitenbetrieb sind bestimmten Ausgangssignale nicht notwendig. Wie später gezeigt wird, wird FPMPAD im Schaltkreis wahlweise verwendet, um inaktive Ausgänge zu erzeugen. Der Zustand von FPMPAD kann durch die Auswahl eines Metalls, einer Verdrahtung oder programmierbar an einem Eingang erreicht werden.
  • Die Verzögerungsstufe 10 gibt an einem ersten Ausgang 18 ein "Haltesignal für den statischen Spaltenbetrieb" /SCHOLD und an einem zweiten Ausgang 19 ein "Verzögerungssignal für den statischen Spaltenbetrieb" /SCDELAY ab. Das /SCHOLD-Signal wird an den Generator für das globale Einschreib-Steuersignal 20 gelegt (der ausführlich im Zusammenhang mit Fig. 4 beschrieben wird). Ein aktives (niedriges) /SCHOLD-Signal setzt im allgemeinen die Stufe für das globale Einschreib-Steuersignal 20 in Betrieb, um an einem Ausgang 22 ein "verlängertes" globales Einschreib-Steuersignal GWE zu erzeugen. Im besonderen veranlasst ein aktives /SCHOLD-Signal, dass der Generator für das globale Einschreib-Steuersignal das /WE-Signal "ignoriert" und einen gültigen GWE-Ausgang aufrechterhält, um dadurch die gültige Einschreibzeit des Speichers zu verlängern.
  • Der zweite Ausgang /SCDELAY der Verzögerungsstufe 10 hält die Adresse in einem Adressenregister oder einer Verriegelung 28. Es sei in Erinnerung gerufen, dass es notwendig ist, das interne globale Einschreib-Steuersignal zu verlängern und die Adresse im Adressenregister beizubehalten, um die gültige Einschreibzeit bei einer Vorrichtung im statischen Spaltenbetrieb zu erhöhen.
    • Die Verzögerungsstufe
  • Nunmehr wird auf Fig. 3 Bezug genommen, in der das logische Schaltbild der bevorzugten Verzögerungsstufe 10 dargestellt ist. Die Verzögerungsstufe 10 weist eine Verriegelung 102 auf, die NAND-Gatter 104 und 106 enthält. Das NAND-Gatter 104 weist Eingänge 108 und 110 sowie einen Ausgang 112 auf. Das NAND-Gatter 106 weist Eingänge 114 und 116 sowie einen Ausgang 118 auf. Die NAND-Gatter sind über Kreuz geschaltet, um /SCHOLD zu erzeugen und zu verriegeln.
  • Im Anfangszustand liegen /SCHOLD und /WTCY (die an den Eingängen des NAND-Gatters 104 liegen) hoch. Wenn /WTCY niedrig wird, wird der Ausgang 112 des NAND-Gatters 104 hoch. Der Ausgang 112 liegt am Eingang 114 des NAND-Gatters 106. Da der Anfangszustand des Eingangs 116 des NAND-Gatters 106 hoch ist, wird der Ausgang des NAND-Gatters 106 niedrig, um ein niedriges /SCHOLD-Signal zu erzeugen. Das /SCHOLD-Signal wird für ein eingestelltes Intervall, das der Schaltkreis einführt, oder solange verriegelt, bis sich der Zustand von /RAS ändert, um den Schaltkreis zurückzusetzen, wie dies später beschrieben wird. Wie im Zusammenhang mit Fig. 4 erörtert wird, empfängt die Generatorstufe für das globale Einschreib- Steuersignal das /SCHOLD-Signal, um /WE und /CAS für ein gegebenes Intervall zu ignorieren und ein verlängertes GWE- Signal zu erzeugen.
  • Der Ausgang 112 des NAND-Gatters 104 liegt weiters an einer Adressen-Steuerstufe 120, um /SCDELAY zu erzeugen. Wie oben beschrieben wurde, ist eine gültige Adresse (zusammen mit gültigen Daten und einem aktiven GWE-Signal) erforderlich, um Daten in der vorgesehenen Adresse im DRAM einzuschreiben. Das bedeutet, dass eine Verlängerung von GWE sinnlos wäre, wenn nicht auch eine gültige Adresse beibehalten wird. Deshalb erzeugt die Verzögerungsstufe 10 weiters das Signal /SCDELAY, um die gültige Adresse beizubehalten. /SCDELAY wird an den Eingang der Adressenverriegelung 28 im DRAM gelegt, um die gültige Adresse beizubehalten.
  • Im besonderen wird der hohe Ausgang 112 des NAND-Gatters 104 an einem Eingang 124 an ein NAND-Gatter 122 gelegt. Da der Anfangszustand eines Eingangs 126 hoch ist, liegt ein Ausgang 128 des NAND-Gatters 122 niedrig. Der Ausgang 128 wird an einem Eingang 132 an ein NOR-Gatter 130 gelegt. FPMPAD wird gleichfalls an einen Eingang 134 des NOR-Gatters 130 gelegt. Immer dann, wenn das FPMPAD-Signal hoch liegt, wodurch angezeigt wird, dass die Vorrichtung eine Vorrichtung im schnellen Seitenbetrieb ist, liegt der Ausgang 136 niedrig. Der Ausgang 136 wird an einen Inverter 138 gelegt, der am Ausgang 142 ein hohes (inaktives) /SCDELAY-Signal erzeugt. Wenn es sich bei der Vorrichtung um eine Vorrichtung im schnellen Seitenbetrieb handelt (d. h., dass FPMPAD hoch liegt), ist das /SCDELAY-Signal nicht notwendig, um die gültige Adresse in der Adressenverriegelung beizubehalten.
  • Wenn FPMPAD niedrig ist, wodurch angezeigt wird, dass die Vorrichtung eine Vorrichtung im statischen Spaltenbetrieb ist, liegt der Eingang 134 niedrig. Daher arbeitet das NOR- Gatter 130 als Inverter des Signals am Eingang 132. Wenn der Ausgang 112 des NAND-Gatters 104 während eines Einschreibintervalls hoch wird, liegen beide Eingänge des NAND-Gatters 122 hoch. Daher wird der Ausgang des NAND-Gatters 122 niedrig. Dieses niedrige Signal wird vom NOR-Gatter 130 invertiert und vom Inverter 138 nochmals invertiert, um am Ausgang 142 (der dem Ausgang 19 des Schaltkreises 10 von Fig. 2 entspricht) ein niedriges (aktives) /SCDELAY-Signal zu erzeugen. Daher wird die Adresse vom niedrigen /SCDELAY-Signal in der Adressenverriegelung 28 beibehalten, während GWE vom niedrigen /SCHOLD beibehalten wird.
  • Die aktiven /SCHOLD- und /SCDELAY-Signale werden beibehalten, bis sie von einer Rücksetzstufe 150 zurückgesetzt werden. Die Rücksetzstufe 150 empfängt an einem Eingang 151 eines Inverters 152 das /RAS-Signal. Ein Ausgang 154 des Inverters 152 wird an einem Eingang 158 an einen weiteren Inverter 156 gelegt. Ein Ausgang 160 des Inverters 156 liegt an der Steuerelektrode 164 eines N-Kanal Transistors 162. Wenn /RAS hoch wird, wodurch das Ende eines Einschreibintervalls angezeigt wird, wird /RAS von den Invertern 152 und 156 invertiert, um an der Steuerelektrode 164 ein hohes Signal zu erzeugen. Die ses hohe Signal öffnet den Transistor 162, um den Knotenpunkt 165 nach unten zu ziehen, da eine Seite der Quellen/Senken- Strecke des Transistors 162 an Masse liegt, wie dies Fig. 3 zeigt.
  • Der Knotenpunkt 165 liegt am Eingang 114 des NAND-Gatters 106, um den Eingang auf seinen ursprünglich niedrigen Zustand zu ziehen. Es wird in Erinnerung gerufen, dass der Eingang 114 vom Ausgang 112 (des NAND-Gatters 104) nach oben gezogen wurde, nachdem /WTCY während des aktiven Einschreibintervalls niedrig geworden ist. Da das niedrige Signal am Knotenpunkt 165 am Eingang 114 des NAND-Gatters 106 liegt, wird weiters der Ausgang 118 hoch. Dadurch wird das /SCHOLD-Signal auf seinen ursprünglich hohen Zustand zurückgesetzt. Der Eingang 108 des NAND-Gatters 104 (der so geschaltet ist, um /SCHOLD zu empfangen) wird gleichfalls auf seinen ursprünglichen Zustand zurückgesetzt (so dass das richtige Signal am Ausgang 112 dann erzeugt wird, wenn zu einem späteren Zeitpunkt ein weiters niedriges /WTCY-Signal erzeugt wird, das anzeigt, dass ein weiters Einschreibintervall begonnen hat). Da ein niedriges /WTCY-Signal erzeugt wird, wenn ein Einschreibintervall abgetastet wird, wird der Eingang 110 (/WTCY) am Ende des Einschreibintervalls automatisch zurückgesetzt, wenn /RAS hoch wird.
  • Das niedrige Signal am Knotenpunkt 165 wird weiters an den Eingang 124 des NAND-Gatters 122 gelegt, um das /SCDELAY-Signal zurückzusetzen. Da zumindest ein Eingang des NAND-Gatters 122 niedrig liegt, wird am Ausgang 128 ein hohes Signal erzeugt. Unter der Annahme, dass es sich bei der Vorrichtung um eine Vorrichtung im statischen Spaltenbetrieb handelt (d. h. FPMPAD ist niedrig), wird dieser hohe Ausgang vom NOR- Gatter 130 invertiert, um bei 136 einen niedrigen Ausgang zu erzeugen. Der niedrige Ausgang wird vom Inverter 138 invertiert, um ein hohes /SCDELAY-Signal zu erzeugen. Dadurch wird auch das /SCDELAY-Signal auf seinen ursprünglichen Wert zurückgesetzt.
  • Schließlich sei darauf hingewiesen, dass der Eingang 116 des NAND-Gatters 106 sowie der Eingang 126 des NAND-Gatters 122 ebenfalls auf ihre ursprünglichen Werte zurückgesetzt werden, um sicherzustellen, dass das richtige /SCHOLD-Signal und /SCDELAY-Signal erzeugt werden, wenn zu einem späteren Zeitpunkt ein aktiver /WTCY-Impuls empfangen wird. Im besonderen öffnet ein niedriges Signal am Kontenpunkt 165 einen P-Kanal Transistor 166. Dadurch wird ein Pfad geliefert, um einen Knotenpunkt 168 über den Transistor 166 auf VCC zu laden. Das hohe Signal am Knotenpunkt 168 wird über einen ersten Inverter 174 und einen zweiten Inverter 176 gelegt, um an den Eingängen 116 und 126 ein hohes Signal zu erzeugen. Damit können die Ausgänge /SCHOLD und /SCDELAY sowie die Eingänge zur Verriegelung 102 und zur Adressen-Steuerstufe 120 mit /RAS zurückgesetzt werden.
  • Wenn die Stufe 10 mit /RAS nicht zurückgesetzt wird, setzt eine eigene Auszeit-Funktion der Rücksetzstufe 150 das /SCHOLD-Signal und das /SCDELAY-Signal sowie die Eingänge zur Verriegelung 105 und zur Adressen-Steuerstufe 120 zurück. Wenn /WTCY niedrig wird, um am Ausgang 112 ein hohes Signal zu erzeugen, sperrt dieser hohe Ausgang den Transistor 166. Damit kann sich der Knotenpunkt 168, der an einem Kondensator 172 liegt, mit Hilfe einer Stromquelle 170 entladen. Jenes Intervall, das für die Entladung des Kondensators 172 erforderlich ist, wird von der Größe des Kondensators und der Stärke jenes Stroms bestimmt, der durch die Stromquelle 170 fließt. Die Größe des Kondensators sowie die Stärke jenes Stroms, der durch die Stromquelle 170 fließt, hängen von der Geschwindigkeit der Vorrichtung und damit von der gewünschten Minimaldauer von GWE, /SCHOLD und /SCDELAY ab.
  • Nachdem der Kondensator entladen ist und der Knotenpunkt 168 niedrig wurde, durchläuft das niedrige Signal die Inverter 174 und 176, um an den Eingängen 116 und 126 ein niedriges Signal zu erzeugen. Das niedrige Signal am Eingang 116 des NAND-Gatters 106 setzt /SCHOLD (am Ausgang 118 des NAND-Gatters 106) auf seinen ursprünglich hohen Zustand zurück. Weiters setzt das niedrige Signal am Eingang 116 das /SCDELAY- Signal zurück. Im besonderen erzeugt das niedrige Signal am Eingang 126 des NAND-Gatters 122 ein hohes Signal am Ausgang 128. Unter der Annahme, dass es sich beim DRAM um eine Vor richtung im statischen Spaltenbetrieb handelt und FPMPAD niedrig ist, arbeitet das NOR-Gatter 130 als Inverter des Ausgangs 128. Dadurch wird das hohe Signal am Ausgang 128 vom NOR-Gatter 130 und dem Inverter 138 invertiert, um ein hohes /SCDELAY-Signal zu erzeugen.
  • Nach dem Auszeitintervall werden die Eingänge zur Verriegelung 102 und zur Adressen-Steuerstufe 120 zurückgesetzt, wenn /WTCY hoch geworden ist (oder wenn /WTCY hoch wird), um sicherzustellen, dass beim nächsten aktiven /WTCY-Signal das /SCHOLD-Signal und das /SCDELAY-Signal erzeugt werden. Im besonderen wird /SCHOLD nach dem Auszeitintervall hoch, wie dies später beschrieben wird. Wenn /WTCY bereits hoch geworden ist (oder wenn /WTCY hoch wird), wird der Ausgang 112 niedrig, um die Eingänge 114 und 124 auf ihren ursprünglich niedrigen Zustand zurückzusetzen. Weiters öffnet das niedrige Signal am Ausgang 112 den Transistor 166, um den Knotenpunkt 168 zu laden. Dadurch wird das hohe Signal am Knotenpunkt 168 von den Invertern 174 und 176 invertiert, um an den Eingängen 116 und 126 ein hohes Signal zu erzeugen. Nach der Auszeitverzögerung werden daher das /SCHOLD-Signal und das /SCDELAY- Signal zurückgesetzt, während die Eingänge zur Verriegelung 102 und zur Adressen-Steuerstufe 120 dann zurückgesetzt werden, wenn /WTCY hoch liegt.
  • Zusammenfassend kann gesagt werden: die Verzögerungsstufe 10 von Fig. 3 erzeugt ein /SCHOLD-Signal, das an einen Generator für das globale Einschreib-Steuersignal (in Fig. 4 nicht dargestellt) gelegt wird. Wenn ein aktives /SCHOLD-Signal erzeugt wird, erzeugt der Generator für das globale Einschreib- Steuersignal 20 ein verlängertes GWE-Signal. Weiters stellt die Verzögerungsstufe 10 ein /SCDELAY-Signal bereit, das die Adresse in der Adressenverriegelung 28 für einen DRAM im statischen Spaltenbetrieb während eines Einschreibintervalls für ein verlängertes Zeitintervall beibehält. Obwohl das logische Schaltbild der bevorzugten Verzögerungsstufe in Fig. 3 dargestellt ist, ist ersichtlich, dass andere Stufen im Bereich dieser Erfindung liegen können, die ein erstes Verzögerungssignal, um die Adresse in einer Adressenverriegelung beizubehalten, sowie ein zweites Verzögerungssignal erzeugen, um das GWE-Signal zu verlängern.
    • Der Generator für das globale Einschreib-Steuersignal
  • Nunmehr wird auf Fig. 4 Bezug genommen, in der das logische Schaltbild des bevorzugten Generators für das globale Einschreib-Steuersignal (GWE) 20 dargestellt ist. Die Stufe 20 weist einen GWE-Generator 202, der das GWE-Signal erzeugt, sowie eine Haltestufe für den statischen Spaltenbetrieb 204 auf, mit der die Dauer des GWE-Signals festgelegt wird. Der GWE-Generator 202 empfängt die Eingänge /WE und /CAS und erzeugt einen Ausgang GWE. Im besonderen empfängt ein NOR- Gatter 206 das /WE-Signal an einem Eingang 208 und das /CAS- Signal an einem Eingang 210. Wenn sowohl /WE als auch /CAS niedrig sind (womit ein aktives Einschreibintervall angezeigt wird), liegt der Ausgang 212 des NOR-Gatters 206 hoch. Der Ausgang 212 wird an einem Eingang 216 an das NOR-Gatter 214 gelegt. Ein zweiter Eingang 218 des NOR-Gatters 214 liegt über einen Rückkopplungszweig 219 an GWE. Wenn ein gültiges, hohes GWE-Signal erzeugt wird, ermöglicht das hohe Signal am Eingang 218, dass der Generator 202 Änderungen in /WE und /CAS ignoriert. Das bedeutet, dass der hohe Eingang für das NOR-Gatter 214 sicherstellt, dass der Ausgang des NOR-Gatters 214 (unabhängig vom Zustand von /WE oder /CAS) niedrig ist. Es sei in Erinnerung gerufen, dass dies besonders bei einer Vorrichtung im statischen Spaltenbetrieb wichtig ist, bei der die kürzere Dauer des /WE-Signals das GWE-Signal frühzeitig zurücksetzen würde.
  • Da am Eingang 208 oder 210 ein falsches /WE-Signal oder /CAS- Signal auftreten kann, ist eine Fehlerkorrektur-Stufe vorgesehen, um sicherzustellen, dass gültige /WE- und /CAS-Signale empfangen wurden, um ein gültiges GWE-Signal zu erzeugen. Im besonderen wird ein Ausgang 220 des NOR-Gatters 214 an einen Inverter 222 gelegt. Der Ausgang des Inverters 222 ist so geschaltet, dass er an einem ersten Knotenpunkt 224 ein Signal erzeugt. Der Knotenpunkt 224 ist mit einem Paar von Invertern 226 und 228 verbunden, die das Signal am Knotenpunkt 224 verriegeln. Der Ausgang des Gatters 214 liegt weiters am Eingang eines Inverters 232. Der Ausgang des Inverters 232 erzeugt an einem zweiten Knotenpunkt 234 ein Signal. Die am ersten und zweiten Knotenpunkt 224 und 234 erzeugten Signale werden an eine Fehlerkorrektur-Stufe 235 gelegt.
  • Die Fehlerkorrektur-Stufe 235 vergleicht im allgemeinen die Spannungen an den Knotenpunkten 224 und 234, um festzustellen, ob gültige /WE- und /CAS-Signale empfangen wurden. Im besonderen ist der Knotenpunkt 234 mit einem Verzögerungskondensator 236 verbunden. Wenn sich der Kondensator 236 auflädt, entsteht eine Verzögerung. Die Größe des Kondensators und damit die mit dem Kondensator eingestellte Verzögerung werden von der Größe der gewünschten Fehlerkorrektur bestimmt. Wie oben erwähnt wurde, können das Verfahren und der Schaltkreis dieser Erfindung in einem DRAM verwendet werden, der mit unterschiedlichen Geschwindigkeiten arbeitet.
  • Wenn sich der Kondensator auflädt, wird das hohe Signal am Knotenpunkt 234 an die in Serie geschalteten Inverter 238 und 240 gelegt. Der Ausgang des Inverters 240 liegt an einem Eingang 244 am NAND-Gatter 242. Weiters ist der Knotenpunkt 224 mit einem zweiten Eingang 246 des Gatters 242 verbunden. Da diese Eingänge den Zustand des Eingangs 220 des NOR-Gatters 214 zu verschiedenen Zeitpunkten kennzeichnen, bestimmen diese Eingänge, ob /WE und /CAS gültige Signale sind. Wenn beide Eingänge 244 und 246 hoch liegen, wodurch gültige aktive /WE- und /CAS-Eingänge angezeigt werden, liegt der Ausgang des NAND-Gatters 242 niedrig. Der Ausgang des NAND-Gatters 242 durchläuft die in Serie geschalteten Inverter 248 und 250, um am Knotenpunkt 251 ein invertiertes GWE-Signal zu erzeugen. Dieses invertierte GWE-Signal wird an einen Inverter 252 gelegt, um ein hohes (aktives) GWE-Signal zu erzeugen.
  • Der Rückkopplungszweig 219 legt das GWE-Signal weiters an die Steuerelektrode 256 eines P-Kanal Transistors 254. Der Transistor 254 liegt am Steueränschluss 258 des Inverters 222. Wenn GWE niedrig ist, öffnet der Transistor 256, um den Inverter 222 in Betrieb zu setzen, um den Ausgang des NOR-Gatters 214 zu empfangen. Wenn jedoch ein gültiges, hohes GWE- Signal erzeugt wird, sperrt der Transistor 254, wodurch der Inverter 222 außer Betrieb gesetzt wird. Dadurch wird der Knotenpunkt 224 vom NOR-Gatter 214 getrennt, um /WE oder /CAS zu ignorieren. Obwohl der Knotenpunkt 224 abgetrennt ist, wird der Zustand am Knotenpunkt 224 durch die Verriegelung beibehalten, die von den Invertern 226 und 228 gebildet wird. Es ist ersichtlich, dass durch das Abtrennen von /WE und /CAS, wenn ein gültiges GWE-Signal erzeugt wird, die Störgrenze des DRAM verbessert wird. Im besonderen wird irgendeine Störung an den Eingängen /WE oder /CAS blockiert, nachdem ein gültiges GWE-Signal erzeugt wurde.
  • Nachdem die Erzeugung eines GWE-Signals mit dem GWE-Generator beschrieben wurde, soll nunmehr die Haltestufe für den statischen Spaltenbetrieb 204 beschrieben werden, mit der die Dauer des GWE-Signals gesteuert wird. Die Haltestufe für den statischen Spaltenbetrieb 204 stellt sicher, dass GWE bei einer Vorrichtung im statischen Spaltenbetrieb verlängert wird. Im besonderen weist die Haltestufe für den statischen Haltebetrieb 204 eine Stufe für den schnellen Seitenbetrieb 260 sowie eine Stufe für den statischen Spaltenbetrieb 262 auf. Beide Stufen sind mit dem Knotenpunkt 224 verbunden und sprechen auf. /CAS und /WE an, um die Spannung am Knotenpunkt 224 (und damit GWE) zu ändern, wenn dies passend ist. Im besonderen liefert jede Stufe einen Pfad vom Knotenpunkt 224 gegen Masse. Wenn die Transistoren in den entsprechenden Pfaden geöffnet sind, wird der Knotenpunkt 224 gegen Masse gezogen, um GWE über das NAND-Gatter 242 und die Inverter 248, 250 und 252 zurückzusetzen. Die Arbeitsweise jener Stufe, die bei einer Vorrichtung im schnellen Seitenbetrieb verwendet wird, soll zuerst beschrieben werden, worauf die Beschreibung der Arbeitsweise jener Stufe folgt, die bei einer Vorrichtung im statischen Spaltenbetrieb verwendet wird.
  • Im allgemeinen kann in der Stufe für den schnellen Seitenbetrieb 260 ein Pfad vom Knotenpunkt 224 gegen Masse über die Serienschaltung von drei Transistoren gebildet werden, die einen Transistor 264 mit einer Steuerelektrode 266, einen Transistor 268 mit einer Steuerelektrode 270 und einen Transistor 272 mit einer Steuerelektrode 274 aufweisen. Ein weiterer Anschluss oder eine Elektrode des Transistors 272 liegt an Masse. Wenn die Transistoren 264, 268 und 272 unter den entsprechenden Bedingungen geöffnet sind, wird der Knotenpunkt 224 gegen Masse gezogen, um GWE zurückzusetzen.
  • Im besonderen wird FPMPAD an die Steuerelektrode 266 des Transistors 264 gelegt. Wenn es sich bei der Vorrichtung um eine Vorrichtung im schnellen Seitenbetrieb handelt, liegt FPMPAD hoch, wobei dieser Transistor 264 geöffnet ist, um den Knotenpunkt 224 an die FPMPAD-Stufe 260 zu legen. Weiters ist der Transistor 268 so geschaltet, dass er an seiner Steuerelektrode 270 das /CAS-Signal empfängt. Wie oben angeregt wurde, wird ein hohes /CAS-Signal die Adressenverriegelung bei einer Vorrichtung im schnellen Seitenbetrieb zurücksetzen. Schließlich vervollständigt der Transistor 272 die Serienschaltung vom Knotenpunkt 224 gegen Masse durch die Stufe für den schnellen Seitenbetrieb 260. Der Transistor 272 wird geöffnet, wenn er sich im schnellen Seitenbetrieb befindet und GWE hoch liegt. Die Steuerelektrode 274 des Transistors 272 liegt über ein NOR-Gatter 276 sowohl an FPMPAD als auch an GWE. Im besonderen empfängt das NOR-Gatter 276 ein invertiertes GWE-Signal (Knotenpunkt 251) an einem Eingang 278. Weiters empfängt das NOR-Gatter 276 ein invertiertes FPMPAD- Signal an einem Eingang 280 über einen Inverter 282. Wenn daher die Vorrichtung eine Vorrichtung im schnellen Seitenbetrieb ist (wobei dies durch ein hohes FPMPAD-Signal angezeigt wird) und GWE hoch liegt (wobei dies ein aktives Einschreibintervall anzeigt), liegt der Ausgang des NOR-Gatters 276 hoch, wodurch der Transistor 274 öffnet. Wenn sich daher die Vorrichtung im schnellen Seitenbetrieb in einem aktiven Einschreibintervall befindet, sind die beiden Transistoren (264, 272) in der Serienschaltung geöffnet. Dadurch kann GWE zurückgesetzt werden, wenn /CAS hoch wird.
  • Wenn im Gegensatz dazu die Vorrichtung in den statischen Spaltenbetrieb eingestellt ist, ist FPMPAD niedrig, wodurch der Transistor 264 sperrt und die Stufe für den schnellen Seitenbetrieb 260 vom Knotenpunkt 224 trennt. Es entsteht jedoch über die Stufe 262 ein eigener Pfad vom Knotenpunkt 224 gegen Masse, wenn es sich bei der Vorrichtung um eine Vorrichtung im statischen Spaltenbetrieb handelt. Im besonderen wird ein Pfad mit einem Aufbau von Transistoren gebildet, der einen Transistor 284 mit einer Steuerelektrode 286, einen Transistor 288 mit einer Steuerelektrode 290, einen Transistor 292 mit einer Steuerelektrode 294 sowie einen Transistor 296 mit einer Steuerelektrode 298 aufweist.
  • Die Steuerelektrode 286 des Transistors 284 ist so geschaltet, dass sie von der Verzögerungsstufe 10 von Fig. 3 das /SCHOLD-Signal empfängt. Wenn /SCHOLD niedrig ist, wodurch ein aktives Einschreibintervall angezeigt wird, ist der Transistor 284 gesperrt. Weiters liegt die Parallelschaltung der Transistoren 288 und 292 in Serie mit dem Transistor 284. Die Steuerelektroden der Transistoren 288 und 292 sind so geschaltet, dass sie /CAS bzw. /WE empfangen. Wenn daher entweder /CAS oder /WE hoch wird, kann der Knotenpunkt 224 an Masse gelegt werden (wenn der Transistor 284 und der Transistor 296 ebenfalls geöffnet sind). Der Transistor 296 liegt mit dem Transistor 284 und dem Paar von Transistoren 288 und 292 zwischen dem Knotenpunkt 224 und Masse in Serie. Die Steuerelektrode 298 ist mit dem Ausgang eines NAND-Gatters 300 verbunden, das Eingänge 302 und 304 besitzt, die so geschaltet sind, dass sie FPMPAD und am Knotenpunkt 251 das invertierte GWE-Signal empfangen. Während eines aktiven Einschreibintervalls liegen im statischen Spaltenbetrieb sowohl FPMPAD als auch der Knotenpunkt 251 niedrig. Dadurch liegt der Ausgang des NAND-Gatters 300 hoch, wodurch der Transistor 296 geöffnet wird.
  • Damit ist die Bedeutung des /SCHOLD-Signals ersichtlich, das von der Verzögerungsstufe 10 von Fig. 2 und 3 erzeugt wird. Genauer gesagt: wenn ein niedriges /SCHOLD-Signal erzeugt wird, um ein aktives Einschreibintervall anzuzeigen, wird der Transistor 284 gesperrt. Dadurch findet der Knotenpunkt 224 im statischen Spaltenbetrieb über die Stufe 262 keinen Pfad gegen Masse, bis das /SCHOLD-Signal hoch wird. Wie bereits oben erwähnt, wird dieses Signal nach einer Auszeit hoch oder /RAS lädt. Wenn der Knotenpunkt 224 hoch gehalten wird, ignoriert die Stufe 202 das /CAS-Signal und das /WE-Signal. Dadurch bleibt der Knotenpunkt 224 (und damit GWE) während der Auszeitverzögerung für ein verlängertes Zeitintervall hoch, das von der Auszeitverzögerung eingeführt wird. Wenn /SCHOLD hoch wird (d. h. dann, wenn /SCHOLD von der Verzögerungsstufe 10 zurückgesetzt wird), öffnet der Transistor 284. Wenn GWE hoch ist, wird daher der Knotenpunkt 224 immer dann gegen Masse gezogen, wenn entweder /CAS oder /WE hoch wird. Ein Einschreibintervall endet immer dann, wenn /RAS hoch wird.
  • Schließlich liegt der Knotenpunkt 224 an einem Transistor 306. Die Steuerelektrode 308 des Transistors 306 empfängt /RAS, um den Knotenpunkt 224 (und GWE) immer dann zurückzusetzen, wenn /RAS hoch wird. Wie bereits oben erwähnt wurde, endet ein Einschreibintervall automatisch dann, wenn /RAS hoch wird.
  • Es sei in Erinnerung gerufen, dass die Stufe 20 so aufgebaut ist, um /WE und /CAS zu empfangen, um ein globales Einschreib-Steuersignal GWE zu erzeugen und sicherzustellen, dass GWE gültig ist. Weiters weist die Stufe 20 eine Stufe für den schnellen Seitenbetrieb 260 auf, die bei einer Vorrichtung im schnellen Seitenbetrieb eingesetzt wird, um GWE zurückzusetzen, wenn /CAS hoch wird. Schließlich weist die Stufe 20 eine Stufe für den statischen Spaltenbetrieb 262 auf, um ein Verzögerungssignal /SCHOLD zu empfangen. Dieses Signal wird an die Steuerelektrode eines Transistors gelegt, der verhindert, dass das /WE-Signal oder das /CAS-Signal das GWE-Signal zurücksetzen. Dadurch wird GWE bei einer Vorrichtung im statischen Spaltenbetrieb verlängert. Da /SCDELAY, das die Stufe 10 (Fig. 3) erzeugt, die Adresse in der Adressenverriegelung beibehält, muss der Teil im statischen Spaltenbetrieb nicht verlangsamt werden, sondern er kann mit der gleichen Geschwindigkeit wie bei einer vergleichbaren Vorrichtung im schnellen Seitenbetrieb arbeiten.

Claims (21)

1. DRAM (dynamischer Speicher mit wahlfreiem Zugriff, dynamic random access memory), der einen Schaltkreis besitzt, um die gültige Einschreibzeit in diesen DRAM zu verlängern, wenn dieser im statischen Spaltenbetrieb (static column mode) verwendet wird, so dass die gültige Einschreibzeit länger als der aktive Zustand eines externen Einschreib-Steuersignals (/WE) ist, das an den DRAM sowie an eine Adressenverriegelung (28) gelegt wird, um die Adresseninformation zu verriegeln, dadurch gekennzeichnet, dass der Schaltkreis enthält:
eine erste Stufe (20), die so geschaltet ist, dass sie als zumindest einen Eingang das externe Einschreib-Steuersignal (/WE) empfängt, wobei die erste Stufe ein internes Einschreib- Steuersignal (GWE) in Abhängigkeit vom externen Einschreib- Steuersignal (/WE) erzeugt, um Daten in den DRAM einzuschreiben und das interne Einschreib-Steuersignal (GWE) für zumindest ein vorgegebenes Zeitintervall aufrechtzuerhalten, wenn nicht ein Reihenadressen-Taktsignal (/RAS), das an den DRAM gelegt wird, auf seinen inaktiven Pegel umgeschaltet ist; und
eine zweite Stufe (10), die mit der ersten Stufe verbunden und so geschaltet ist, dass sie ein aktives Einschreibsignal (/WTCY) sowie ein Betriebsart-Anzeigesignal (FPMPAD) empfängt, das anzeigt, ob der DRAM im schnellen Seitenbetrieb (fast page mode) oder im statischen Spaltenbetrieb arbeitet, wobei die zweite Stufe (10) so aufgebaut ist, dass die zweite Stufe (10) dann, wenn das Betriebsart-Anzeigesignal (FPMPAD) anzeigt, dass sich der DRAM im statischen Spaltenbetrieb befindet, ein Adressen-Verzögerungssignal (/SCDELAY) in Abhängigkeit vom aktiven Einschreibsignal (/WTCY) erzeugen kann,
und wobei das Adressen-Verzögerungssignal (/SCDELAY) an einen Eingang der Adressenverriegelung (28) gelegt wird, um die Adressenverriegelung (28) zu steuern, um darin die Adresseninformation für eine Verwendung beim Einschreiben während des vorgegebenen Intervalls ungeachtet davon aufrechtzuerhalten, dass sich das externe Einschreib-Steuer signal (/WE) von einem aktiven Zustand zu einem inaktiven Zustand ändert, so dass die Adresseninformation, um in der Adressenverriegelung (28) verriegelt zu bleiben, auch nach der Zustandsänderung für eine Dauer fortdauert, die dem vorgegebenen Intervall entspricht.
2. DRAM gemäß Anspruch 1, wobei die erste Stufe (20) das externe Einschreib-Steuersignal (/WE) an einem ersten Eingang (24; 208) empfängt, und wobei der Schaltkreis weiters aufweist:
einen zweiten Eingang (26; 210), um ein Spaltenadressen- Taktsignal (/CAS) zu empfangen;
einen dritten Eingang (14; 308), um das Reihenadressen- Taktsignal (/RAS) zu empfangen; und
einen ersten Ausgang (22), um das interne Einschreib- Steuersignal (GWE) zu liefern.
3. DRAM gemäß Anspruch 1 oder 2, wobei die erste Stufe (20) so aufgebaut ist, um das externe Einschreib-Steuersignal (/WE) mit dem Spaltenadressen-Taktsignal (/CAS) bei der Erzeugung des internen Einschreib-Steuersignals (GWE) logisch zu kombinieren, und
wobei die erste Stufe (20) so aufgebaut ist, dass sie dann, wenn sich der DRAM im statischen Spaltenbetrieb befindet, nachdem die erste Stufe (20) das interne Einschreib- Steuersignal (GWE) in einem aktiven Zustand erzeugt, das externe Einschreib-Steuersignal (/WE) und das Spaltenadressen- Taktsignal (/CAS) für das vorgegebene Zeitintervall abtrennt, nachdem die zweite Stufe (10) das aktive Einschreibsignal (/WTCY) empfangen hat, so dass eine Änderung von einem aktiven Zustand zu einem inaktiven Zustand im externen Einschreib- Steuersignal (/WE) keine entsprechende Änderung des internen Einschreib-Steuersignals (GWE) in einen inaktiven Zustand hervorruft.
4. DRAM gemäß Anspruch 1, wobei die zweite Stufe (10) weiters aufweist:
einen ersten Eingang (12; 110), um das aktive Einschreibsignal (/WTCY) zu empfangen; und
einen zweiten Eingang (14; 151), um das Reihenadressen- Taktsignal (/RAS) zu empfangen,
wobei die zweite Stufe (10) veranlasst, dass das Adressen- Verzögerungssignal (/SCDELAY) in Abhängigkeit von einer Zustandsänderung im Reihenadressen-Taktsignal (/RAS) beendet wird.
5. DRAM gemäß irgendeinem der bisherigen Ansprüche, wobei die zweite Stufe (10) weiters eine Zeitgeberstufe (170, 172) aufweist, um das vorgegebene Intervall zu errichten.
6. DRAM gemäß Anspruch 5, wobei er weiters einen Kondensator (172) aufweist, und wobei das vorgegebene Intervall durch die Entladung dieses Kondensators festgelegt wird.
7. DRAM gemäß Anspruch 1, wobei
ein erster Eingang (24; 208) der ersten Stufe (20) so geschaltet ist, um das externe Einschreib-Steuersignal (/WE) zu empfangen, wobei die erste Stufe in Abhängigkeit davon damit verbunden wird, um den Zustand des internen Einschreib- Steuersignals (GWE) von einem inaktiven Zustand zu einem aktiven Zustand zu ändern;
ein zweiter Eingang (12; 110) der zweiten Stufe (10) so geschaltet ist, um das aktive Einschreibintervall-Signal (WTCY) zu empfangen, das ein aktives Einschreibintervall kennzeichnet, wobei die zweite Stufe auf den aktiven Zustand des internen Einschreib-Steuersignals (GWE) anspricht, um das externe Einschreib-Steuersignal (/WE) während eines vorgegebenen Zeitintervalls daran zu hindern, dass es das interne Einschreib-Steuersignal (GWE) zum inaktiven Zustand ändert;
ein erster Ausgang (22) das interne Einschreib-Steuersignal (GWE) liefert, wobei das interne Einschreib-Steuersignal (GWE) im vorgegebenen Zeitintervall aktiv ist; und
ein zweiter Ausgang (19) das Adressen-Verriegelungssignal (/SCDELAY) liefert, wobei der zweite Ausgang mit der Adressenverriegelung (28) verbunden ist, um die Adresse in der Adressenverriegelung (28) im vorgegebenen Zeitintervall aufrechtzuerhalten.
8. DRAM gemäß Anspruch 7, der weiters einen dritten Eingang (14) aufweist, um das Reihenadressen-Taktsignal (/RAS) zu empfangen, wobei die zweite Stufe (10) auf das Reihenadressen- Taktsignal (/RAS) anspricht, um das interne Einschreib- Steuersignal (GWE) zurückzusetzen.
9. DRAM gemäß Anspruch 7, wobei die zweite Stufe (10) weiters eine Zeitgeberstufe (170, 172) aufweist, die auf das Reihenadressen-Taktsignal (/RAS) anspricht, um das vorgegebene Zeitintervall zu errichten.
10. DRAM gemäß Anspruch 9, wobei die Zeitgeberstufe (170, 172) einen Kondensator (172) aufweist, und wobei das vorgegebene Zeitintervall durch die Entladung dieses Kondensators (172) festgelegt wird.
11. DRAM gemäß Anspruch 8, der weiters einen vierten Eingang der ersten Stufe (20) aufweist, um ein Spaltenadressen- Taktsignal (/CAS) zu empfangen, wobei das interne Einschreib- Steuersignal (GWE) in Abhängigkeit vom externen Einschreib- Steuersignal (/WE), dem Reihenadressen-Taktsignal (/RAS) und dem Spaltenadressen-Taktsignal (/CAS) erzeugt wird.
12. Verfahren, um die Einschreibzeit in einen DRAM zu verlängern, der für einen statischen Spaltenbetrieb ausgelegt ist, so dass die gültige Einschreibzeit länger als der aktive Zustand eines externen Einschreib-Steuersignals (/WE) ist, das an den DRAM angelegt wird, wobei das Verfahren folgende Schritte enthält:
Empfangen der Einschreib-Steuersignale (/WE, /RAS, /CAS);
Erzeugen eines internen Einschreib-Steuersignals (GWE), das sich aufgrund des zeitlichen Verlaufs der Einschreib- Steuersignale in einen aktiven Zustand ändert;
im statischen Spaltenbetrieb Aufrechterhalten des internen Einschreib-Steuersignals (GWE) im aktiven Zustand für ein vorgegebenes Intervall ungeachtet einer Zustandsänderung während des vorgegebenen Intervalls in den Steuersignalen (/WE oder /CAS), auf denen die Änderung zu einem aktiven Zustand des internen Einschreibsignals beruht hat, wenn nicht ein Reihenadressen-Taktsignal (/RAS), das an den DRAM gelegt wird, auf seinen inaktiven Pegel umgeschaltet wurde; und
Aufrechterhalten einer Adresse in einer Adressenverriegelung (28) innerhalb des DRAM während des vorgegebenen Intervalls.
13. Verfahren gemäß Anspruch 12, wobei der Schritt zum Empfangen der Einschreib-Steuersignale den Empfang eines externen Einschreib-Steuersignals (/WE), eines Reihenadressen- Taktsignals (/RAS) und eines Spaltenadressen-Taktsignals (/CAS) aufweist.
14. Verfahren gemäß Anspruch 12, wobei der Schritt zum Erzeugen des internen Einschreib-Steuersignals (GWE) die Verarbeitung der Einschreib-Steuersignale aufweist.
15. Verfahren gemäß Anspruch 12, wobei der Schritt, um das interne Einschreib-Steuersignal (GWE) für ein vorgegebenes Intervall im aktiven Zustand aufrechtzuerhalten, das Entkoppeln des Einschreib-Steuersignals und des Spaltenadressen-Signals sowie das Verriegeln des internen Einschreib- Steuersignals (GWE) für ein vorgegebenes Intervall aufweist.
16. Verfahren gemäß Anspruch 15, wobei der Schritt, um das interne Einschreib-Steuersignal (GWE) im aktiven Zustand aufrechtzuerhalten, weiters das Erzeugen eines ersten Verzögerungssignals aufweist, wobei das erste Verzögerungssignal das vorgegebene Intervall festlegt.
17. Verfahren gemäß Anspruch 16, wobei das vorgegebene Intervall durch die Entladung eines Kondensators (172) errichtet wird.
18. Verfahren gemäß Anspruch 12, wobei der Schritt, um die Adresse in einem DRAM aufrechtzuerhalten, das Erzeugen eines Verzögerungssignals und das Anlegen des Verzögerungssignals an die Adressenverriegelung (28) in diesem DRAM aufweist.
19. Verfahren gemäß Anspruch 12, wobei das Verfahren aufweist:
Bearbeiten von einem oder mehreren Steuersignalen längs eines Schaltkreiszweigs, um den aktiven Zustand des internen Einschreib-Steuersignals (GWE) zu erzeugen; und
Sperren des Schaltkreiszweigs nach dem Eintreten des internen Einschreib-Steuersignals (GWE) in den aktiven Zustand, so dass eine Zustandsänderung in einem oder mehreren Steuersignalen nicht direkt einen Übergang des internen Einschreib-Steuersignals (GWE) vom aktiven Zustand in einen inaktiven Zustand hervorruft.
20. Verfahren gemäß Anspruch 12, wobei das Verfahren weiters die Feststellung aufweist, ob der DRAM in einem schnellen Seitenbetrieb oder in einem statischen Spaltenbetrieb betrieben wird, und dann,
wenn er im schnellen Seitenbetrieb arbeitet, Verändern des Zustands des internen Einschreib-Steuersignals (GWE) aufgrund des zeitlichen Ablaufs von einem oder mehreren Steuersignalen, die dazu verwendet werden, um den zeitlichen Ablauf eines inaktiven auf einen aktiven Übergang festzulegen, aber dann, wenn er im statischen Spaltenbetrieb arbeitet, Verwenden einer Zeitgeberstufe (170, 172), um den zeitlichen Ablauf eines aktiven zu einem inaktiven Übergang des internen Einschreib-Steuersignals (GWE) festzulegen.
21. Verfahren gemäß Anspruch 12, wobei das Verfahren weiters das Erzeugen eines Haltesignals sowie das Festlegen des zeitlichen Ablaufs eines Übergangs vom aktiven in einen inaktiven Zustand des internen Einschreib-Steuersignals (GWE) aufgrund des Haltesignals aufweist.
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