DE69327125T2

DE69327125T2 - Halbleiterspeicher

Info

Publication number: DE69327125T2
Application number: DE69327125T
Authority: DE
Inventors: Yasuhiro Hotta
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-03-12
Filing date: 1993-03-12
Publication date: 2000-04-20
Anticipated expiration: 2013-03-13
Also published as: DE69327125D1; EP0560623A2; EP0560623A3; EP0560623B1; US5402387A

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die Erfindung betrifft einen Halbleiterspeicher, der einen schnellen und stabilen Datenlesevorgang ausführen kann.

2. Beschreibung der einschlägigen Technik

Da die Herstelltechniken für Halbleiter in jüngerer Zeit stark verbessert wurden, wurden Halbleiterspeicher dichter integriert, und sie verfügen über größere Speicherkapazität. Jedoch benötigt ein Halbleiterspeicher mit größerer Speicherkapazität mehr Zeit zum Lesen von in ihm gespeicherter Information. Es ist erforderlich, die Verzögerungszeit des Eingabe/Ausgabe-Teils des Halbleiterspeichers zu verkürzen, um Hochgeschwindigkeitsbetrieb zu realisieren.
Fig. 13 zeigt eine typische Schaltungsstruktur eines herkömmlichen Halbleiterspeichers 1300.
Ein über einen Bus oder dergleichen eingegebenes Adressensignal wird einem X-Decodierer 1302 und einem Y-Decodierer 1303 über eine Adresseneingabepufferschaltung 1301 zugeführt, um einen speziellen Datenwert in einem Speicherzellenarray 1304 zu spezifizieren. Der durch das Adressensignal spezifizierte Datenwert im Speicherzellenarray 1304 wird durch einen Leseverstärker 1305 gelesen und über eine Ausgangspufferschaltung 1306 nach außen ausgegeben.
Das über die Adresseneingangspufferschaltung 1301 eingegebene Adressensignal wird auch einer Adresseneingangserfassungsschaltung 1307 zugeführt. Beim Erkennen einer Änderung des eingegebenen Adressensignals setzt die Adresseneingangserkennungsschaltung 1307 eine Zeitsteuerungssignal-Erzeugungsschaltung 1308 auf Grundlage der zeitlichen Steuerung zum Erkennen der Änderung in Betrieb. Die Zeitsteuerungssignal-Erzeugungsschaltung 1308 erzeugt Steuerungssignale wie ein Vorabladesignal φ1 und ein Ausgangspuffer-Stoppsignal Das Vorabladesignal φ1 sorgt für ein Vorabladen von Bitleitungen (nicht dargestellt) des Speicherzellenarrays 1304 vor dem Lesen von Daten. Das Ausgangspuffer-Stoppsignal φ2 beendet den Betrieb der Ausgangspufferschaltung 1306 während einer vorbestimmten Zeitperiode, in der der Leseverstärker 1305 einen Datenwert im Speicherzellenarray 1304 liest.
Über eine Ausgabefreigabe-Eingangspufferschaltung 1309 wird ein Ausgabefreigabesignal in eine Ausgangspuffer-Steuerungsschaltung 1310 eingegeben. Das Ausgabefreigabesignal steuert die Ausgangspufferschaltung 1306 von außen. Die Ausgangspuffer-Steuerungsschaltung 1310 gibt ein Ausgangspuffer-Betriebssignal aus, das nicht-aktiv wird, wenn das Ausgabefreigabesignal nicht-aktiv wird, oder wenn das Ausgangspuffer-Stoppsignal φ2 aktiv wird. Wenn das Ausgangspuffer-Betriebssignal aktiv ist, gibt die Ausgangspufferschaltung 1306 den durch den Leseverstärker 1305 gelesenen Datenwert nach außen aus. Wenn das Ausgangspuffer-Betriebssignal nicht-aktiv ist, beendet die Ausgangspufferschaltung 1306 das Ausgeben der Daten.
Die Fig. 14 und 15 zeigen Signalverläufe jedes im Halbleiterspeicher 1300 verwendeten Signals. Der Betrieb des Halbleiterspeichers 1300 wird nun unter Bezugnahme auf die Fig. 14 und 15 beschrieben.
Eine Änderung des Adressensignals bewirkt Änderungen von Ausgangssignalen ai und aj, die durch die Adresseneingangspufferschaltung 1301 ausgegeben werden. Auf Änderungen der Ausgangssignale ai und aj hin beginnen der X-Decodierer 1302 und der Y-Decodierer 1303 zu arbeiten, und die Adresseneingangserkennungsschaltung 1307 versetzt die Zeitsteuerungsignal-Erzeugungsschaltung 1308 in Betrieb. Ein Übergang von niedrig auf hoch (ein Übergang auf den aktiven Zustand) des Vorabladesignals φ&sub1; führt zu einem Vorabladen der Bitleitungen (nicht dargestellt) des Speicherzellenarrays 1304. Dann liest der Leseverstärker 1305 Daten aus dem Speicherzellenarray 1304. Das Ausgangspuffer-Stoppsignal φ2 befindet sich während einer vorbestimmten Zeitperiode auf hohem Pegel (aktiv), was dazu führt, dass das Ausgangspuffer-Betriebssignal während der vorbestimmten Periode auf hohem Pegel (nichtaktiv) gehalten wird. Wenn dann das Ausgangspuffer-Stoppsignal φ2 einen Übergang von hoch auf niedrig durchläuft (nicht-aktiv wird), durchläuft das Ausgangspuffer-Betriebssignal einen Übergang von hoch auf niedrig (es wird aktiv). Im Ergebnis beginnt die Ausgangspufferschaltung 1306 mit dem Ausgeben der durch den Leseverstärker 1305 gelesenen Daten.
Ein Übergang des Ausgabefreigabesignals von hoch auf niedrig (Übergang auf den aktiven Zustand) bewirkt einen Übergang des Ausgangspuffer-Betriebssignals von hoch auf niedrig (einen Übergang auf den aktiven Zustand), wie es in Fig. 15 dargestellt ist. Im Ergebnis beginnt die Ausgangspufferschaltung 1306 mit dem Ausgeben der durch den Leseverstärker 1305 gelesenen Daten.
Sowohl die Adresseneingangspufferschaltung 1301 als auch die Ausgabefreigabe-Eingangspufferschaltung 1309 besteht aus einer CMOS-Inverterschaltung, wie es in Fig. 16 dargestellt ist. Eine invertierte Spannung VINV (Fig. 17) der CMOS-In verterschaltung kann dadurch eingestellt werden, dass jeweilige Schaltungsparameter eines PMO5-Transistors und eines NMOS-Transistors in der CMOS-Inverterschaltung ausgewählt werden. Wenn z. B. die CMOS-Inverterschaltung einen TTL-Ausgangspegel empfängt, wird die invertierte Spannung VINV so eingestellt, dass ein Ausgangssignal VOUT einen Übergang von niedrig auf hoch durchläuft, wenn ein Eingangssignal VIN kleiner als 0,8 V (VIL) ist, und dass das Ausgangssignal VOUT einen Übergang von hoch auf niedrig durchläuft, wenn das Eingangssignal VIN höher als 2,2 V (VIH) ist, wie es in Fig. 17 dargestellt ist.
Fig. 18 zeigt die Abhängigkeit der invertierten Spannung VINV von einer Versorgungsspannung VCC. Wie es in der Fig. 18 dargestellt ist, steigt die invertierte Spannung VINV an, wenn die Versorgungsspannung VCC ansteigt. Im Ergebnis wird die Differenz zwischen der Spannung VIH und der invertierten Spannung VINV (VIH - VINV) um so kleiner, je höher die Versorgungsspannung VCC wird. So ist es schwierig, eine Störsignaltoleranz ausreichender Größe zu gewährleisten. Wenn die Störsignaltoleranz eine derartig kleine Größe aufweist und ein internes Massepotential GND instabil wird, können Pegel von Eingangssignalen fehlerhaft beurteilt werden.
Wenn z. B. die Ausgangspufferschaltung 1306 zu arbeiten beginnt, tritt vorübergehend ein größer Strom auf, was das interne Massepotential GND vorübergehend instabil macht. Ein derartiger vorübergehender Zustand des internen Massepotentials GND kann Änderungen der Pegel der von der Adresseneingangspufferschaltung 1301 ausgegebenen Ausgangssignale Ai und Aj bewirken. In einem derartigen Fall führt die Adresseneingangserkennungsschaltung 1307 eine fehlerhafte Beurteilung dieser Änderung als Änderung im Adressensignal aus. Im Ergebnis wird der Datenlesevorgang fehlerhaft ausgeführt, wie es in den Fig. 14 und 15 durch gestrichelte Linien dar gestellt ist.
Um die oben genannte Fehlfunktion zu vermeiden, wird in einem herkömmlichen Halbleiterspeicher das Ansteuerungsvermögen der Ausgangspufferschaltung 1306 begrenzt, um den momentanen Strom zu minimieren, und die Ansprecheigenschaften der Adresseneingangspufferschaltung 1301 sind beeinträchtigt. So wird eine Änderung des Adressensignals selbst dann nicht fehlerhaft erkannt, wenn das interne Massepotential GND ziemlich instabil wird. Demgemäß besteht beim herkömmlichen Halbleiterspeicher das Problem, dass Hochgeschwindigkeitsbetrieb geopfert werden muss, um stabilen Betrieb zu erzielen.
US 4,879,681 offenbart einen Halbleiterspeicher mit einer Eingangsschaltung und einer Ausgangsschaltung. Um fehlerhaften Betrieb der Eingangsschaltung durch Störsignale zu verhindern, wie sie bei einer Änderung des Ausgangssignal der Ausgangsschaltung entstehen, wird die Schwellenspannung der Eingangsschaltung geändert.
EP-A-0 473 127 betrifft eine Datenverzögerungsschaltung, die in einer Datenausleseschaltung eines Halbleiterspeichers verwendet wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Durch die Erfindung ist ein Halbleiterspeicher geschaffen, wie er im Anspruch 1 dargelegt ist.
Durch die Erfindung ist auch ein Halbleiterspeicher geschaffen, wie er im Anspruch 6 dargelegt ist.
Bevorzugte Merkmale der Erfindung sind in den abhängigen Ansprüchen dargelegt.
Die hier beschriebene Erfindung ermöglicht den Vorteil des Bereitstellens eines Halbleiterspeichers mit schnellem und stabilem Betrieb durch Ändern der Ansprechcharakteristik einer Eingangspufferschaltung zu Beginn des Betriebs derselben.
Diese und andere Vorteile der Erfindung werden dem Fachmann beim Lesen und Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Figuren ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt eine Struktur für einen Halbleiterspeicher als erstes Beispiel.
Fig. 2 zeigt einen Signalverlauf für jedes im Halbleiterspeicher der Fig. 1 verwendete Signal.
Fig. 3 zeigt eine Schaltungsstruktur für eine im Halbleiterspeicher der Fig. 1 verwendete Eingangspufferschaltung.
Fig. 4 zeigt eine andere Schaltungsstruktur für die im Halbleiterspeicher der Fig. 1 verwendeten Eingangspufferschaltung.
Fig. 5A zeigt noch eine andere Schaltungsstruktur für die im Halbleiterspeicher der Fig. 1 verwendete Eingangspufferschaltung.
Fig. 5B zeigt eine Schaltungsstruktur für eine Versorgungsspannungserkennungsschaltung, die in einem Halbleiterspeicher als Beispiel der Erfindung verwendet ist.
Fig. 6 zeigt die verbesserte Abhängigkeit der invertierten Spannung einer beim zweiten Beispiel der Erfindung verwendeten Eingangspufferschaltung von der Versorgungsspannung.
Fig. 7 zeigt eine Struktur eines Halbleiterspeichers als Beispiel der Erfindung.
Fig. 8 zeigt ein Beispiel einer Schaltungsstruktur einer beim Halbleiterspeicher der Fig. 7 verwendeten Adressenpufferschaltung.
Fig. 9 zeigt ein Beispiel einer Schaltungsstruktur einer beim Halbleiterspeicher der Fig. 7 verwendeten Ausgabefreigabe-Eingangspufferschaltung.
Fig. 10 und 11 zeigen jeweils einen Signalverlauf für jedes im Halbleiterspeicher der Fig. 7 verwendete Signal.
Fig. 12 zeigt eine andere Schaltungsstruktur der beim Halbleiterspeicher der Fig. 7 verwendeten Eingangspufferschaltung.
Fig. 13 zeigt eine typische Schaltungsstruktur eines herkömmlichen Halbleiterspeichers.
Fig. 14 und 15 zeigen jeweils einen Signalverlauf für jedes im herkömmlichen Halbleiterspeicher der Fig. 13 verwendete Signal.
Fig. 16 zeigt eine CMOS-Inverterschaltung, die in einer Adresseneingangspufferschaltung und einer Ausgabefreigabe- Eingangspufferschaltung des herkömmlichen Halbleiterspeichers von Fig. 13 verwendet ist.
Fig. 17 zeigt die Beziehung zwischen einem Eingangssignal und einem Ausgangssignal beim CMOS-Inverter der Fig. 16.
Fig. 18 zeigt die Abhängigkeit einer invertierten Spannung von der Versorgungsspannung beim CMOS-Inverter der Fig. 16.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Nun wird die Erfindung mittels Beispielen beschrieben.

Beispiel 1

Fig. 1 zeigt eine Struktur eines Halbleiterspeichers 1. Eine Eingangspufferschaltung 110 empfängt ein Adressensignal mit einer Amplitude auf einem Schnittstellenpegel, und sie gibt Ausgangssignale Ai und Aj jeweils mit einer Amplitude auf dem Pegel einer internen Logik entsprechend dem Adressensignal aus. Die Eingangspufferschaltung 110 empfängt auch ein unten beschriebenes Signal φ&sub0;, und sie ändert ihre eigene Ansprechcharakteristik auf das Signal φ0 hin. Das Ausgangssignal Ai wird an einen X-Decodierer 102 und eine Erkennungsschaltung 107 geliefert, und das Ausgangssignal Aj wird an einen Y-Decodierer 103 und die Erkennungsschaltung 107 geliefert. Der X-Decodierer 102 und der Y-Decodierer 103 werden auf Änderungen der Ausgangssignale Ai und Aj hin betrieben. Die Erkennungsschaltung 107 erzeugt ein Erkennungssignal, wenn sie eine Änderung in den Ausgangssignalen Ai und Aj erkennt. Eine Zeitsteuerungssignal-Erzeugungsschaltung 111 steuert einen schnellen Lesebetrieb oder einen stabilen Betrieb von Speicherzellen. Die Zeitsteuersignal-Erzeugungsschaltung 111 erzeugt entsprechend dem durch die Erkennungsschaltung 107 erzeugten Erkennungssignal Impulssignale, die dazu erforderlich sind, Daten aus einem Speicherzellenarray 106 auszulesen. Z. B. erzeugt die Zeitsteuersignal-Erzeugungsschaltung 111 ein Vorabladesignal φ1 für Vorablade-Bitleitungen (nicht dargestellt) sowie ein Signal φ2 zum Deaktivieren einer Ausgangspufferschaltung 105 während eines internen Lesevorgangs. Die Zeitsteuersignal-Erzeugungsschaltung 111 erzeugt ferner neben den Signalen φ1 und φ&sub2; das Signal φ&sub0; zum Ändern der Ansprechcharakteristik der Eingangspufferschaltung 110.
Fig. 2 zeigt den Signalverlauf für jedes im Halbleiterspeicher 1 verwendete Signal. Nun wird der Betrieb des Halbleiterspeicher 1 unter Bezugnahme auf die Fig. 2 beschrieben. Der X-Decodierer 102 und der Y-Decodierer 103 starten ihren Betrieb auf Übergänge der von der Eingangspufferschaltung 110 ausgebenen Adressensignale Ai und Aj hin. Der X-Decodierer 102 und der Y-Decodierer 103 wählen mindestens eine Speicherzelle unter einer Vielzahl von im Speicherzellenarray 106 enthaltenen Speicherzellen entsprechend den Adressensignalen Ai und Aj aus. Die Zeitsteuersignal-Erzeugungsschaltung 111 gibt die Signale φ&sub0;, φ&sub1; und φ&sub2; entsprechend dem Ausgangssignal der Erkennungsschaltung 107 aus.
Das Signal φ&sub2; wird an die Ausgangspufferschaltung 105 geliefert. Wenn sich das Signal φ&sub2; auf hohem Pegel befindet, wird die Ausgangspufferschaltung 105 im deaktivierten Zustand gehalten, und wenn sich das Signal φ&sub2; auf niedrigem Pegel befindet, wird die Ausgangspufferschaltung 105 in einem aktivierten Zustand gehalten. Das Signal φ&sub2; wird nur während einer vorbestimmten Periode T auf hohem Pegel gehalten, die dazu erforderlich ist, aus den Speicherzellen gelesene Daten nach dem Übergang der Adressensignale Ai und Aj zu fixieren. Im Ergebnis wird die Ausgangspufferschaltung 105 während der Periode T deaktiviert gehalten. Das Signal φ&sub2; erfährt nach Ablauf der vorbestimmten Periode T einen Übergang von hoch auf niedrig, was zu einer Aktivierung der Ausgangspufferschaltung 105 und zu einem Ausgeben der aus den Speicherzellen ausgelesenen Daten über die Ausgangspufferschaltung 105 führt.
Das Signal φ&sub0; wird als Signal zum Ändern der Ansprechcharakteristik der Eingangspufferschaltung 110 an diese geliefert. Das Signal % erfährt unmittelbar vor dem Ende der vorbestimmten Periode T des Signals φ2 einen Übergang von niedrig auf hoch, und es wird dann während einer vorbestimmten Periode T auf hohem Pegel gehalten. Die Länge der Periode T wird so bestimmt, dass die Amplitude eines vorübergehenden Störsignals vom internen Massepotential GND so verringert ist, dass sie innerhalb der Periode T ausreichend klein ist. Der Zeitpunkt für den Übergang des Signals φ&sub0; von niedrig auf hoch wird abhängig von verschiedenen Bedingungen wie den Eigenschaften anderer interner Schaltungen bestimmt. Z. B. kann die Länge der Periode T unter speziellen Bedingungen auf 15 bis 20 ns eingestellt werden, und der Zeitpunkt des Übergangs des Signals φ&sub0; von niedrig auf hoch kann um 0 bis 5 ns früher liegen als der Zeitpunkt des Übergangs des Signals φ&sub2; von hoch auf niedrig.
Fig. 3 zeigt eine Schaltungsstruktur der Eingangspufferschaltung 110. Diese Eingangspufferschaltung 110 verfügt über PMOS-Transistoren QP1 und QP2 zusätzlich zu den Schaltungskomponenten der in Fig. 16 dargestellten herkömmlichen CMOS-Inverterschaltung. Die PMOS-Transistoren QP1 und QP2 sind mit ihren Sources mit einer Spannungsquelle VCC verbunden, und sie sind mit ihren Drains jeweils mit der Source des PMOS-Transistors QP verbunden. Das Signal φ&sub0; wird dem Gate des PMOS-Transistors QP1 zugeführt. Das Gate des PMOS- Transistors QP2 ist geerdet.
Ein Übergang des Signals φ&sub0; von niedrig auf hoch schaltet den PMOS-Transistor QP1 aus. Im Ergebnis wird die durch den PMOS-Transistor QP2 abgesenkte Spannung als Versorgungsspannung an den PMOS-Transistor QP geliefert. Demgemäß kann, während sich das Signal φ&sub0; auf hohem Pegel befindet, die in vertierte Spannung VINV der Eingangspufferschaltung 110 zeitweilig abgesenkt werden, um dadurch die Störsignaltoleranz zu erweitern. Im Ergebnis werden, wie es in Fig. 2 dargestellt ist, die von der Eingangspufferschaltung 110 ausgegebenen Signale Ai und selbst dann nicht fehlerhaft invertiert, wenn das interne Massepotential GND durch den Betrieb der Ausgangspufferschaltung 105 destabilisiert ist. Demgemäß ist es möglich, die Eingangspufferschaltung 110 gegenüber vorübergehenden Störsignalen vom internen Massepotential GND dadurch stabil zu halten, dass die Ansprechcharakteristik der Eingangspufferschaltung 110 auf das Signal hin zeitweilig abgesenkt wird.
Fig. 4 zeigt eine andere Schaltungsstruktur für die Eingangspufferschaltung 110. Die Eingangspufferschaltung 110 verfügt über einen PMOS-Transistor QP und einen NMOS-Transistor QN, die eine erste CMOS-Struktur bilden, einen PMOS- Transistor QP2, der mit einer Versorgungsspannung VCC und der Source des PMOS-Transistors QP verbunden ist, einen NMOS-Transistor QN2, der mit der Source des NMOS-Transistors QN verbunden ist und geerdet ist, einen PMOS-Transistor QP und einen NMOS-Transistor QN, die parallel zur ersten CMOS- Struktur geschaltet sind und eine zweite CMOS-Struktur bilden, einen PMOS-Transistor TP, der mit der Versorgungsspannung VCC und der Source des PMOS-Transistors QP verbunden ist, und einen NMOS-Transistor TN, der mit der Source des NMOS-Transistors QN verbunden ist und geerdet ist. Das Gate des PMOS-Transistors QP2 ist geerdet. Das Gate des NMOS- Transistors QN2 ist mit der Versorgungsspannung Vcc verbunden. Das Signal φ&sub0; wird an das Gate des PMOS-Transistors Tp geliefert. Ein durch Invertieren des Signals φ&sub0; durch einen Inverter 412 erhaltenes Signal wird an das Gate des NMOS- Transistors TN geliefert.
Das Signal φ&sub0; wird zum Zeitpunkt, wie er in Fig. 2 darge stellt ist, an die Eingangspufferschaltung 110 gelegt. Im Ergebnis kann auch bei der in Fig. 4 dargestellten Schaltungsstruktur die Ansprechgeschwindigkeit der Eingangspufferschaltung 110 zeitweilig abgesenkt werden, während sich das Signal φ&sub0; auf hohem Pegel befindet. Demgemäß ist es möglich, die Eingangspufferschaltung 110 gegen vorübergehende Störsignale des internen Massepotentials GND stabil zu halten.
Wie oben beschrieben, kann gemäß diesem Beispiel die Störsignaltoleranz der Eingangspufferschaltung dadurch erweitert werden, dass die Ansprechcharakteristik der Eingangspufferschaltung unter Verwendung eines Zeitsteuerungssignal geändert wird. Demgemäß kann ein erfindungsgemäßer Halbleiterspeicher schnellen und stabilen Betrieb selbst dann erzielen, wenn er über große Kapazität verfügt.

Beispiel 2

Fig. 5A zeigt eine andere Schaltungsstruktur für die Eingangspufferschaltung 110 der Fig. 3. Die Eingangspufferschaltung 500 der Fig. 5A unterscheidet sich von der Eingangspufferschaltung 110 der Fig. 3 dadurch, dass ein durch eine Versorgungsspannungs-Erkennungsschaltung ausgegebenes Versorgungsspannungs-Erkennungssignal VCCh an das Gate des in Fig. 5A dargestellten PMOS-Transistors QP1 geliefert wird, während das Zeitsteuerungssignal φ&sub0; an das Gate des in Fig. 3 dargestellten PMOS-Transistors QP1 geliefert wird. Die anderen Komponenten in der Eingangspufferschaltung 500 der Fig. 5A sind identisch mit denen in der Eingangspufferschaltung 110 der Fig. 3.
Der Halbleiterspeicher dieses Beispiels verfügt ferner über eine Versorgungsspannungs-Erkennungsschaltung 510, zusätzlich zu den Schaltungskomponenten des in Fig. 1 dargestell ten Halbleiterspeichers 1.
Fig. 5B zeigt ein Beispiel der Schaltungsstruktur der Versorgungsspannungs-Erkennungsschaltung 510. Diese Versorgungsspannungs-Erkennungsschaltung 510 verfügt über eine mit einer Versorgungsspannung Vcc verbundene Last 501, mehrere mit der Last 501 über einen Knoten A verbundene MOS-Transistoren 502 sowie einen mit dem Knoten A verbundenen Inverter 504. Die mehreren MOS-Transistoren 502 sind mittels einer Diode miteinander verbunden. Genauer gesagt, ist jedes Gate der mehreren MOS-Transistoren 502 mit seinem eigenen Drain sowie der Source des benachbarten MOS-Transistors verbunden. Ein MCS-Transistor an einem Ende der mehreren MOS-Transistoren 502 ist mit dem Knoten A verbunden, und der andere MOS- Transistor am anderen Ende ist geerdet. Gemäß der oben genannten Schaltung wird das Versorgungsspannungs-Erkennungssignal VCCh als Ausgangssignal des Inverters 504 erzeugt.
Das Versorgungsspannungs-Erkennungssignal VCCh befindet sich dann auf niedrigem Pegel, wenn die Versorgungsspannung VCC niedriger als eine vorbestimmte Spannung Va ist, und es befindet sich auf hohem Pegel, wenn die Versorgungsspannung VCC höher als die vorbestimmte Spannung Va ist. Die Spannung wird so eingestellt, dass sich die invertierte Spannung VINV ungefährt in der Mitte zwischen dem Eingangssignal Vih hohen Pegels und dem Eingangssignal Vil niedrigen Pegels befindet. Eine derartige Spannung Va kann durch geeignetes Spezifizieren einer Teilspannung der Spannungsversorgungs- Erkennungsschaltung 510 erhalten werden.
Als nächstes werden die Funktionen der Eingangspufferschaltung 500 der Fig. 5A sowie der Versorgungsspannungs-Erkennungsschaltung 510 der Fig. 5B beschrieben.
Wenn die Versorgungsspannung Vcc niedriger als die Spannung Va ist, sind alle in der Fig. 5B dargestellten MOS-Transistoren 502 ausgeschaltet, was zu einer Erhöhung des Potentials am Knoten A führt. Da dieses Potential durch den Inverter 504 invertiert wird, befindet sich das von der Versorgungsspannung-Erkennungsschaltung 510 ausgegebene Versorgungsspannungs-Erkennungssignal VCCh auf niedrigem Pegel. Im Ergebnis befindet sich das an das Gate eines PMOS-Transistors QP1 gelieferte Versorgungsspannungs-Erkennungssignal VCCh auf niedrigem Pegel, um den PMOS-Transistor QP1 in den EIN-Zustand zu versetzen. So wird ein durch diesen PMOS- Transistor QP1 fließender Strom IP an den PMOS-Transistor QP geliefert. Die invertierte Spannung VINV der Eingangspufferschaltung 500 wird durch den NMOS-Transistor QN und die PMOS-Transistoren QP, QP1 und QP2 bestimmt.
Wenn die Versorgungsspannung VCC über die Spannung Va steigt, werden alle in der Fig. 5B dargestellten MOS-Transistoren 502 eingeschaltet. Im Ergebnis erfährt das von der Versorgungsspannungs-Erkennungsschaltung 510 ausgegebene Versorgungsspannungs-Erkennungssignal VCCh einen Übergang von niedrig auf hoch. Demgemäß wird, da nämlich das an das Gate des in Fig. 5A dargestellten PMOS-Transistors QP1 gelieferte Versorgungsspannungs-Erkennungssignal VCCh einen Übergang von niedrig auf hoch erfährt, der PMOS-Transistor QP1 in den AUS-Zustand versetzt, und der zum PMOS-Transistor QP fließende Strom Ip ist niedriger als dann, wenn sich das Versorgungsspannungs-Erkennungssignal VCCh auf niedrigem Pegel befindet. Die invertierte Spannung VINV der Eingangspufferschaltung 500 ist durch den NMOS-Transistor QN und die PMOS-Transistoren QP und QP2 bestimmt.
Fig. 6 zeigt die verbesserte Abhängigkeit der invertierten Spannung VINV der Eingangspufferschaltung 500 von der Versorgungsspannung VCC. Wie es in der Fig. 6 dargestellt ist, wird die invertierte Spannung VINV der Eingangspufferschal tung 500 nach unten verschoben, wenn die Versorgungsspannung höher als die Spannung Va ist. Daher ist, wenn die Versorgungsspannung Vcc höher als die Spannung Va ist, die invertierte Spannung VINV der Eingangspufferschaltung 500 niedriger als diejenige der herkömmlichen Eingangspufferschaltung. Auch dies führt zu einer Unterdrückung von Energieverlusten.
Gemäß dem Halbleiterspeicher dieses Beispiels kann die invertierte Spannung VINV der Eingangspufferschaltung niedriger als diejenige der herkömmlichen Eingangspufferschaltung sein, wenn die Versorgungsspannung Vcc höher als eine vorbestimmte Spannung ist. Daher können die Toleranz der Eingangsspannung hinsichtlich der Versorgungsspannung und die Störsignaltoleranz erweitert sein. Im Ergebnis besteht weniger Beschränkung für das Design einer integrierten Schaltung und auch den Anschluss an Peripherieschaltungen, um dadurch das Design eines elektronischen Geräts zu erleichtern. Darüber hinaus kann jeder Stromverlust in der Eingangspufferschaltung unterdrückt werden.

Beispiel 3

Fig. 7 zeigt eine Struktur eines Halbleiterspeichers 3 als anderes Beispiel der Erfindung.
Eine Adresseneingangspufferschaltung 701 empfängt ein Adressensignal mit einer Amplitude auf Schnittstellenpegel, und sie verstärkt dieses zu Signalen Ai und Aj mit jeweils einer Amplitude auf dem Pegel einer internen Logikschaltung. Die Adresseneingangspufferschaltung 701 empfängt auch ein unten beschriebenes Signal φ&sub0;, und sie ändert ihre eigene Ansprechcharakteristik auf dieses Signal φ&sub0; hin. Zur Ansprechcharakteristik können z. B. eine Ansprecheigenschaft und die Ansprechgeschwindigkeit gehören. Die durch die Adressenein gangspufferschaltung 701 ausgegebenen Signale Ai und A~ werden an einen X-Decodierer 702 bzw. einen Y-Decodierer 703 geliefert, und sie werden dazu verwendet, einen speziellen Datenwert in einem Speicherzellenarray 704 zu spezifizieren. Der durch die Signale Ai und Aj spezifizierte Datenwert im Speicherzellenarray 704 wird durch einen Leseverstärker 705 gelesen und über eine Ausgangspufferschaltung 706 nach außen ausgegeben.
Die Signale Ai und A~ werden auch an eine Adresseneingangs- Erkennungsschaltung 707 geliefert. Diese Adresseneingangs- Erkennungsschaltung 707 erzeugt, nachdem sie einen Pegelübergang der Signale Ai und Aj erkannt hat, ein Erkennungssignal auf Grundlage des Zeitpunkts des Übergangs. Eine Zeitsteuerungssignal-Erzeugungsschaltung 708 startet ihren Betrieb auf das Erkennungssignal hin, und sie erzeugt dann Signale wie ein Vorabladesignal φ&sub1; und ein Ausgangspuffer- Stoppsignal φ&sub2;.
Eine Ausgabefreigabe-Eingangspufferschaltung 709 empfängt ein Ausgabefreigabesignal mit einer Amplitude auf einem Schnittstellenpegel, und sie verstärkt dieses zu einem Ausgabefreigabesignal mit einer Amplitude des Pegels einer internen Logikschaltung. Das Ausgabefreigabesignal wird über die Ausgabefreigabe-Eingangspufferschaltung 709 in eine Ausgangspuffer-Steuerungsschaltung 710 eingegeben. Das Ausgabefreigabesignal steuert die Ausgangspufferschaltung 706 von außen. Die Ausgabefreigabe-Eingangspufferschaltung 709 empfängt auch ein unten beschriebenes Signal φ&sub0;, und sie ändert ihre eigene Ansprechcharakteristik auf das Signal φ&sub0; hin. Die Ausgangspuffer-Steuerungsschaltung 710 ist eine Logikschaltung zum Empfangen des Ausgabefreigabesignals und des Signals φ&sub2; sowie zum Ausgeben von Ausgangspuffer-Betriebssignalen OE und . Wenn das Ausgabefreigabesignal nicht-aktiv ist, oder wenn das Ausgangspuffer-Stoppsignal φ&sub2; aktiv ist, ist das Ausgangspuffer-Betriebssignal nicht-aktiv, wohingegen es andernfalls aktiv ist. Die Ausgangspufferschaltung 706 empfängt das Ausgangspuffer-Betriebssignal . Wenn das Ausgangspuffer-Betriebssignal aktiv ist, gibt die Ausgangspufferschaltung 706 die durch den Leseverstärker 705 gelesenen Daten nach außen aus. Wenn das Ausgangspuffer-Betriebssignal nicht-aktiv ist, beendet die Ausgangspufferschaltung 706 die Ausgabe der Daten.
Das von der Ausgangspuffer-Steuerungsschaltung 710 ausgegebene Ausgangspuffer-Betriebssignal wird an eine Ausgabefreigabe-Eingangssignalerkennungsschaltung 711 geliefert. Diese Ausgabefreigabe-Eingangssignalerkennungsschaltung 710 erkennt einen Übergang des Ausgangspuffer-Betriebssignals auf aktiv, und sie erzeugt dann auf Grundlage des Zeitpunkts des Übergangs ein Erkennungssignal. Eine Zeitsteuerungssignal-Erzeugungsschaltung 712 startet ihren Betrieb auf das Erkennungssignal hin und erzeugt dann das Signal %. Dieses Signal φ&sub0; verbleibt während einer vorbestimmten Zeitperiode aktiv, wenn das Ausgangspuffer-Betriebssignal aktiv wird.
Die Zeitsteuerungssignal-Erzeugungsschaltung 712 kann ferner ein Signal von einer Versorgungsspannungs-Erkennungsschaltung 713 empfangen. Diese Versorgungsspannungs-Erkennungsschaltung 713 überwacht, ob die Versorgungsspannung niedriger als eine vorbestimmte Spannung ist oder nicht, und wenn sie eine Versorgungsspannung unter der vorbestimmten Spannung erkennt, erzeugt sie ein Erkennungssignal. Wenn die Zeitsteuerungssignal-Erzeugungsschaltung 712 das Erkennungssignal von der Versorgungsspannungs-Erkennungsschaltung 713 empfängt, macht sie das Signal % selbst dann nicht aktiv, wenn das Ausgangspuffer-Betriebssignal aktiv wird.
Das Signal % wird an die Adresseneingangspufferschaltung 701 und die Ausgabefreigabe-Eingangspufferschaltung 709 als Signal zum Ändern der jeweiligen Ansprechcharakteristik geliefert.
Die Fig. 8 und 9 zeigen Beispiele für Schaltungsstrukturen für die Adresseneingangspufferschaltung 701 bzw. die Ausgabefreigabe-Eingangspufferschaltung 709. Die Schaltungsstrukturen sind dieselben wie die in Fig. 3 dargestellten, mit der Ausnahme, dass Inverter 1e und 9e mit Drains von PMOS- Transistoren 1c bzw. 9c sowie NMOS-Transistoren 1d bzw. 9d, die CMOS-Strukturen bilden, verbunden sind.
Wenn das Signal φ&sub0; einen Übergang von niedrig auf hoch durchläuft (aktiv wird), werden die PMOS-Transistoren 1a und 9a in den AUS-Zustand versetzt. Im Ergebnis werden durch die PMOS-Transistoren 1b und 9b abgesenkte Spannungen als Versorgungsspannungen an die PMOS-Transistoren 1c bzw. 9c geliefert. Demgemäß kann die invertierte Spannung VINV der Adresseneingangspufferschaltung 701 und der Ausgabefreigabe- Eingangspufferschaltung 709 zeitweilig abgesenkt werden, während sich das Signal φ&sub0; auf hohem Pegel befindet (aktiv ist), um dadurch die Störsignaltoleranz zu erweitern.
Fig. 10 zeigt den Signalverlauf für jedes im Halbleiterspeicher 3 verwendete Signal. Nun wird der Betrieb des Halbleiterspeichers 3 unter Bezugnahme auf Fig. 10 beschrieben.
Wenn die Pegel der von der Adresseneingangspufferschaltung 701 ausgegebenen Signale Ai und Aj wechseln, beginnen der X- Decodierer 702 und der Y-Decodierer 703 auf die Änderung hin mit ihrem Betrieb. Der X-Decodierer 702 und der Y-Decodierer 703 wählen unter einer Vielzahl von im Speicherzellenarray 704 enthaltenen Speicherzellen entsprechend den Signalen Ai und Aj mindestens eine Speicherzelle aus. Die Zeitsteuerungssignal-Erzeugungsschaltung 708 ändert die Pegel des Vorabladesignals φ&sub1; und des Ausgangspuffer-Stoppsignals φ&sub2; auf Grundlage der jeweiligen Änderungen der Signale Ai und Aj. Wenn sich die Pegel der Signale Ai und Aj ändern, erfährt das Vorabladesignals φ&sub1; einen Übergang von niedrig auf hoch (es wird aktiv), was zu einem Vorabladen der Bitleitungen (nicht dargestellt) des Speicherzellenarrays 704 führt. Wenn der Pegel des Vorabladesignals φ&sub1; auf den niedrigen Pegel zurückgeführt wird (wenn es nicht-aktiv wird), liest der Leseverstärker 705 Daten aus der durch den X-Decodierer 702 und den Y-Decodierer 703 ausgewählten Speicherzelle. Darüber hinaus wird, wenn sich die Pegel der Signale Ai und Aj ändern, das Ausgangspuffer-Stoppsignal φ&sub2; während einer vorbestimmten Zeitperiode auf hohem Pegel (aktiv) gehalten. Im Ergebnis wird das Ausgangspuffer-Betriebssignal auf hohem Pegel (nicht-aktiv) gehalten, während sich das Ausgangspuffer-Stoppsignal φ&sub2; auf hohem Pegel (aktiv) befindet. Wenn der Pegel des Ausgangspuffer-Stoppsignals φ&sub2; auf den niedrigen Pegel zurückkehrt (nicht-aktiv wird), wird auch das Ausgangspuffer-Betriebssignal auf dem niedrigen Pegel gehalten. Im Ergebnis beginnt die Ausgangspufferschaltung 706 mit dem Ausgeben der durch den Leseverstärker 705 gelesenen Daten.
Wie es in Fig. 11 dargestellt ist, bewirkt ein Übergang des Ausgabefreigabesignals von hoch auf niedrig (Übergang auf aktiv) einen übergang des Ausgangspuffer-Betriebssignals von hoch auf niedrig (Übergang auf aktiv). Im Ergebnis beginnt die Ausgangspufferschaltung 706 mit dem Ausgeben der durch den Leseverstärker 705 gelesenen Daten.
In den Fig. 10 und 11 beginnt die Ausgangspufferschaltung 706 mit ihrem Betrieb, wenn das Ausgangspuffer-Betriebssignal einen Übergang von hoch auf niedrig durchläuft (aktiv wird). Dann durchläuft das Signal φ&sub0; einen Übergang von niedrig auf hoch (wird aktiv), und es wird während einer vorbestimmten Periode t auf hohem Pegel gehalten. Die Länge der Periode t ist so bestimmt, dass die Amplitude eines vorübergehenden Störsignals aus dem internen Massepotential GND so verringert ist, dass sie innerhalb der Periode t ausreichend klein ist. Der Zeitpunkt des übergangs des Signals von niedrig auf hoch wird abhängig von verschiedenen Bedingungen wie den Eigenschaften anderer interner Schaltungen bestimmt. Z. B. kann die Länge der Periode t unter speziellen Bedingungen auf 15 bis 20 ns eingestellt werden, und der Zeitpunkt des Übergangs des Signals φ&sub0; von niedrig auf hoch kann um 0 bis 5 ns früher liegen als der Zeitpunkt des Übergangs des Ausgangspuffer-Betriebssignals von hoch auf niedrig. So werden die Ansprechcharakteristik der Adresseneingangspufferschaltung 701 und der Ausgabefreigabe-Eingangspufferschaltung 709 während der vorbestimmten Zeitperiode abgesenkt, wie es oben angegeben ist. Im Ergebnis werden die von der Adresseneingangspufferschaltung 701 ausgegebenen Signale Ai und Aj sowie das von der Ausgabefreigabe- Eingangspufferschaltung 709 ausgegebene Signal selbst dann nicht fehlerhaft geändert, wenn das interne Massepotential GND mit dem Beginn des Betriebs der Ausgangspufferschaltung 706 zeitweilig instabil gemacht ist.
Auf diese Weise ist es gemäß diesem Beispiel möglich, die Adresseneingangspufferschaltung 701 und die Ausgabefreigabe- Eingangspufferschaltung 709 gegenüber einem vorübergehenden Störsignal des internen Massepotentials GND dadurch stabil zu halten, dass ihre Ansprecheigenschaften auf das Signal % hin vorübergehend abgesenkt werden. Auf diese Weise kann stabiler Betrieb eines Halbleiterspeichers selbst dann erzielt werden, wenn das Ansteuerungsvermögen der Ausgangspufferschaltung 706 verbessert ist oder die Ansprecheigenschaften der Adresseneingangspufferschaltung 701 und der Ausgabefreigabe-Eingangspufferschaltung 709 in der normalen Betriebsart verbessert sind.
Wenn die Versorgungsspannungs-Erkennungsschaltung 713 erkennt, dass die Versorgungsspannung niedriger als eine vorbestimmte Spannung ist, bewirkt die Zeitsteuerungssignal-Erzeugungsschaltung 712 selbst dann keinen Übergang des Signals φ&sub0; von niedrig auf hoch, wenn das Ausgangspuffer-Betriebssignal einen Übergang von hoch auf niedrig durchläuft. Der Grund ist der folgende: Wenn die Versorgungsspannung niedriger als eine vorbestimmte Spannung ist, werden die Störsignaltoleranzen der Adresseneingangspufferschaltung 701 und der Ausgabefreigabe-Eingangspufferschaltung 709 ausreichend groß. Daher besteht kein Erfordernis, die Ansprechcharakteristik zum Vermeiden einer Fehlfunktion zu beeinträchtigen.
Wie es in Fig. 12 dargestellt ist, können die Schaltungsstruktur der Adresseneingangspufferschaltung 701 und der Ausgabefreigabe-Eingangspufferschaltung 709, wie in den Fig. 8 und 9 dargestellt, eine Inverterschaltung 1201 und eine Inverterschaltung 1202 beinhalten, die durch das Signal gesteuert werden. Die Inverterschaltung 1202 ist parallel zur Inverterschaltung 1201 geschaltet. Wenn sich das Signal auf hohem Pegel befindet, ist die Ansprechgeschwindigkeit der Adresseneingangspufferschaltung 701 und der Ausgabefreigabe-Eingangspufferschaltung 709 zeitweilig beeinträchtigt. Diese Schaltungsstruktur ist identisch mit der in Fig. 4 dargestellten.
Wie oben beschrieben, ist es gemäß der Erfindung möglich, eine Fehlfunktion der Eingangspufferschaltung durch Beeinträchtigen der Ansprechcharakteristik derselben während einer vorbestimmten Zeitperiode ab dem Beginn des Betriebs der Ausgangspufferschaltung zu verhindern. Demgemäß kann stabiler Betrieb des Halbleiterspeichers selbst dann erzielt werden, wenn das Ansteuerungsvermögen der Ausgangspufferschaltung und die Ansprechcharakteristik der Eingangspufferschaltung in einer normalen Betriebsart verbessert werden. Im Ergebnis erzielt ein Halbleiterspeicher schnellen Betrieb.

Claims

1. Halbleiterspeicher mit:

- einem Speicherzellenarray (704) mit einer Vielzahl von Speicherzellen;

- einer ersten Eingangspuffereinrichtung (709) zum Empfangen eines ersten Signals mit einer Amplitude auf einem Schnittstellenpegel und zum Erzeugen eines zweiten Signals mit einer Amplitude auf dem Pegel einer internen Logikschaltung entsprechend dem ersten Signal;

- einer Leseeinrichtung (703, 705) zum Auslesen von Daten aus mindestens einer Speicherzelle unter der Vielzahl von Speicherzellen;

- einer Ausgangspuffereinrichtung (706) zum Ausgeben der ausgelesenen Daten;

dadurch gekennzeichnet, dass der Speicher ferner Folgendes aufweist:

- eine Ausgangspuffer-Steuerungseinrichtung (710) zum Empfangen des zweiten Signals und eines vierten Signals zum Deaktivieren der Ausgangspuffereinrichtung (706) während einer vorbestimmten Periode, die dazu erforderlich ist, den ausgelesenen Datenwert zu fixieren, und zum Erzeugen eines fünften Signals zum Bestimmen des Zeitpunkts zum Starten des Betriebs der Ausgangspuffereinrichtung (706) auf Grundlage des zweiten Signals und des vierten Signals;

- eine Erkennungseinrichtung (711) zum Empfangen des fünften Signals zum Erzeugen eines sechsten Signals, das anzeigt, ob der Pegel des fünften Signals variiert;

- eine Versorgungsspannungs-Erkennungseinrichtung (713) zum Erzeugen eines Erkennungssignals (VCCh), das anzeigt, ob eine Versorgungsspannung höher als eine vorbestimmte Spannung ist; und

- eine Steuerungssignal-Erzeugungseinrichtung (712) zum Empfangen des sechsten Signals und des Erkennungssignals (VCCh) und zum Erzeugen eines dritten Signals (φ&sub0;) auf Grundlage des sechsten Signals und des Erkennungssignals (VCCh), und dass die erste Eingangspuffereinrichtung (709) ferner das dritte Signal (φ&sub0;) empfängt und die Ansprechcharakteristik der ersten Eingangspuffereinrichtung (709) auf dieses dritte Signal (φ&sub0;) hin ändert.

2. Halbleiterspeicher nach Anspruch 1, ferner mit einer zweiten Eingangspuffereinrichtung (701) zum Empfangen eines Adressensignals mit einer Amplitude auf einem Schnittstellenpegel und zum Erzeugen mindestens eines siebten Signals mit einer Amplitude auf dem Pegel einer internen Logikschaltung entsprechend dem Adressensignal, wobei die zweite Eingangspuffereinrichtung (701) ferner das dritte Signal (φ&sub0;) empfängt und sie die Ansprechcharakteristik der zweiten Eingangspuffereinrichtung (701) auf das dritte Signal (φ&sub0;) hin ändert.

3. Halbleiterspeicher nach Anspruch 1, bei dem der Pegel des dritten Signals (φ&sub0;) abhängig von der vorbestimmten Periode in Bezug auf das vierte Signal variiert.

4. Halbleiterspeicher nach Anspruch 1, bei dem die erste Eingangspuffereinrichtung (709) Folgendes aufweist:

- einen PMOS-Transistor QP und einen NMOS-Transistor QN, die eine erste CMOS-Struktur bilden;

- einen PMOS-Transistor QP2, der mit einer Versorgungsspannung VCC und der Source des PMOS-Transistors QP verbunden ist;

- einen NMOS-Transistor QN2, der mit der Source des NMOS- Transistors QN verbunden ist und geerdet ist;

- einen PMOS-Transistor QP' und einen NMOS-Transistor QN', die parallel zur ersten CMOS-Struktur geschaltet sind, und eine zweite CMOS-Struktur bilden;

- einen PMOS-Transistor Tp, der mit der Versorgungsspannung VCC und der Source des PMOS-Transistor QP' verbunden ist; und

- einen NMOS-Transistor TN, der mit der Source des NMOS- Transistors QN' verbunden ist und geerdet ist;

- wobei das Gate des PMOS-Transistors QP2 geerdet ist, das Gate des NMOS-Transistors QN2 mit der Versorgungsspannung VCC verbunden ist, das dritte Signal (φ&sub0;) an das Gate des PMOS-Transistors Tp geliefert wird und ein durch Invertieren des dritten Signals (%) erhaltenes Signal an das Gate des NMOS-Transistors TN geliefert wird.

5. Halbleiterspeicher nach Anspruch 2, bei dem die zweite Eingangspuffereinrichtung (701) Folgendes aufweist:

- wobei das Gate des PMOS-Transistors QP2 geerdet ist, das Gate des NMOS-Transistors QN2 mit der Versorgungsspannung VCC verbunden ist, das dritte Signal (φ&sub0;) an das Gate des PMOS-Transistors Tp geliefert wird und ein durch Invertieren des dritten Signals (φ&sub0;) erhaltenes Signal an das Gate des NMOS-Transistors TN geliefert wird.

6. Halbleiterspeicher mit:

- einem Speicherzellenarray (106) mit einer Vielzahl von Speicherzellen;

- einer Eingangspuffereinrichtung (110; 500) zum Empfangen eines Adressensignals mit einer Amplitude auf einem Schnittstellenpegel und zum Erzeugen mindestens eines Ausgangssignals mit einer Amplitude vom Pegel einer internen Logikschaltung entsprechend dem Adressensignal, wobei die Eingangspuffereinrichtung (110; 500) ferner ein erstes Signal (φ&sub0;) empfängt und sie die Ansprechcharakteristik der Eingangspuffereinrichtung (110; 500) auf das erste Signal hin ändert;

dadurch gekennzeichnet, dass der Speicher ferner Folgendes aufweist:

- eine Versorgungsspannungs-Erkennungseinrichtung (510) zum Erzeugen eines Erkennungssignals (VCCh), das anzeigt, ob eine Versorgungsspannung höher als eine vorbestimmte Spannung ist, wobei das Erkennungssignal (VCCh) als das genannte erste Signal (φ&sub0;) an die Eingangspuffereinrichtung (110; 500) geliefert wird.