DE68925616T2 - Adressenübergangsabfühlschaltung - Google Patents

Description

• Die vorliegende Erfindung bezieht sich allgemein auf Adressenübergangserfassungsschaltungen und insbesondere auf eine Adressenübergangserfassungsschaltung, die einen Übergang eines Adressensignals erfaßt und ein den Adressenübergang anzeigendes Erfassungssignal ausgibt.
• Die Adressenübergangserfassungsschaltung erfaßt einen Übergang einer an eine Speicherschaltung angelegten Adresse und gibt ein den Adressenübergang anzeigendes Erfassungssignal aus. Dieses Erfassungssignal wird verwendet, um den Pegel von Bit- Leitungen oder Wort-Leitungen auf einen mittleren Pegel zu setzen, so daß der Pegel der Bit- oder Wort-Leitung innerhalb kurzer Zeit auf einen einer nachfolgenden Adresse entsprechenden Pegel verändert werden kann. Demzufolge ist von Bedeutung, daß die Adressenübergangserfassungsschaltung das Erfassungssignal schnell ausgibt, wenn der Adressenübergang erfaßt worden ist.
• Fig. 1 zeigt ein Beispiel einer herkömmlichen Adressenübergangserfassungsschaltung. Dabei stellen in Fig. 1 bis n+1 Adressensignalbits dar, die durch einmaliges Invertieren der Adressensignalbits A0 bis An des Adressensignals erhalten worden sind. Entsprechend stellen bis n+1 Adressensignalbits dar, die durch zweimaliges Invertieren der Adressensignalbits A0 bis An des Adressensignals erhalten worden sind. Die Adressensignalbits und werden an eine entsprechende Erfassungsschaltung 1i angelegt, mit i = 0,1,...,n.
• Da der Schaltungsaufbau der Erfassungsschaltungen 1&sub0; bis 1n identisch ist, wird nachfolgend lediglich der Schaltungsaufbau und die Funktionsweise der Erfassungsschaltung 1&sub0; erläutert. Die Erfassungsschaltung 1&sub0; umfaßt NAND-Schaltungen 2 und 3, Lasten Z1, Z2 sowie n-Kanal MOSFETS (metal oxide semiconductor field effect transistor) Tr1 und Tr2, die wie in Fig. 1 gezeigt miteinander verbunden sind.
• Weist das Adressensignalbit eine hohen Pegel und das Adressensignalbit einen niedrigen Pegel auf, so gibt die NAND-Schaltung 3 ein Signal mit einem hohen Pegel aus und die beiden Eingangssignale der NAND-Schaltung 2 besitzen ebenfalls einen hohen Pegel. Demzufolge gibt die NAND-Schaltung 2 ein Signal mit einem niedrigen Pegel aus. Die Ausgangssignale der NAND-Schaltungen 2 und 3 werden an die Transistoren Tr1 bzw. Tr2 angelegt, so daß der Transistor Tr1 ausgeschaltet und der Transistor Tr2 eingeschaltet wird.
• Verändert sich das Adressensignalbit auf einen niedrigen Pegel und das Adressensignalbit auf einen hohen Pegel, so weist ein erstes Eingangssignal der NAND-Schaltung 2, d.h. das Adressensignalbit , den niedrigen Pegel auf. Demzufolge nimmt das Ausgangsignal der NAND-Schaltung 2 sofort unabhängig von dem zweiten Eingangssignal der NAND-Schaltung 2 einen hohen Pegel an, d.h. unabhängig von dem Ausgangssignal der NAND-Schaltung 3. Andererseits weist ein erstes Eingangssignal der NAND-Schaltung 3 einen hohen Pegel auf, da dieses Signal das Adressensignalbit ist. Daher wird der Pegel des Ausgangssignals der NAND-Schaltung 3 durch das zweite Eingangsignal der NAND-Schaltung 3 bestimmt, d.h. der Ausgangssignalpegel der NAND-Schaltung 3 ist abhängig von dem Pegel des an die NAND-Schaltung 3 angelegten Ausgangssignals der NAND-Schaltung 2. Wie zuvor erwähnt, verändert sich das Ausgangssignal der NAND-Schaltung sofort von dem niedrigen Pegel zu dem hohen Pegel, wobei jedoch das Ausgangssignal der NAND-Schaltung 2 über die Last Zl der NAND-Schaltung 3 zugeführt wird. Demzufolge steigt das zweite Eingangssignal der NAND-Schaltung 3 allmählich von dem niedrigen Pegel zu dem hohen Pegel gemäß einer Zeitkonstante, die durch die Last Z1 und eine Streukapazität eines Bingangsanschlusses der NAND-Schaltung 3, die das zweite Eingangssignal empfängt, festgelegt ist. Daher behält das Ausgangssignal der NAND-Schaltung 3 den hohen Pegel für eine bestimmte Zeit bei, und zwar ab dem Zeitpunkt, zu dem das Ausgangssignal der NAND- Schaltung 2 den hohen Pegel annimmt und bis zu dem Zeitpunkt, zu dem eine Schwellenspannung der NAND-Schaltung 3 überschritten wird. Das Ausgangssignal der NAND-Schaltung 3 wechselt zu dem niedrigen Pegel erst, nachdem diese bestimmte Zeit verstrichen ist.
• Während der zuvor beschriebenen bestimmten Zeit sind die beiden Transistoren Tr1 und Tr2 eingeschaltet und ein Strom fließt über einen aus einer Pull-up-Last Zs und den Transistoren Tr1 und Tr2 bestehenden Strompfad. Demzufolge nimmt das Potential an einem Verbindungspunkt NP, der die Last Z5, den Drain-Anschluß des Transistors Tr1 und einen Eingangsanschluß einer Inverters 5 miteinander verbindet, einen niedrigen Pegel an.
• Nach Ablauf der zuvor beschriebenen bestimmten Zeit verbleibt der Transistor Tr1 eingeschaltet, während der Transistor Tr2 von dem eingeschalteten Zustand in den ausgeschalteten Zustand übergeht. Somit fließt der zuvor beschriebene Strom nicht mehr in dem Strompfad und das Potential an dem gemeinsamen Verbindungspunkt NP nimmt den hohen Pegel an, ähnlich zu dem Fall, bei dem das Adressensignalbit den hohen Pegel und das Adressensignalbit den niedrigen Pegel aufweist. Das von dem Inverter 5 gelieferte Übergangserfassungssignal ist entsprechend ein Impuls positiver Polarität, der für eine bestimmte Zeit, wenn das Adressensignalbit A0 ( , ) einen Übergang durchläuft, einen hohen Pegel aufweist.
• Die anderen Erfassungsschaltungen 1&sub1; bis 1n arbeiten auf ähnliche Weise wie die Erfassungsschaltung 10 Daher wird von dem Inverter 5 der Impuls positiver Polarität, der den hohen Pegel für die bestimmte Zeit aufweist, als Übergangserfassungsignal ausgegeben, wenn zumindest ein Adressensignalbit der Adressensignalbits A0 bis An einen Übergang durchläuft.
• Gemäß der bekannten Übergangserfassungsschaltung sind jedoch die n+1 Erfassungsschaltungen 1&sub0; bis 1n parallel geschaltet, und die Ausgänge dieser Erfassungsschaltungen 1&sub0; bis 1n sind gemeinsam mit der Last Z5 verbunden. Aus diesem Grund tritt in einer Verbindungsleitung L zwischen der Lest Z5 unter den Ausgängen der Erfassungsschaltungen 1&sub0; bis 1n eine hohe Streukapazität auf. Aufgrund dieser großen Streukapazität der Verbindungsleitung L kann sich das Potential des gemeinsamen Verbindungspunktes NP nicht schnell ändern, sondern lediglich mit einer bestimmten Neigung, so daß eine Verzögerung auftritt, wenn das Potential an dem gemeinsamen Verbindungspunkt NP fällt. Die bekannte Adressenübergangserfassungsschaltung weist somit das Problem auf, daß der Anstieg des von dem Inverter 5 ausgegebenen Übergangserfassungssignals langsam ist, d.h. daß die Übergangserfassung nur langsam erfolgt.
• Andererseits kann die Potentialveränderung an dem gemeinsamen Verbindungspunkt NP beschleunigt werden, indem die Transistoren Tr1 und Tr2 vergrößert werden. In diesem Fall ist jedoch ebenso erforderlich, die die Transistoren Tr1 und Tr2 ansteuernde Schaltung zu vergrößern. Demzufolge wird die bekannte Adressenübergangserfassungsschaltung aufgrund der großen Transistoren Tr1 und Tr2 sowie der großen Treiberschaltung, die jeweils einen großen Platzbedarf aufweisen, sehr umfangreich und platzaufwendig.
• Demzufolge liegt der Erfindung die Aufgabe zugrunde, eine neue und nützliche Adressenübergangserfassungsschaltung anzugeben, bei der die zuvor beschriebenen Probleme beseitigt sind.
• Des weiteren liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Adressenübergangserfassungsschaltung zum Erfassen eines Übergangs eines Adressensignals zur Ausgabe eines Übergangserfassungssignals anzugeben, umfassend eine erste Gatterschaltung mit ersten und zweiten Eingangsanschlüssen zum Empfang eines ersten Adressensignals an dem ersten Eingangsanschluß, eine zweite Gatterschaltung mit dritten und vierten Eingangsanschlüssen zum Empfang eines zweiten Adressensignals an dem dritten Eingangsanschluß, wobei das erste und zweite Adressensignal von demselben Adressensignal mit jeweils gegensätzlichen Phasen abgeleitet ist, eine erste Last zum Rückführen eines Ausgangssignals der ersten Gatterschaltung zu dem vierten Eingangsanschluß, eine zweite Last zum Rückführen eines Ausgangssignals der zweiten Gatterschaltung zu dem zweiten Eingangsanschluß, eine dritte Gatterschaltung, an der die Ausgangssignale der ersten und zweiten Gatterschaltung anliegen und welche erste und zweite in Serie zwischen ersten und zweiten Verbindungspunkten geschaltete Feldeffekttransistoren aufweist, wobei das Ausgangssignal der ersten Gatterschaltung an den Gate-Anschluß des ersten Feldeffekttransistors und das Ausgangssignal der zweiten Gatterschaltung an den Gate-Anschluß des zweiten Feldeffekttransistors anliegt, so daß der erste und zweite Feldeffektransistor gleichzeitig für eine bestimmte Zeit eingeschaltet wird, wenn das erste und zweite Adressensignal einen Übergang durchlaufen, erste und zweite Versorgungsquellen zum Erzeugen eine ersten bzw. zweiten Versorgungsspannung, und eine mit dem ersten und zweiten Verbindungspunkt sowie der ersten und zweiten Versorgungsquelle verbundenen Einrichtung, um das Potential an dem ersten Verbindungspunkt in Richtung der zweiten Versorgungsspannung auf einen ersten logischen Pegel zu ziehen, wenn sowohl der erste als auch der zweite Feldeffekttransistor eingeschaltet ist, und um das Potential an dem ersten Verbindungspunkt in Richtung der ersten Versorgungsspannung auf einen zweiten logischen Pegel zu ziehen, wenn anschließend ein Transistor des ersten oder zweiten Feldeffektransistors ausgeschaltet ist.
• Erfindungsgemaß umfaßt die zuvor genannte Einrichtung einen Bipolatrransistor, um das Potential an einem dritten Verbindungspunkt in Richtung der zweiten Versorgungsspannung zu ziehen, wenn sowohl der erste als auch der zweite Feldeffekttransistor eingeschaltet ist, sowie eine dritte Last zum Entladen einer Basisladung des Bipolaransistors, wenn ein Transistor des ersten und zweiten Feldeffekttransistors ausgeschaltet ist, wobei ein den Übergang des ersten und zweiten Adressensignals anzeigendes Übergangserfassungssignal an dem dritten Verbindungspunkt bereitgestellt wird.
• Gemäß der Adressenübergangserfassungsschaltung der vorliegenden Erfindung kann sofort nach Erfassen des Adressenübergangs ein Übergangserfassungssignal erhalten werden. Des weiteren ist nicht die Verwendung großflächiger Feldeffekttransistoren notwendig.
• Vorzugsweise umfaßt die Einrichtung des weiteren eine vierte Last, die zwischen den dritten Verbindungspunkt und die erste Versorgungsquelle geschaltet ist, wobei der erste Verbindungspunkt mit dem dritten Verbindungspunkt unmittelbar verbunden ist und der Bipolartransistor ein npn-Transistor ist, dessen Basis mit dem zweiten Verbindungspunkt, dessen Kollektor mit dem dritten Verbindungspunkt, und dessen Emitter mit der zweiten Versorgungsquelle verbunden ist. Das Übergangserfassungssignal wird an dem dritten Verbindungspunkt bereitgestellt.
• Mternativ kann erfindungsgemäß die Vorrichtung auch eine zwischen den dritten Verbindungspunkt und die erste Versorgungsquelle geschaltete vierte Last aufweisen, wobei der Bipolartransistor ein pnp-Transistor ist, dessen Basis mit dem ersten Verbindungspunkt, dessen Kollektor mit der zweiten Versorgungsquelle, und dessen Emitter mit der ersten Versorgungsquelle über eine vierte Last verbunden ist. Die dritte Last entlädt die Basisladung des Bipolartransistors in Richtung der ersten Versorgungsspannung und das Übergangserfassungssignal wird wiederum an dem dritten Verbindungspunkt bereitgestellt.
• Weitere Gegenstände und Merkmale der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die beigefügte Zeichnung anhand bevorzugter Ausführungsbeispiele beschrieben. Es zeigen:
• Fig. 1 ein Schaltbild einer beispielhaften bekannten Adressenübergangserfassungsschaltung,
• Fig. 2 ein Schaltbild eines wesentlichen Teils eines ersten Ausführungsbeispiels der erfindungsgemäßen Adressenübergangserfassungsschaltung,
• Fig. 3 ein Schaltbild eines zweiten Ausführungsbeispiels der erfindungsgemäßen Adressenübergangserfassungsschaltung,
• Fig. 4 ein Zeitdiagramm zur Erläuterung der Funktionsweise des zweiten Ausführungsbeispiels,
• Fig. 5 ein Schaltbild eines wesentlichen Teils eines dritten Ausführungsbeispiels der erfindungsgemäßen Adressenübergangserfassungsschaltung,
• Fig. 6 ein System-Blockschaltbild, das auf allgemeine Weise eine Speichervorrichtung zeigt, auf die die vorliegende Erfindung anwendbar ist,
• Fig. 7 ein Schaltdiagramm eines wesentlichen Teils einer weiteren Speichervorrichtung, auf die die vorliegende Erfindung anwendbar ist, und
• Fig. 8A bzw. 8B Signalverläufe zur Erläuterung einer Anwendung der vorliegenden Erfindung auf eine Ausgangsschaltung einer Speichervorrichtung.
• Fig. 2 zeigt einen wesentlichen Teil eines ersten Ausführungsbeispiels der erfindungsgemäßen Adressenübergangserfassungsschaltung. In Fig. 2 wird ein Adressensignal durch einmaliges Invertieren eines Adressensignals A, dessen Übergang erfaßt werden soll, erhalten, und ein Adressensignal wird durch zweimaliges Invertieren des Adressensignals A erhalten. Das Adressensignal weist diesselbe Phase wie das Adressensignal A auf. Das Adressensignal wird an einen ersten Eingangsanschluß einer ersten Gatterschaltung 10 angelegt, und das Adressensignal wird an einen ersten Eingangsanschluß einer zweiten Gatterschaltung 11 angelegt. In diesem Ausführungsbeispiel sind die erste und zweite Gatterschaltung 10 und 11 jeweils NAND-Schaltungen.
• Mit den Ausgangsanschlüssen der ersten bzw. zweiten Gatterschaltung 10 bzw. 11 sind Feldeffekttransistoren (FET) 12 bzw. 13 verbunden. Die Feldeffekttransistoren 12 und 13 smd des weiteren miteinander in Serie geschaltet. Der Ausgangsanschluß der ersten Gatterschaltung 10 ist zudem mit dem zweiten Eingangsanschluß der zweiten Gatterschaltung 11 über eine Last Z1 verbunden. Der Ausgangsanschluß der zweiten Gatterschaltung 11 ist entsprechend über eine Last Z2 mit einem zweiten Eingangsanschluß der ersten Gatterschaltung 10 verbunden.
• Ein nicht mit dem Feldeffekttransistor 13 verbundener Drain- oder Source-Anschluß des Feldeffekransistors 12 ist über eine Last Z3 mit einer ersten Versorgungsquelle VDD verbunden, die eine erste Versorgungsspannung VDD liefert. Ein nicht mit dem Feldeffekttansistor 12 verbundener Drain- oder Source-Anschluß des Feldeffekttransistors 13 ist über eine Last Z4 mit einer zweiten Versorgungsquelle GND verbunden, die eine zweite Versorgungsspannung GND liefert. Ein Bipolartransistor Q1 stellt einen wesentlichen Bestandteil dieses Ausführungsbeispiels dar. Die Basis und der Emitter des Bipolartransistors Q1 ist mit den beiden Enden der Last Z4 verbunden. Der Kollektor des Bipolartansistors Q1 ist mit einem Knotenpunkt NN verbunden, der die Last Z3 und den Feldeffekttransistor 12 miteinander verbindet.
• Ist die erste Versorgungsspannung VDD im Vergleich zu der zweiten Versorgungsspannung GND eine hohe Gleichspannung, so sind die erste und zweite Gatterschaltung 10 und 11 NAND-Gatter, die Feldeffekttransistoren 12 und 13 n-Kanal Feldeffekttransistoren und der Bipolartransistor Q1 ein npn-Bipolartransistor.
• Ist dagegen die erste Versorgungsspannung VDD gegenüber der zweiten Versorgungsspannung GND eine niedrige Gleichspannung, so wird die Logik gegenüber der zuvor beschriebenen Logik invertiert. Das heißt, die erste und zweite Gatterschaltung 10 bzw. 11 sind AND-Gatter, die Feldeffekttransistoren 12 und 13 sind p-Kanal Feldeffekttransistoren und der Bipolartransistor Q1 ist ein pnp-Bipolartransistor.
• Der in Fig. 2 gezeigte und aus der ersten und zweiten Gatterschaltung 10 und 11, der Last Z1 und Z2 sowie den Feldeffekttransistoren 12 und 13 bestehende Schaltungsteil entspricht im wesentlichen der zuvor anhand Fig. 1 beschriebenen Erfassungsschaltung 10 der bekannten Adressenübergangserfassungsschaltung und funktioniert auf ähnliche Weise wie die Erfassungsschaltung 10 Entsprechend werden die Transistoren 12 und 13 gleichzeitig für eine bestimmte Zeit eingeschaltet, wenn sich die Pegel der Adressensignale A und verändern.
• Sind die Transistoren 12 und 13 eingeschaltet, so fließt ein Basisstrom über die Last Z3 und die Transistoren 12 und 13 zu der Basis des Bipolartransistors Q1, und der Bipolartransistor Q1 wird eingeschaltet. Ist der Bipolaransistor Q1 eingeschaltet, so fallt das Potential an dem die Transistoren 12 und Q1 mit der Last Z3 verbindenden Verbindungspunkt NN auf den niedrigen Pegel.
• Bekannterweise ist die Treiberfähigkeit des Bipolartransistors Q1 größer als die eines MOS-Feldeffekttransistors. Demzufolge kann der Bipolartransistor Q1 die in der Lastkapazität gespeicherte Ladung mit hoher Geschwindigkeit entladen. Dies bedeutet, daß das Potential an dem Verbindungspunkt NN im Vergleich zu der bekannten Schaltung sehr rasch fällt, ohne daß eine Vergrößerung der Transistoren 12 und 13 notwendig ist.
• Nach Ablauf der zuvor beschriebenen bestimmten Zeit wird einer der Transistoren 12 und 13 ausgeschaltet und es fließt kein Strom mehr zu der Basis des Bipolartransistors Q1, so daß der Bipolaransistor Q1 ausgeschaltet wird. Demzufolge steigt das Potential an dem Verbindungspunkt NN allmählich in Richtung der ersten Versorgungsspannung VDD an. Um den Bipolaransistor Q1 vollständig auszuschalten wird zusätzlich die an der Basis des Bipolartransistors Q1 vorhandene Ladung über die Last Z4 entladen.
• An dem Verbindungspunkt NN kann somit ein Übergangserfassungssignal erhalten werden, das unmittelbar nach Erfassen des Adressenübergangs sehr rasch ansteigt.
• Fig. 3 zeigt ein zweites Ausführungsbeispiel der erfindungsgemäßen Adressenübergangserfassungsschaltung. Dabei ist in Fig. 3 eine Adressenpufferschaltung 100 in einer Schaltungsstufe vorhanden, die einer Adressenübergangserfassungsschaltung 101 vorgeschaltet ist. Die Adressenpufferschaltung 100 umfaßt zwei Inverterstufen, nämlich die Inverter 15&sub0; bis 15n sowie die Inverter 16&sub0; bis 16n, die jeweils entsprechend der n+1 Adressensignalbits A0 bis An vorhanden sind. Ein Inverter 15i empfängt ein Adressensignalbit Ai und gibt ein Adressensignalbit Ai aus, während ein Inverter 16i das Adressensignalbit empfängt und ein Adressensignalbit ausgibt, mit i = 0,1,...,n.
• Die Adressenübergangserfassungsschaltung 101 umfaßt Erfassungsschaltungen 17&sub0; bis 17n, einen Widerstand R3 sowie einen CMOS (complementary metal oxide semiconductor) - Inverter 18. Da der Schaltungsaufbau der Erfassungsschaltungen 17&sub0; bis 17n identisch ist, wird nachfolgend lediglich der Schaltungsaufbau und die Funktionsweise der Erfassungsschaltung 17&sub0; beschrieben. Die Erfassungsschaltung 17&sub0; umfaßt p-Kanal MOS Feldeffekttransistoren P1 bis P4, n-Kanal MOS Feldeffekttransistoren N1 bis N6, Widerstände R1, R2 und R4, sowie einen npn-Bipolartransistor X1. Diese Bauteile sind wie folgt miteinander verbunden. Die p-Kanal MOS Feldeffekttransistor P1 und P2 bilden mit den n-Kanal MOS Feldeffekttransistoren N3 und N4 eine NAND-Schaltung mit zwei Eingängen, die der in Fig. 2 gezeigten ersten Gatterschaltung 10 entspricht. Die p-Kanal MOS-Feldeffekttransistoren P3 und P4 bilden mit den n-Kanal MOS-Feldeffekttransistoren N5 und N6 eine zweite NAND-Schaltung mit zwei Eingängen, die der in Fig. 2 gezeigten zweiten Gatterschaltung 11 entspricht.
• An einen gemeinsamen Verbindungspunkt NN1, der die MOS-Feldeffektransistoren P1, P2 und N3 verbindet, ist der Gate-Anschluß des MOS-Feldeffekttransistor N1 angeschlossen. Andererseits ist ein gemeinsamer Verbindungspunkt NN2, der die MOS- Feldeffekttransistoren P3, P4 und N5 miteinander verbindet, mit einem Gate-Anschluß des MOS-Feldeffekransistor N2 verbunden. Die MOS-Feldeffekttransistoren N1 und N2 bilden eine Serienschaltung, deren eines Ende mit der ersten Versorgungsquelle VDD über den Widerstand R3 verbunden ist. Das andere Ende der Serienschaltung ist über den Widerstand R4 mit der zweiten Versorgungsquelle GND verbunden. Gemäß diesem Ausführungsbeispiel liegt das andere Ende der Serienschaltung über den Widerstand R4 auf Masse (Erde). Der npn-Transistor X1 entspricht dem in Fig. 2 gezeigten Bipolaransistor Q1. Die Basis und der Emitter des npn-Transistors X1 sind mit den jeweils entgegengesetzten Enden des Widerstands R4 verbunden, während der Kollektor des npn-Transistors X1 mit dem Widerstand R3 verbunden ist.
• Die Ausgangsanschlüsse der Erfassungsschaltungen 17&sub0; bis 17n sind gemeinsam über einen gemeinsamen Verbindungspunkt NNP mit einem einzigen Widerstand R3 verbunden. Dieser gemeinsame Verbindungspunkt NNP ist über den CMOS-Inverter 18 mit einem Ausgangsanschluß 19 verbunden. Der CMOS-Inverter 18 umfaßt einen p-Kanal MOS- Feldeffekttransistor P5 sowie einen n-Kanal MOS-Feldeffekttransistor N7.
• Nachfolgend wird unter Bezugnahme auf das in Fig. 4A bis 4G gezeigte Zeitdiagramm die Funktionsweise des zweiten Ausführungsbeispiels beschrieben. Wird der Einfachheit halber angenommen, daß das Adressensignalbit A0 den hohen Pegel aufweist, so besitzt das Adressensignalbit den niedrigen Pegel und das Adressensignalbit wiederum den hohen Pegel. Das Adressensignalbit wird an die Gate-Anschlüsse der MOS- Feldeffekttransistoren P1 und N3 angelegt, so daß entsprechend der MOS- Feldeffekttransistor P2 ein- und der MOS-Feldeffekttransistor N3 ausgeschaltet wird. Somit wird über den MOS-Feldeffekttransistor P2 ein Signal mit hohem Pegel an den Gate-Anschluß des MOS-Feldeffekttransistors N1 angelegt, so daß der MOS- Feldeffekttrransistor N1 eingeschaltet wird.
• Andererseits wird das Adressensignalbit an die Gate-Anschlüsse der MOS- Feldeffekttransistoren P4 und N5 angelegt, so daß der MOS-Feldeffekttransistor P4 ausund der MOS-Feldeffekttransistor N5 eingeschaltet wird. Zusätzlich wird das Signal mit dem hohen Pegel an dem Verbindungspunkt NN1 über den Widerstand R1 an die Gate- Anschlüsse der MOS-Feldeffekttransistoren P3 und N6 angelegt, so daß der MOS- Feldeffekttransistor P3 aus- und der MOS-Feldeffekttransistor N6 eingeschaltet wird. Entsprechend wird ein Signal mit niedrigem Pegel an den Gate-Anschluß des MOS- Feldeffekttransistors N2 angelegt, so daß dieser ausgeschaltet wird.
• Aus diesem Grund fließt kein Basisstrom zu dem npn-Transistor X1 und der npn- Transistor X1 ist ausgeschaltet. Das Potential des gemeinsamen Verbindungspunktes NNP weist einen hohen Pegel auf, während ein Signal mit niedrigem Pegel an dem Ausgangsanschluß 19 ausgegeben wird.
• In diesem Zustand wird der Einfachheit halber angenommen, daß das Adressensignalbit A0 - wie in Fig. 4A durch eine durchgezogene Linie a dargestellt - zu einem Zeitpunkt t1 von dem hohen Pegel auf den niedrigen Pegel fällt. In diesem Fall steigt, wie in Fig. 4B durch eine durchgezogene Linie b dargestellt, das Adressensignalbit zu einem Zeitpunkt t2 von dem niedrigen Pegel auf den hohen Pegel an, und das Adressensignalbit fällt, wie in Fig. 4C durch eine durchgezogene Linie c dargestellt, zu dem Zeitpunkt t2 von dem hohen Pegel auf den niedrigen Pegel. Hat das Adressensignalbit den niedrigen Pegel erreicht, so wird der MOS-Feldeffekttransistor P4 ein- und der MOS- Feldeffekttransistor N5 ausgeschaltet. Wie in Fig. 4E anhand einer durchgezogenen Linie e dargestellt, wechselt ein an dem Verbindungspunkt NN2 abgegriffenes Signal zu einem Zeitpunkt t3 auf den hohen Pegel. Somit wird der MOS-Feldeffekttransistor N2 eingeschaltet.
• Andererseits wird der MOS-Feldeffekttransistor P2 aus- und der MOS-Feldeffekttransistor N3 eingeschaltet, wenn das Adressensignalbit auf den hohen Pegel ansteigt. Die Gate- Potentiale der MOS-Feldeffekttransistoren P1 und N4, die von dem Verbindungspunkt NN2 über den Widerstand R2 das Signal mit dem hohen Pegel erhalten, steigen jedoch allmählich gemäß einer Zeitkonstante an, die durch den Widerstandswert des Widerstands R3 und die Gate-Kapazitäten der MOS-Feldeffekttransistoren P1 und N4 festgelegt ist. Demzufolge bleibt der MOS-Feldeffekttransistor P1 ein- und der MOS-Feldeffekttransistor N4 bis zu einem von dem Zeitpunkt t3 mit einer bestimmten Zeitspanne beabstandeten Zeitpunkt t5 ausgeschaltet. Erst nach dem Zeitpunkt t5 wird der MOS-Feldeffekttransistor P1 aus- und der MOS-Feldeffekttransistor N4 eingeschaltet. Demzufolge behält das an dem Verbindungspunkt NN1 abgegriffene Signal den hohen Pegel bis zu dem Zeitpunkt t5 bei und fallt erst nach dem Zeitpunkt t5 auf den niedrigen Pegel, wie es in Fig. 4D durch eine durchgezogenen Linie d dargestellt ist.
• Während der vorbestimmten Zeitspanne zwischen den Zeitpunkten t3 und t5 sind die MOS-Feldeffekttransistoren N1 und N2 gleichzeitig eingeschaltet, und ein Strom fließt über einen den Widerstand R3 und die MOS-Feldeffekttransistoren N1 und N2 umfassenden Strompfad zu der Basis des npn-Transistors X1. Wie durch eine durchgezogene Linie f in Fig. 4F dargestellt, fällt zum Zeitpunkt t4, welcher unmittelbar dem Zeitpunkt t3 folgt, entsprechend das Kollektorpotential des npn-Transistors X1, d.h. das Potential des gemeinsamen Verbindungspunkt NNP, auf den niedrigen Pegel.
• Da der npn-Transistor X1 ein Bipolartransistor ist, wird die in der Lastkapazität (Streukapazität einer die Ausgangsanschlüsse der Erfassungsschaltungen 17&sub0; bis 17n mit dem Widerstand R3 verbindenden Verbindungsleitung) gespeicherte Ladung entladen.
• Demzufolge fallt das Potential des Signals an dem gemeinsamen Verbindungspunkt NNP ab dem Zeitpunkt t3 bis zu dem Zeitpunkt t4 im Vergleich zu der bekannten Schaltung äußerst schnell.
• Wie in Fig. 4G durch eine durchgezogene Linie g dargestellt, steigt daher das Ausgangssignal des CMOS-Inverters 18, der das Signal des gemeinsamen Verbindungspunktes NNP invertiert, ab dem Zeitpunkt t4 an. Dieses Ausgangssignal des CMOS-Inverters 18 wird an dem Ausgangsanschluß 19 als Übergangserfassungssignal ausgegeben. Im Vergleich zu dem Anstieg bei der bekannten Schaltung ist bei diesem Ausführungsbeispiel der Anstieg des an dem Ausgangsanschluß 19 ausgegebenen Übergangserfassungssignal sehr schnell.
• Wird nach dem Zeitpunkt t5 der MOS-Feldeffekttransistor P1 aus- und der MOS- Feldeffekttransistor N4 eingeschaltet, so wechselt - wie in Fig. 4D durch die durchgezogene Linie d dargestellt - das Signal des Verbindungspunkt NN1, welches an dem Gate-Anschluß des MOS-Feldeffekttransistors N1 anliegt, auf den niedrigen Pegel. Demzufolge werden der MOS-Feldeffekttransistor N1 und der npn-Transistor X1 ausgeschaltet.
• Während der Zeit, in der der npn-Transistor X1 eingeschaltet ist, wird mit Hilfe der Basis- Kapazität des npn-Transistors X1 ein Ladevorgang durchgeführt. Um den npn-Transistor X1 vollständig auszuschalten und das Kollektorpotential des Transistors auf ein vorbestimmtes Potential zu setzen, wird daher die Basisladung des npn-Transistors X1 über den Widerstand R4 entladen.
• Ist zu einem Zeitpunkt t6 der npn-Transistor X1 ausgeschaltet, so steigt das Kollektorpotential des npn-Transistors X1 allmählich in Richtung der ersten Versorgungsspannung VDD an, wie es in Fig. 4F durch die durchgezogene Linie f dargestellt ist. Die Neigung dieses Anstiegs des Kollektorpotentials ist abhängig von einer Zeitkonstante, die durch das Produkt der Streukapazität der Verbindungsleitung 20 mit dem Widerstandswert des Widerstands R3 festgelegt ist. Gemäß diesem Ausführungsbeispiel ist diese Zeitkonstante auf einen hohen Wert festgesetzt, so daß die Neigung des Kollektorpotentialanstiegs gering ist.
• Steigt das Kollektorpotential des npn-Transistors X1 weiter an und übersteigt dabei, wie in Fig. 4F durch die durchgezogene Linie f dargestellt, zu einem Zeitpunkt t7 eine Schwellenspannung TH des CMOS-Inverters 18, so fällt das von dem CMOS-Inverter 18 an den Ausgangsanschluß 19 abgegebene Übergangserfassungssignal unmittelbar nach dem Zeitpunkt t7 auf den niedrigen Pegel, wie es in Fig. 4G mittels der durchgezogenen Linie g dargestellt ist.
• Wie in Fig. 4G mittels der durchgezogenen Linie g dargestellt, wird entsprechend ein Impuls positiver Polarität als das Übergangserfassungssignal an dem Ausgangsanschluß 19 ausgegeben, wenn das Adressensignalbit A0 von dem hohen auf den niedrigen Pegel wechselt. Dieser Impuls positiver Polarität weist zudem eine Impulsbreite auf, die über den Widerstandswert des Widerstands R3 einstellbar ist, wodurch ebenso die Steigung des Kollektorpotentialanstiegs des npn-Transistors X1 eingestellt werden kann.
• Verändert sich das Adressensignalbit AO gemäß der in Fig. 4A dargestellten gestrichelten Linie, so verändern sich die weiteren Signale entsprechend der in den Fig. 48 bis 4G gezeigten gestrichelten Linien. In diesem Fall wird der Transistor N2 ausgeschaltet, nachdem die MOS-Feldeffekttransistoren N1 und N2 für eine bestimmte Zeit gleichzeitig eingeschaltet sind. Ähnlich zu dem zuvor beschriebenen Fall wird daher der npn- Transistor X1 ausgeschaltet. Das Kollektorpotential des npn-Transistors X1 und das Übergangserfassungssignal nehmen entsprechend die durch die gestrichelten Linien in Fig. 4F und 4G gezeigten Werte an. In diesem Fall wird ebenfalls als Übergangserfassungssignal ein Impuls positiver Polarität ausgegeben.
• In beiden Fällen, bei denen das Adressensignalbit A0 von dem hohen Pegel auf den niedrigen Pegel bzw. von dem niedrigen Pegel auf den hohen Pegel wechselt, ist das am Ausgangsanschluß 19 ausgegebene Übergangserfassungssignal jeweils ein Impuls positiver Polarität, der innerhalb einer extrem kurzen Zeit nach Erfassen des Adressenübergangs ansteigt.
• Die weiteren Erfassungsschaltungen 17&sub1; bis 17n arbeiten auf ähnliche Weise wie die Erfassungsschaltung 17&sub0;. Daher wird das Übergangserfassungssignal (Impuls positiver Polarität) an dem Ausgangsanschluß 19 ausgegeben, wenn mindestens ein Adressensignalbit der Adressensignalbits A0 bis An einen Übergang durchlaufen.
• Nachfolgend wird unter Bezugnahme auf Fig. 5 ein drittes Ausführungsbeispiel der erfindungsgemäßen Adressenübergangserfassungsschaltung beschrieben. Dabei sind in Fig. 5 diejenigen Schaltungsteile, die den in Fig. 2 gezeigten Schaltungsteilen entsprechen, mit identischen Bezugszeichen versehen und auf ihre Beschreibung wird verzichtet. Bei diesem Ausführungsbeispiel ist anstelle des in Fig. 2 gezeigten npn-Bipolaransistors Q1 ein pnp- Bipolartransistor Q10 vorhanden. Des weiteren sind die Feldeffekttransistoren 12 und 13 zwischen einem Verbindungspunkt NNA und der zweiten Versorgungsquelle GND in Serie geschaltet und die Last Z4 ist zwischen den Verbindungspunkt NNA und der ersten Versorgungsquelle VDD geschaltet. Der Verbindungspunkt NNA verbindet die Last Z4, den Feldeffekttransistor 12 sowie den pnp-Transistor Q10 miteinander. Die Last Z3 ist zwischen der ersten Versorgungsquelle VDD und dem Emitter des pnp-Transistors Q10 geschaltet. Der Kollektor des pnp-Transistors Q10 ist mit der zweiten Versorgungsquelle GND verbunden.
• Die mit diesem Ausführungsbeispiel erzielbaren Auswirkungen entsprechen den mit dem ersten Ausführungsbeispiel erzielbaren. Daher kann die in Fig. 5 gezeigte Schaltung ähnlich wie die in Fig. 3 gezeigte Schaltung aufgebaut sein, d.h. mehrere der in Fig. 5 gezeigten Schaltungen können entsprechend der Nummer der Adressensignalbits parallel geschaltet sein.
• In diesem Fall unterscheidet sich lediglich die interne Schaltungsstruktur der Erfassungsschaltungen 17&sub0; bis 17n von dem in Fig. 3 gezeigten Ausführungsbeispiel.
• Fig. 6 zeigt auf allgemeine Weise eine Speichervorrichtung, auf die die erfindungsgemaße Adressenübergangserfassungsschaltung anwendbar ist. In Fig. 6 weist ein programmierbarer Nur-Lese-Speicher (PROM) eine BiCMOS-Struktur auf und umfaßt im allgemeinen eine Speicherzellenanordnung 200, eine Bitleitung-Auswahlschaltung 111, eine Wortleitung-Auswahlschaltung 112, eine Adressenübergangserfassungsschaltung 114 und eine veränderbare Lastschaltung 115. Die Bitleitung-Auswahlschaltung 111 wählt abhängig von dem Adressensignal eine Bitleitung aus, während die Wortleitung- Auswahlschaltung 112 abhängig von dem Adressensignal eine Wortleitung auswählt. Die Adressenübergangserfassungsschaltung 114 erfaßt einen Übergang des Adressensignals, d.h. einen Adressenübergang. Die veränderbare Lastschaltung 115 ist mit mehreren Bitleitungen der Speicherzellenanordnung 200 verbunden und eine Last der veränderbaren Lastschaltung 115 verändert sich abhängig von einem Ausgangs-Erfassungsignal der Adressenübergangserfassungsschaltung 114. Werden Daten in eine Speicherzelle geschrieben, so wird eine Verbindungsstelle dieser Speicherzelle in der Speicherzellenanordnung 200 zerstört und kurzgeschlossen.
• Tritt ein Adressenübergang auf, so gibt die Adressenübergangserfassungsschaltung 114 ein Übergangserfassungssignal aus, und die Last der veränderbaren Lastschaltung 115 wird auf einen geringen Wert gesetzt. Daher nimmt der der ausgewählten Bitleitung zugeführte Bitleitungstrom einen hohen Wert an. Demzufolge kann die Bitleitungspannung mit hoher Geschwindigkeit erhöht werden, insbesondere wenn die ausgewählte Speicherzelle von einer beschriebenen Zelle zu einer nicht beschriebenen Zelle umgeschaltet wird, und eine extrem kurze Zugriffszeit kann somit realisiert werden, d.h. Hochgeschwindigkeitsvorgänge sind realisierbar. Treten in einem statischen Zustand keine Adressenübergänge auf, so gibt die Adressenübergangserfassungsschaltung 114 kein Übergangserfassungssignal aus, und die Last der veränderbaren Lastschaltung 115 wird auf einen großen Wert gesetzt. Daher nimmt der der ausgewählten Bitleitung zugeführte Bitleitungstrom einen geringen Wert an. Dementsprechend kann höchst zuverlässig ein niedriger Leistungsverbrauch realisiert werden, da ein Wiederansteigen des Stromes nicht möglich ist. Des weiteren ist es lediglich erforderlich, für die Mehrzahl von Bitleitungen eine einzige veränderbare Lastschaltung 115 vorzusehen, so daß das Vorhandensein dieser veränderbaren Lastschaltung 115 nicht die Integrationsdichte des PROM beeinträchtigt.
• Fig. 7 zeigt einen wesentlichen Bereich einer Speichervorrichtung, bei der die erfindungsgemäße Adressenübergangserfassungsschaltung anwendbar ist. Fig. 7 zeigt einen wesentlichen Bereich einer Speicherzellenanordnung eines lösch- und programmierbaren Nur-Lese-Speichers (EPROM), wobei BL1 und BL2 Bitleitungen, WL eine Wortleitung und MC1 sowie MC2 Speicherzellen bezeichnen. Die Speicherzellen MC1 und MC2 sind mit der Bitleitung BL1 bzw. BL2 verbunden und speichern ein Informationsbit. Beispielsweise ist ein Wert "1" in die Speicherzelle MC1 und ein Wert "0" in die Speicherzelle MC2 geschrieben. Soll die Bitleitung ausgewählt werden, so wird sowohl die Bitleitung BL1 als auch die Bitleitung BL2 ausgewählt und ein Signal mit einem hohen Pegel wird in diesem Fall an die Wortleitung WL angelegt. Werden die Daten in die mit dieser Bitleitung verbundene Speicherzelle geschrieben, so fließt kein Strom in der Bitleitung. In diesem Fall fließt daher ein Strom in der Bitleitung BL2, da der Wert "1" in die Speicherzelle MC1 geschrieben ist, die mit der Bitleitung BL1 verbunden ist. Das Potential der Bitleitung BL2, in welcher der Strom fließt, fällt. Die eingeschriebene Information kann mit hoher Geschwindigkeit ausgelesen werden, indem erfaßt wird, ob das Potential an der Bitleitung BL1 oder an der Bitleitung BL2 fällt.
• Ein n-Kanal MOS-Feldeffekttransistor N100 verbindet die Bitleitungen BL1 und BL2 und wird gemäß einem an einen Anschluß 200 angelegten Übergangserfassungssignal ein- /ausgeschaltet. Tritt ein Adressenübergang auf, so wird der MOS-Feldeffekttransistor N100 sofort aufgrund des Übergangserfassungssignals eingeschaltet und schließt die Bitleitungen BL1 und BL2 kurz. Somit werden die Potentiale an den Bitleitungen BL1 und 8L2 jeweils auf einen vorbestimmten Pegel gesetzt und der MOS-Feldeffekttransistor N100 wird anschließend abgeschaltet. Wird nach dem Adressenübergang der Auslesevorgang begonnen, so kann das Potential der Bitleitung von dem vorbestimmten Pegel aus schneller erhöht werden, so daß ein Potentialabfall in einer der Bitleitungen BL1 und BL2 schneller erfaßt werden kann.
• Die vorliegende Erfindung kann auch bei einer Ausgangsschaltung einer Speichervorrichtung angewendet werden. So kann beispielsweise die (nicht gezeigte) Ausgangsschaltung an eine Ausgangsseite eines (nicht gezeigten) Leseverstarkers angeschlossen sein, der wiederum mit einer Ausgangsseite der in Fig. 6 gezeigten veränderbaren Lastschaltung 115 verbunden ist. Die Ausgangsschaltung ist eine Dreistufenschaltung mit einem Hochpegel-Ausgangsmodus, einem Niedrigpegel- Ausgangsmodus sowie einem Blockier-Ausgangsmodus. Fig. 8A zeigt Übergänge eines Ausgangssignals der Ausgangsschaltung von einem hohen Pegel zu einem niedrigen Pegel und umgekehrt, wenn das Übergangserfassungssignal nicht zur Steuerung der Ausgangsschaltung verwendet wird. In Fig. 8A und 8B bezeichnet T1 eine Zeit, bei der der Übergang des Ausgangssignals der Ausgangsschaltung beginnt, und T2 eine Zeit eines Adressenübergangs. Dagegen zeigt Fig. 8B Übergänge eines Ausgangssignals der Ausgangsschaltung von dem hohen Pegel zu dem niedrigen Pegel und umgekehrt, wenn die Ausgangsschaltung bei Auftreten des Adressenübergangs in den Blockier- Ausgangsmodus abhängig von einem Übergangserfassungssignal gesteuert wird. Bei dem letzteren in Fig. 8B gezeigten Fall steigt das Ausgangssignal der Ausgangsschaltung von einem mittleren Pegel zwischen dem hohen und niedrigen Pegel auf den hohen Pegel an oder fallt von dem mittleren Pegel auf den niedrigen Pegel ab. Dies hat zur Folge, daß die in Fig. 8A gezeigten Oszillationen (Rauschen) in Fig. 8B beseitigt sind und zusätzlich das Ausgangssignal der Ausgangsschaltung auf dem hohen oder niedrigen Pegel im Vergleich zu dem in Fig. 8A gezeigten Fall innerhalb einer kürzeren Zeit stabilisiert werden kann.
• Des weiteren ist die vorliegende Erfindung nicht auf die zuvor beschriebenen Ausführungsbeispiele beschränkt, sondern es können auch Abwandlungen und Modifikationen vollzogen werden, die ebenfalls in den Bereich der vorliegenden Erfindung fallen.

Claims (7)

1. Adressenübergangserfassungsschaltung zum Erfassen eines Übergangs eines Adressensignals zur Ausgabe eines Übergangserfassungssignals, umfassend:

eine erste Gatterschaltung (10) mit ersten und zweiten Eingangsanschlüssen zum Empfang eines ersten Adressensignals (A) an dem ersten Eingangsanschluß, eine zweite Gatter-Schaltung (11) mit dritten und vierten Eingangsanschlüssen zum Empfang eines zweiten Adressensignals (A) an dem dritten Eingangsanschluß, wobei das erste und zweite Adressensignal von demselben Adressensignal abgeleitet sind und gegenseitig unterschiedliche Phasen aufweisen,

eine erste Last (Z1) zum Rückführen eines Ausgangssignals der ersten Gatter-Schaltung zu dem vierten Eingangsanschluß,

eine zweite Last (Z2) zum Rückführen eines Ausgangssignals der zweiten Gatter- Schaltung zu dem zweiten Eingangsanschluß,

eine dritte Gatter-Schaltung (12, 13), an der die Ausgangssignale der ersten und zweiten Gatter-Schaltung anliegen und welche erste und zweite in Serie zwischen ersten und zweiten Verbindungspunkten geschaltete Feldeffekttransistoren (12, 13) aufweist, wobei das Ausgangssignal der ersten Gatter-Schaltung an dem Gateanschluß des ersten Feldeffekttransistors (12) und das Ausgangssignal der zweiten Gatter-Schaltung an dem Gateanschluß des zweiten Feldeffekttransistors (13) anliegt, so daß der erste und zweite Feldeffekttransistor gleichzeitig für eine bestimmte Zeit eingeschaltet sind, wenn das erste und zweite Adressensignal einen Übergang durchlaufen,

erste und zweite Versorgungsquellen (VDD, GND) zur Erzeugung einer ersten bzw. einer zweiten Versorgungsspannung, und

eine mit dem ersten und zweiten Verbindungspunkt sowie der ersten und zweiten Versorgungsquelle (VDD, GND) verbundene Vorrichtung (Q1, Q2, Z4, Z3), um ein Potential an dem ersten Verbindungspunkt in Richtung der zweiten Versorgungsspannung auf einen ersten logischen Pegel zu ziehen, wenn sowohl der erste als auch der zweite Feldeffekttransistor (12, 13) eingeschaltet ist, und um das Potential an dem ersten Verbindungspunkt in Richtung der ersten Versorgungsspannung auf einen zweiten logischen Pegel zu ziehen, wenn ein Transistor des ersten und zweiten Feldeffekttransistors anschließend ausgeschaltet ist, dadurch gekennzeichnet,

daß die Vorrichtung (Q1, Q10, Z4, Z3) einen Bipolartransistor (Q1, Q10) umfaßt, um das Potential an einem dritten Verbindungspunkt in Richtung der zweiten Versorgungsspannung (GND) zu ziehen, wenn sowohl der erste als auch der zweite Feldeffekttransistor eingeschaltet ist, sowie eine dritte Last (Z4) zum Entladen einer Basisladung des Bipolartransistors, wenn ein Transistor des ersten und zweiten Feldeffekttransistors ausgeschaltet ist, und

daß ein den Übergang des ersten und zweiten Adressensignals anzeigendes Übertragungserfassungssignal an dem dritten Verbindungspunkt bereitgestellt wird.

2. Adressenübergangserfassungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung (Q1, Z4, Z3) des weiteren eine zwischen den dritten Verbindungspunkt und die erste Versorgungsquelle (VDD) geschaltete vierte Last (Z3) umfaßt, wobei der erste und dritte Verbindungspunkt direkt miteinander verbunden sind und der Bipolartransistor (Q1) ein npn-Transistor ist, dessen Basis mit dem zweiten Verbindungspunkt, dessen Kollektor mit dem dritten Verbindungspunkt und dessen Emitter mit der zweiten Versorgungsquelle (GND) verbunden ist, wobei das Übergangserfassungssignal an dem dritten Verbindungspunkt bereitgestellt wird.

3. Adressenübergangserfassungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung (Q10, Z4, Z3) des weiteren eine zwischen den dritten Verbindungspunkt und der ersten Versorgungsspannung (VDD) geschaltete vierte Last (Z3) aufweist, wobei der Bipolartransistor (Q10) ein pnp-Bipolartransistor ist, dessen Basis mit dem ersten Verbindungspunkt, dessen Kolektor mit der zweiten Versorgungsquelle (GND) und dessen Emitter über die vierte Last (Z3) mit der ersten Versorgungsquelle (VDD) verbunden ist, wobei die dritte Last (Z4) die Basisladung des Bipolartransistors in Richtung der ersten Versorgungsspannung (VDD) entlädt und das Übergangserfassungssignal an dem dritten Verbindungspunkt bereitgestellt wird.

4. Adressenübergangserfassungsschaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen Inverter (18) zum Invertieren des von der Vorrichtung (Q1, Q10, Z4, Z3) ausgegebenen Übergangserfassungssignals.

5. Adressenübergangserfassungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste und zweite Last (Z3, Z4) Widerstände sind.

6. Adressenübergangserfassungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Versorgungsquelle (GND) ein Massenpotential ist.

7. Adressenübergangserfassungsschaltung zum Erfassen eines Übergangs eines Adressensignals und zum Ausgeben eines übergangserfassungssignals, mit mehreren Erfassungsschaltungen (17&sub0;, 17n) gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die beiden Eingangssignale ( , ) jeder Erfassungsschaltung jeweils von dem gleichen Bit des Adressensignals abgeleitet sind, jedoch gegenseitig unterschiedliche Phasen aufweisen,

daß die erste und zweite Versorgungsqueilen (VDD, GND) durch eine gemeinsame erste und zweite Versorgungsspannungsquelle (VDD, GND) erzeugt werden, daß ein gemeinsamer Verbindungspunkt (NNP) vorhanden ist, der die Ausgänge der Erfassungsschaltungen (170 - 17n) miteinander verbindet,

daß eine gemeinsame Last (R3) zwischen die erste gemeinsame Versorgungsquelle (VDD) und den gemeinsamen Verbindungspunkt (NNP) geschaltet ist,

daß ein Erfassungssignal an dem Bipolartransistor jeder Erfassungsschaltung (17&sub0; - 17n) bereitgestellt und dem gemeinsamen Verbindungspunkt (NPP) zugeführt wird, und daß das einen Übergang in mindestens einem der Adressensignalbits anzeigende Übergangserfassungssignal an dem gemeinsamen Verbindungspunkt (NNP) bereitgestellt wird.