DE3490015T1

DE3490015T1 - Abfragbarer CMOS Schalter

Info

Publication number: DE3490015T1
Application number: DE19843490015
Authority: DE
Original assignee: Storage Technology Partners, Santa Clara, Calif.
Priority date: 1983-01-25
Filing date: 1984-01-23
Publication date: 1985-05-30
Also published as: JPS60500357A; WO1984003012A1; CA1199685A; DE3490015C2; US4495629A; JPH0736508B2

Description

Die Erfindung betrifft den Entwurf von hochintegrierten (LSI) und sehr hoch integrierten (VLSI) Schaltkreisen für Schaltungsbausteine, die komplementäre Metalloxidhalbleitertechnologie (CMOS) verwenden. Insbesondere betrifft die Erfindung den Entwurf einer verbesserten CMOS-Schältung, welche einen Schalter und ein Schieberegister kombiniert, um eine Zeitbeschränkung auszuschalten, die bei bekannten Entwürfen solcher Schaltungen vorhanden waren.

Die Zentraleinheit (CPU) eines großen Computersystems besteht im allgemeinen aus Schaltern, Logikschaltnetzen Logik und einem Taktsystem. Die Schalter sind in Gruppen angeordnet, welche manchmal Register genannt werden und entsprechen der Größe des im Computersystem verwendeten Wortes (ein "Wort" ist eine vorgegebene Anzahl von Bits). Zwischen den Gruppen der Schalter befinden sich Logikschaltnetze, d.h. Logikschaltungen, welche keine Daten speichern.

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Am Ende eines Taktzyklus, der auch der Beginn des nächsten Taktzyklus ist, werden die Daten am Ausgang des Schaltnetzes in einer Gruppe von Schaltern gespeichert. Diese Daten erscheinen am Ausgang der Gruppe von Schaltern und daher am Eingang des Logikschaltnetzes , das an die Ausgänge der Gruppe von Schaltern angeschlossen ist. Die Logikschaltung führt die gewünschte logische Funktion mit den Daten durch und am Ende des Taktzyklus wird die Ausgabe der Schaltlogik in der nächsten Gruppe von Schaltern gespeichert. Dieser Vorgang wird beim Betrieb des Computersystems immer wieder wiederholt; d.h. Daten werden von einem Logikschaltnetz verarbeitet, gespeichert, zur nächsten Gruppe eines Logikschaltnetzes weitergeleitet, verarbei- ° tet, gespeichert usw.

Durch die Entwicklung von LSI und VLSI Technology sind Computersysteme physisch kleiner geworden. Die Verfügbarkeit von einer großen Anzahl von Logikschaltungen in kleinen Paketen ermöglichte es dem Computerkonstrukteur, in dem Computer Besonderheiten vorzusehen, welche die Zuverlässigkeit und Prüfbarkeit des Systems erhöhen. Eine solche Besonderheit wäre vor der Verfügbarkeit von LSI und VLSI als zu teuer angesehen worden.

Ein heute bei großen Computersystemen übliche Besonderheit ist ein "abfragbarer Schalter". Ein abfragbarer Schalter ist ein Schalter, der durch die Verwendung eines geeigneten Taktsignals in eine Stufe eines Schieberegisters umgewandelt werden kann. Der abfragbare Schalter gestattet es ferner, daß der Inhalt des erhaltenen Schieberegisters "abgefragt" wird, indem der Inhalt zur Überprüfung rausgeschoben wird. Das Schieberegister und daher der Schalter können auch mit neuen Inhalten beladen werden, indem neue Daten hineingeschoben werden.

Wenn die oben beschriebenen Schalter in dem Aufbau vorgesehen werden, dann lassen sich ausgewählte Gruppen zur Bildung von Schieberegistern miteinander verbinden.

Zu jeder Zeit können die korrekten Zeitsignale den 5

Betrieb der CPU stoppen und die Inhalte der Schalter zur Überprüfung an eine Bedienerkonsole des Computers rausschieben; oder es kann eine bekannte Gruppe von Daten von der Computerkonsole in die Schalter geschoben werden. Es ist überflüssig zu erwähnen, daß diese Fähigkeit ein leistungsfähiges Merkmal zum Überprüfen eines Großcomputers darstellt. Wird beispielsweise festgestellt, daß die Instruktion zur Division mit Fließkomma das falsche Resultat gibt, dann können die betroffenen Schalter mit einer bekannten Gruppe

von Zahlen beladen werden, indem ihnen bekannte Zahlen eingegeben werden. Man kann dann der CPU gestatten, die Rechnung jeweils mit einem Zyklus je Zeit durchzuführen. Am Ende jedes Zyklus können die Inhalte der Schalter rausgeschoben und überprüft werden. Wenn die Schal-

ter das richtige Ergebnis haben, kann dieses wieder in die Schalter zurückgeschoben werden und der CPU wird es dann gestattet, den nächsten Zyklus zu durchlaufen.: Dieser Vorgang setzt sich fort, bis ein unrichtiges Ergebnis festgestellt wird. Auf diese Weise kann der

für das unrichtige Ergebnis verantwortliche Schaltkreis leicht gefunden und ausgetauscht werden. Demgegenüber kann ohne diese Prüfmöglichkeit die Isolierung der fehlerhaften Schaltung sehr schwierig sein, weil die Schaltung sehr groß ist und weil viele Taktzyklen bei der Division mit Fließkomma betroffen sind.

Mit Hilfe der CMOS VLSI Technologie ist es möglich, ein zu allgemeinen Zwecken dienendes Register (GPR) auf einem einzigen Chip herzustellen; vgl. beispielsweise .'..-■

die anhängige US-Patentanmeldung Nr. 06/468 602, die am 22. Februar 1983 mit dem Titel "Zu allgemeinen Zwecken dienendes CMOS-Register mit vielen Eingängen", Anwaltsakte Nr. CRC-113, die demselben Anmelder wie von dieser Anmeldung übertragen wurde. Ein GPR ist, wie sein Name schon sagt, ein zur allgemeinen Zwecken dienendes Register, das je nach Bedarf überall in einer CPU zur vorübergehenden Speicherung von Daten verwendet werden kann. Da das Einzelchip GPR verhältnismäßig billig ist und nur wenig Platz einnimmt, läßt es sich leicht in großen Computersystemen verwenden; vor der Entwicklung von LSI und VLSI war jedoch ein GPR Register als zu teuer angesehen.

Ein GPR kann, wie dies weiter unten erläutert wird,

zur Speicherung des Verlaufs der Inhalte der Schalter verwendet werden. Dieser Verlauf kann wiederum verwendet werden, um Schaltkreisfehler aufgrund von zufälligen , Fehlern zu isolieren und andere Fehlererkennungsfunktioneh durchzuführen. Beispielsweise am Ende eines Taktzyklus, wenn die Ausgaben des Logikschaltnetzes in die Schalter geladen werden, können einige bestimmte dieser Ausgaben auch in die benachbarten GPRs geladen werden. Während sich somit die Inhalte der Schalter mit jedem Zyklus verändern, enthalten die GPRs eine Verlaufsgeschichte der vorhergehenden Inhalte der Schalter. Ferner kann eine Fehlererkennungslogik in die Logikschaltnetze eingebaut sein, z.B. es können Paritätsbits dem Wort hinzugefügt werden, es kann eine Paritätserzeugungs- und Prüfschaltung zu dem Logikschaltnetz hinzugefügt werden und die Ausgaben von redundanten Schaltungen können zugefügt und ihre Ausgaben überprüft werden, um zu sehen, ob sie identisch sind.

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Somit kann, unter Heranziehung des Beispiels der obigen Division mit Fließkomma, der Betrieb der CPU angehalten werden und die Datenwörter aus den GPRs, die vier. Zyklen vorher gespeichert wurden, können in die geeigneten Schalter geladen werden, falls die Fehlererkennungsschalter einen Fehler nach dem vierten Zyklus der Berechnung erkennt und zu dem Zeitpunkt kann die CPU erneut gestartet werden. Falls der Fehler durch ein Zufalisversagen verursacht wurde, beispielsweise durch

-|0 einen Störimpuls in der Versorgungsspannung, dann wird ein zweiter Anlauf bei der Durchführung der Berechnung erfolgreich sein. Dieses erneute Versuchen erhöht die Zuverlässigkeit des Systems wesentlich, da viele Fehler Zufallsfehler und somit korrigierbare Fehler sind.

Wird jedoch der Fehler durch ein Schaltkreisversagen hervorgerufen, dann tritt er wieder auf und die entsprechenden Schalter können dann von der Bedienungsperson bei einem Versuch zur Isolierung der fehlerhaften Schaltung abgefragt werden.

Obgleich das obige Fehlererkennungsverfahren die Zuverlässigkeit und Überprüfbarkeit des Computersystems wesentlich verbessert, ist leider nur der halbe Taktzyklus typischerweise für das Erkennen solcher Fehler verfügbar. Dies wird weiter unten näher erläutert, es beruht jedoch im wesentlichen auf der Tatsache, daß das Taktsignal sich in einem vorgegebenen Zustand befinden muß, wenn der CPU-Betrieb angehalten wird.

Reicht diese Zeit (wenn sich der Taktimpuls in seinem/ vorgegebenen Zustand befindet) nicht aus, um die Fehler

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zu entdecken, dann muß die Taktperiode verlängert werden, was den Betrieb des Computersystems verlangsamt. Was daher neben anderen Dingen gebraucht wird, ist ein Mittel zur Erkennung der Fehler zu jeder Zeit während des Taktzyklus, um dadurch die Arbeitsgeschwindigkeit des Computersystems nicht auf Kosten der Zuverlässigkeit herabzusetzen.

Zusammenfassung der Erfindung

Es ist daher Aufgabe der vorliegenden Erfindung, ein Computersystem zu schaffen, das eine Fehlererkennung und eine Korrekturmöglichkeit ohne Beeinträchtigung der Arbeitsgeschwindigkeit aufweist.

Es ist ferner Aufgabe der vorliegenden Erfindung, einen abfragbaren CMOS-Schalter zu schaffen, der keinen Begrenzungsfaktor hinsichtlich der Arbeitsgeschwindigkeit des Computersystems, in welchem der Schalter verwendet wird, darstellt.

Insbesondere ist es Aufgabe der vorliegenden Erfindung, einen derartigen abfragbaren CMOS-Schalter zu schaffen, __ bei dem die Schalterausgabe auf Fehler während des gesamten Taktzyklus anzeigbar ist.

Diese und andere Aufgaben der vorliegenden Erfindung werden durch eine einzigartige Kombination von zweckmäßigen Merkmalen verwirklicht, die ein abtastbarer CMOS-Schalter hat. Vorteilhafterweise verwendet die Erfindung beispielsweise das gleiche Taktsignal und dessen Komplement, um den Betrieb sowohl des Master und des Slave-Teils des Schalters zu steuern. Dies gewährleistet, daß beide von den gleichen lokalen Takttreibern getrieben werden können, so daß jede

Taktverschiebung ausgeschaltet wird. Ferner wird ein verkürztes Taktsignal anstelle einer Rechteckwelle verwendet, um zusätzliche Zeit für die Fehlererkennungsschaltung zur Durchführung ihrer zugewiesenen Aufgabe zu schaffen. Schließlich wird eine getrennte Stufe für den Ausgabeabschnitt verwendet. Im Gegensatz dazu haben bekannte Konstruktionen den Slave-Abschnitt des Schalters als Ausgabeabschnitt verwendet, was jedoch den Betrieb des Schalters aufgrund der Anwesenheit der elektrischen Last des nächsten Eingabeabschnitts verlangsamt.

Die Kombination der oben beschriebenen Merkmale ■ schafft eine abfragbare Speicherschaltung, welche

für Hochgeschwindigkeits-Computersysteme verwendbar ist. Vorteilhafterweise wird bei der Verwendung eines derartigen abfragbaren Schalters oder Speichers die Zykluszeit im Computersystem durch die Schaltungsverzögerungen des Logikschaltnetzes, durch die Drahtverzögerung, durch die Bausteinverzögerungen etc. begrenzt und wird nicht durch den abfragbaren Schalter beschränkt,

Kurzbeschreibung der Zeichnungen

Die obigen und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden genaueren Beschreibung deutlicher, die in Verbindung mit den beiliegenden Figuren erfolgt, in denen:

Figuren la und Ib jeweils eine Logikzeichnung und

ein Taktdiagramm für eine typische CMOS-Speicherschaltung darstellen;

. 9·

Figuren 2a, 2b und 2c jeweils eine Logikzeichnung einer Kombination einer Schaltung aus einem CMOS-Speicher/Schieberegister, eine für die Schalter/Schieberegisterschaltung erforderliche Taktimpuls-Dekodierschaltung und die anwendbaren Zeitdiagramme darstellen;

Figur 3 eine Logikzeichnung einer verbesserten

Kombination von Schalter/Schieberegisterschaltung ist;

Figur 4 zeigt die Verwendung der Kombination von, Schalter/Schieberegisterschaltungen beim Aufbau eines modernen Computersystems;

Figuren 5a und 5b sind jeweils logische Zeichnungen und Taktdiagramme für eine Taktimpuls-Verkürzungsschaltung; und

Figuren 6a und 6b sind jeweils logische Zeichnungen

und Taktimpulsdiagramme für eine kombinierte Schalter/Schieberegisterschaltung, die gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung gebaut ist.

Detaillierte Beschreibung der Erfindung

Nachfolgend wird eine Beschreibung der für bestmöglich gehaltenen Ausführungsform der Erfindung gegeben. Diese Beschreibung wird lediglich zum Zwecke der Beschreibung des allgemeinen Prinzips der Erfindung gemacht und soll keine Beschränkung darstellen. Der wahre Schutzbereich der Erfindung soll in Verbindung mit den anhängenden Ansprüchen bestimmt werden.

Um die vorliegende Erfindung zu schätzen und besser zu verstehen, werden zunächst bekannte Speicherschaltungen und bekannte Kombinationen von Schaltern und Schieberegistern in Verbindung mit den Figuren la und 2a 5

erläutert.

Figur la ist eine Logikdarstellung eines typischen Schalters, der auf CMOS LSI und VLSI Chips verwendet

wird. Der Schalter besteht aus zwei Abschnitten, nämlich 10

dem Master-Abschnitt 10 dem Slave-Abschnitt 11. Jede Stufe besteht aus zwei Übertragungsgliedern, die mit einem T und einer Zahl bezeichnet sind, beispielsweise Tl, T2, ..., und zwei Invertern, die mit einem I und einer Zahl bezeichnet sind, beispielsweise II, 12,

Ein Übertragungsglied ist eine Schaltung, die aufgesteuert wird, wenn das Signal am Steuereingang, der als kleiner Kreis dargestellt ist, niedrig ist und das abgeschaltet wird, wenn das Signal an diesem Steuereingang hoch ist. Wenn das Übertragungsglied aufgesteuert wird, dann wirkt das Glied als geschlossener Schalter und ein Signal kann hindurchlaufen. Wenn das Übertragungsglied gesperrt wird, dann wirkt es

als offener Schalter und ein Signal wird daran gehindert, hindurchzulaufen· In den Figuren ist das Signal C das Taktsignal, während das Signal C* das Komplement des Taktsignals ist. Somit haben C und C* immer entgegengesetzte logische Werte; wenn C hoch ist, ist

C* niedrig und umgekehrt.

Ein Inverter ist eine Schaltung, dessen Ausgabe immer die umgekehrte Polarität wie seine Eingabe hat.

.

Der Schalter gemäß Figur la funktioniert auf die folgende Weise: Wenn das Taktsignal C hoch ist, ist C* niedrig und die Übertragungsglieder Tl und T4 werden aufgesteuert, während die Übertragungsglieder T2 und T3 5

gesperrt werden. Das Daten-Ein-Signal DI wird durch Tl geleitet, von Il invertiert, durch 12 erneut auf seine ursprüngliche Polarität umgedreht, jedoch durch T2 blockiert. Die Ausgabe Il wird ebenfalls durch T3 blockiert. Wenn das Taktsignal seine Polarität

umkehrt, ist C niedrig und C* und die übertragungsglieder Tl und T4 werden abgesperrt während die Glieder T2 und T3 durchgesteuert werden. Das Signal am Ausgang von 12 (das gleiche Signal wie DI) wird somit an den Eingang von Il gelegt. Dies "schaltet" das Eingangssignal

in den Master-Abschnitt 10 des Schalters, da das Signal durch die von Il und 12 gebildete Schleife zirkuliert.

Zur gleichen Zeit wird das Übertragungsglied T3 aufge-

steuert und das Eingangssignal DI erscheint nach zweima-20

liger Umkehr durch Il und 13 am Ausgang als das Signal

Q. Wenn das Taktsignal wieder hoch wird, ist C hoch und C* niedrig und die Übertragungsglieder des Schalters sind in ihren ursprünglichen Zustand zurückgeführt.

Da T3 gesperrt ist und T4 leitet, wird das Eingangssig-25

nal nun in den Slave-Abschnitt 11 des Schalters gespeichert.

Figur Ib ist ein Impulsdiagramm für den Schalter von Figur la unter Darstellung des Signals DI, des Signals

C, der Ausgabe M des Master-Abschnitts 10 und der Ausgabe Q des Slave-Abschnitts 11. Das Eingangssignal wird aus Anschaulichkeitsgründen in Form von einigen scharfen Spitzen dargestellt (diese Spitzen sind im

allgemeinen nicht charakteristisch für logische Signale). 35

Die Spitzen können jedoch Rauschen oder andere unerwünschte Diskontinuitäten darstellen, welche auf dem Datensignal auftreten; und, wenn zu keinem anderen Grund, stellen die Spitzen wirksam dar, wann das Äusgangssignal M an den Eingang DI angeschlossen ist und wann nicht. Schaltungsverzögerungen sind in Figur Ib nicht gezeigt, um das Impulsdiagramm leichter verständlich zu machen.

Unter weiterer Bezugnahme auf Figur Ib ist erkennbar, 10

daß während eines ersten Taktimpuls-Unterzyklus, d.h. zwischen den Zeiten tpO und tpl das Taktsignal C hoch ist, Tl ist aufgesteuert und die Ausgabe M des Master-Abschnitts des Schalters 10 folgt dem Eingangssignal Dl. Zur Zeit tpl, also beim Beginn des nächsten Takt-

impuls-Unterzyklus, gelangt das Eingangssignal DI in den Master-Abschnitt 10 des Schalters und, da T3 aufgesteuert ist, gelangt es weiter zum Ausgang Q des Slave-Abschnitts 11. Während des zwischen tpl und tp2 definierten Taktimpuls-Unterzyklus wird die Ausgabe

M des Master-Abschnitts 10 nicht durch Veränderungen von DI beeinflußt, da Tl abgeschaltet ist und die Ausgabe Q des Slave-Abschnitts 11 konstant bleibt. Bei tp2 sind alle Inhalte des Master-Abschnitts 10 in den Slave-Abschnitts 11 eingegeben. Der Taktimpuls-

Unterzyklus zwischen tp2 und tp3 ist ähnlich dem zwischen tpO und tpl und die Ausgabe M des Master-Abschnitts 10 folgt wiederum dem Eingangssignal DI.

Gemäß Figur Ib wird ein Taktzyklus als die Zeit zwischen

den abfallenden Flanken des Taktsignals C, z.B. tpl bis tp3, tp3 bis tp5 etc. definiert. Der Master-Slave-Schalter gewährleistet, daß die Ausgabe Q des Schalters während des gesamten Zyklus konstant ist und durch

Änderungen am Eingang unbeeinflußt bleibt und den . ■ ,

-VZ-

gleichen logischen Wert wie der Eingang unmittelbar vor dem Start des Zyklus hat.

Figur 2a zeigt, wie der Schalter von Figur la in eine

■

Kombination von Schalter und Schieberegisterstufe umgewandelt werden kann, wenn zwei Übertragungsglieder T5 und T6 hinzugefügt werden. Drei verschiedene Taktsignale A, B und C werden verwendet, um den Betrieb der Schaltung zu steuern. Jedes dieser Taktsignale konnte von einem Haupttaktsignal auf gut bekannte Weise von einem Fachmann abgeleitet werden. Eine zusätzliche Schaltung, wie sie in Figur 2b dargestellt ist, ist erforderlich, um das Taktsignal sperrend zu takten.

Wenn die Schaltung gemäß Figur 2a als Schalter eingesetzt wird, dann wird das Signal A niedrig gehalten und das Signal B hoch. Die zwei Eingangs-NAND-Glieder 17 (Figur 2b) werden von dem hohen Signal B und dem Taktsignal C* freigegeben und erzeugt das Signal (BC)* und über den Inverter 19 sein Komplement BC. Diese zwei Signale sind phasengleich mit den Taktsignalen C bzw. C*. Da A niedrig ist und demnach A* hoch, wird das Übertragungsglied T5 (vgl. Figur 2a) gesperrt und T6 aufgesteuert und die Schaltung wird von dem Taktsignal C gesteuert, wie dies in der Beschreibung von Figur 1 erläutert wurde.

Wenn die Schaltung von Figur 2a als Schieberegisterstufe verwendet wird, dann wird das Taktsignal C niedrig gehalten. Das zwei Eingänge aufweisende NAND-Glied 17 wird von dem hohen Signal C* freigegeben. Das Taktsignal B erzeugt das Signal (BC)* und über den Inverter 19 sein Komplement BC. Die Signale BC und (BC)* sind

phasengleich mit den Signalen B bzw. B*. 35

Figur 2c zeigt das Impulsdiagramm für die Schaltung von Figur 2a, wenn diese als Schieberegisterstufe arbeitet. Zur Zeit tp6 ist T5 durchgesteuert und

das Einschiebesignal SI aus der vorhergehenden Stufe 5

des Schieberegisters wird durch Tl invertiert. Zur

Zeit tp7 wird das Signal SI in den Master-Abschnitt gebracht. Zur Zeit tp8 wird T3 von dem Signal (BC)* aufgesteuert und das Signal SI erscheint am Schiebeausgang SO. Zur Zeit tp9 schaltet der Slave-Abschnitt 10

das Eingabesignal SI.

* ■ ' ■

Somit steuert das Taktsignal A^wie oben beschrieben, den Betrieb des Master-Abschnitts und das Taktsignal B steuert den Betrieb des Slave-Abschnitts, wenn die

Schaltung als Schieberegister verwendet wird. Die zwei Taktsignale A und B sind "verkürzt" dargestellt, was weiter unten erläutert wird.

Die bekannte Schaltung von Figur 2a hat zwei inhärente

Nachteile: (1) Die Schaltung von Figur 2b bewirkt eine Verzerrung zwischen dem Taktsignal C, welches den Master-Abschnitt steuert, wenn die Schaltung als Schalter verwendet wird, und dem Taktsignal BC, welches den Slave-Abschnitt steuert. Dies bedeutet, daß T3

nicht genau zu der gleichen Zeit gesperrt wird, zu der Tl durchgesteuert wird. Daher kann das Eingangssignal DI vorübergehend am Ausgang erscheinen und könnte als tatsächliches Signal von dem an den Ausgang angeschlossenem Logikschaltnetz interpretiert werden.

(2) Der Schieberegisterausgang SO und der Schalterausgang Q stellen den gleichen Punkt dar. Die zum Anschließen von SO an den nächsten Eingang SI erforderliche Verdrahtung kann verhältnismäßig lang sein und die an Q angeschlossene Schaltung entladen.

. ■

Beide oben beschriebenen, beim Stand der Technik auftretenden Probleme können durch Verlangsamung des Taktimpulses C gemildert werden. Das Verlangsamen

des Taktimpulses C hat jedoch einen direkten Einfluß 5

auf die Zykluszeit des Systems, in dem der abfragbare Schalter verwendet wird und verlangsamt daher die gesamte Arbeitsgeschwindigkeit des Systems in unvorteilhafter Weise.

Figur 3 zeigt ein Logikschaltbild einer Kombination von Schalter/Schieberegisterschaltung, welche beide Nachteile der Schaltung gemäß Figur 2a überwindet. Die Schaltung gemäß Figur 3 wird direkt von den Taktsignalen A, B und C gesteuert und die Schaltung nach Figur 2b ist nicht erforderlich, wodurch das Verzerrungsproblem von Figur 2 ausgeschaltet wird.

Wenn die Schaltung gemäß Figur 3 als Schalter verwendet wird, dann werden die Signale A und B niedrig gehalten und das übertragungsglied T5 gesperrt, während T6 aufgesteuert ist. Der Master-Abschnitt des Schalters, Tl, II, T2 und 12 und der Slave-Abschnitt T3, 13, T4 und 14 arbeiten unter Steuerung vom Taktsignal C, wie dies in Verbindung mit der Beschreibung von Figur 1 erläutert wurde. Das Impulsdiagramm von Figur 2c, bei dem das Signal B anstelle von BC verwendet wird, ist ebenfalls auf Figur 3 anwendbar, wenn die Schaltung von Figur 3 als Schieberegisterstufe eingesetzt wird. Die Schaltung nach Figur 3 funktioniert in der als Schieberegister nach Figur 2 beschriebenen Weise mit der Ausnahme, daß die Schaltung von Figur 3 einen getrennten Slave-Abschnitt T7, 15, T8 und 16 hat. Somit entlädt der Ausgang go nicht die an Q angeschlossene Schaltung.
35

Figur 4 zeigt, wie die Kombination von Schalter/Schieberegister gemäß Erfindung in einer CPU verwendet werden kann. Es sind drei Gruppen von Schaltern 20a ... 2On, 24a ... 24n und 28a ... 28n verwendet. Der SO-Ausgang jedes Schalters ist an den SI-Eingang des nächsten Schalters angeschlossen, so daß alle dargestellten Schalter ein einziges Schieberegister bilden. Die verschiedenen Taktimpulseingänge für jeden Schalter sind an jeder Schaltergruppe 20, 24. und 28 als CLKS mit einem Eingang dargestellt.

Zwischen den Gruppen von Schaltern liegen Blöcke 32 und 33, welche die Logikschaltnetze und Fehlererkennungslogiken darstellen. Außerdem sind in den Blöcken 32 und 33 Allzweckregister (GPR) eingeschlossen, welche anzeigen, daß die Ausgaben von einigen der Schalter ebenfalls in einem GPR gespeichert werden. Wie zuvor erwähnt, können somit Daten in die Schalter 2 0 am Ende eines Zyklus eingegeben werden und erscheinen ^ an den Ausgängen Q, gelangen durch Logikschaltnetze und Fehlererkennungslogikschaltungen 32, die GPRs enthalten können oder auch nicht, und werden in andere Schalter 24 am Ende des Taktzyklus eingegeben.

Wenn ein Fehler bekannt wird, wird der CPU-Takt angehalten und einer von zwei Wegen kann eingeschlagen werden: 1. Die CPU kann "aufgefrischt" und wieder gestartet werden. Dies erfolgt dadurch, daß die betroffenen Schalter mit Daten beladen werden, die in den GRPs gespeichert sind und eine geeignete Anzahl von Zyklen vorher auftraten (der Mechanismus dafür ist in Figur 4 nicht dargestellt), und dann wird der gleiche Ablauf noch einmal versucht, welcher den Fehler verursachte. War der Fehler auf ein vorübergehendes Problem zurückzuführen, dann sollte

der erneute Versuch erfolgreich sein. War andererseits der Fehler von einem Bauteilversagen verursacht, dann tritt er wieder auf.

2. Die Schalter/Schieberegisterschaltung kann als Schieberegister verwendet werden und die Daten, welche den Fehler hervorriefen, können zu der Konsolen-CPU ausgegeben werden. Die Daten können von der Konsolen-CPU gespeichert und wieder zurück in die Schalter geschoben werden und die CPU kann einen oder mehrere Zyklen durchführen, wobei sie den Fehler wiederholt. Die Daten in den Schaltern, welche den Fehler einschließen, können dann an

die Konsol-CPU ausgegeben werden. Die Daten vor 15

und nach dem Betrieb, welcher den Fehler verursacht hat, sind nun bekannt, und zwar ebenso wie der Betrieb, der zu dem Zeitpunkt durchgeführt wurde., als der Fehler auftrat und es können Anstrengungen unternommen werden, um diesen Fehlergrund zu isolieren.

Wenn entweder die Schaltungen von Figur 2 oder 3 für die Schalter 20, 24 und 28 von Figur 4 verwendet werden

oder wenn das Taktsignal C (Figur Ib) zur Steuerung 25

dieser Schalter herangezogen wird, dann liegt auf der CPU-Auslegung eine wesentliche zeiteinschränkende Bedingung. Zur Erklärung wird auf die Figur Ib hingewiesen, wobei der Takt-Unterzyklus zwischen tpl und tp2 gleich wie die Zeit ist, in der das logische Schaltnetz arbeitet und die Fehlererkennungsschaltung nach Fehlern sucht. Zur Zeit tpl werden die Daten in den Master-Abschnitt des Schalters eingegeben und erscheinen am Ausgang Q des Schalters. Zur Zeit tp2

werden die Daten in. den Slave-Abschnitt des Schalters 35

-Vf-

eingegeben. Wenn der Fehler zwischen den Taktimpuls-Unterzykluszeiten tp2 und tp3 festgestellt wird, wird das Übertragungsglied Tl aufgesteuert und der Ausgang M des Master-Abschnitts folgt dem Eingang DI. Wenn der Takt C angehalten wird, dann geht er auf einen niedrigen Wert über und der Slave-Abschnitt hält an seinem Eingang den jeweils vorhandenen logischen Wert fest. Somit können die Inhalte des Slave-Abschnitts, die zu Beginn des Zyklus vorhanden waren, verändert

werden.

Ein Weg, um das oben beschriebene Problem zu vermeiden, besteht darin, den Taktimpulszyklus länger zu machen,

so daß die Fehlererkennungsschaltung in der Lage ist, 15

einen Fehler bei niedrigem Taktimpuls C zu erkennen, d.h. während des zwischen tpl und tp2 definierten Taktimpuls-Unterzyklus. Wie jedoch zuvor erläutert, ist es zweckmäßig, ein Computersystem mit höchstmöglicher Geschwindigkeit zu betreiben, um einen maximalen

Wirkungsgrad zu erzielen. Die Zykluszeit soll daher die minimale Zeit sein, welche es der langsamsten Gruppe von Logikschaltnetzen erlaubt, zu funktionieren.

Die Figuren 5 und 5b zeigen, wie das Taktsignal "abge-

hackt" werden kann und erläutert die Vorteile des Abhackens. Figur 5a zeigt, wie das Signal CLK an einen Eingang eines zwei Eingänge aufweisendes NAND-Glieds 4 0 und an den anderen Eingang durch eine gerade Zahl von Invertern 42-45 angelegt wird. Figur 5b ist ein

Taktimpulsdiagramm für die Schaltung nach Figur 5a. Das Signal DCLK ist durch die Inverter 42-45 um eine Zeit verzögert, die der Zeit zwischen tplO und tpll entspricht. Während der Zeit zwischen tpll und tpl2 sind sowohl CLK und DCLK hoch und die Ausgabe des

NAND-Glieds 40 ist niedrig. Diese Ausgabe wird von

-anInverter 41 invertiert, um das Taktsignal CC zu bilden. (Aus Gründen der Vereinfachung sind die Schaltungsverzögerungen des NAND-Glieds 40 und des Inverters

41 nicht in Figur 5 gezeigt).
5

Wenn der abgehackte Taktimpuls CC anstelle des rechteckigen Taktimpulses C von Figur 1 verwendet wird, dann ist die Zeitspanne, über die das Taktsignal niedrig ist, verlängert. Das heißt, während der rechteckige Taktimpuls C über 50 % des Zyklus niedrig ist, kann der abgehackte Taktimpuls CC in dem dargestellten Beispiel über 90 % des Zyklus niedrig sein. Es wird darauf hingewiesen, daß die abgehackten Taktsignale A und B von Figur 2c, die in Verbindung mit dem Betrieb .

der hierin beschriebenen abfragbaren Schalter- bzw. Speicherschaltungen verwendet werden, von dem Taktsignal CLK (oder von einem anderen Haupttaktsignal) in einer ähnlichen Weise wie die in Figur 5a dargestellte erzeugt

werden könnten.
20

Bei Verwendung des abgehackten Taktimpulses CC beginnt der Zyklus bei tpl2 (siehe Figur 5b) wenn die Daten am Eingang des Schalters in den Master-Abschnitt eingegeben werden und außerdem an dem Ausgang erscheinen. Die Fehlererkennungsschaltung hat somit die Zeit zwischen tpl2 und tpl3, während der Taktimpuls CC niedrig ist, um Fehler zu erkennen. Zur Zeit tpl3 wird die Eingabe in den Master-Abschnitt des Schalters eingespeichert und der nächste Zyklus beginnt bei tpl4. Wie man erkennt, verlängert der abgehackte Taktimpuls CC die für die Fehlererkennungsschaltung zur Verfügung stehende Zeit zur Erkennung eines Fehlers wesentlich.

Eine Logikschaltbild von einer verbesserten Version " des Schalters nach Figur 3 ist in Figur 6a dargestellt und das entsprechende Taktimpulsdiagramm ist in Figur 6b gezeigt. Wenn die Schaltung als Schalter verwendet wird, bilden die Elemente T20, 120, T21 und 121 den Master-Abschnitt und die Elemente T22, 122, T23 und . 123 den Slave-Abschnitt. Während dieses Arbeitszustands (wenn die Schaltung als Schalter verwendet wird), sind die Taktsignale A und B niedrig, die Übertragungs-"¹O glieder T24 und T26 gesperrt und die Übertragungsglieder T25 und T27 aufgesteuert. Es wird darauf hingewiesen, daß die Polaritäten des Taktsignals C an den Übertragungsgliedern entgegengesetzt zu den bei den vorhergehenden Schalterbeispielen der Figuren 1, 2 und 3 sind.

Bei dem Taktimpulsdiagramm gemäß Figur 6b erkennt man, daß vor dem Zeitpunkt tpl5 das Taktsignal C niedrig und T20 aufgesteuert ist. Somit liegt das durch 120 invertierte Eingangssignal DI am Eingang von T22, der gesperrt ist. Zur Zeit tpl5 wird das Taktsignal hoch. Daher wird T20 gesperrt und T21 durchgesteuert, was das Signal DI in den Master-Abschnitt des Schalters speichert. T22 wird ebenfalls bei tpl5 aufgesteuert und das Eingangssignal DI erscheint am Ausgang Q.

zur Zeit tpl6 wird das Taktsignal C niedrig, was T22 sperrt und T23 durchsteuert und das Eingabesignal in den Slave-Abschnitt des Schalters speichert.

Der Taktimpuls ist gemäß Darstellung die Zeit zwischen tpl5 und tpl7. Die Zeit zwischen tpl5 und tpl6 ist kurz im Vergleich zur Zeit, die für die Funktion der Fehlererkennungsschaltung erforderlich ist. Daher könnte ein Fehler während dieser Zeit in keinem Fall entdeckt werden. Somit hat dieser Teil des Taktzyklus zwischen tpl5 und tpl6 keinerlei Bedeutung. Wenn anderer-

seits ein Fehler zwischen tpl6 und tpl7 entdeckt wird, dann ist das Taktsignal niedrig und kann gestoppt werden, ohne daß die Eingabe veranlaßt wird, in den Master-Abschnitt des Schalters eingespeichert zu werden. ^ Die Schaltung liefert somit den gesamten nutzbaren Zyklus, damit die Fehlererkennungsschaltung funktionieren kann.

Wenn die Schaltung gemäß Figur 6a als Schieberegister-"Ό stufe verwendet werden soll, dann wird das Taktsignal C niedrig gehalten. Das Übertragungsglied T22 wird gesperrt und T22 wird aufgesteuert. Ira Beispiel von Figur 3 diente der Master-Abschnitt des Schalters außerdem als der Master-Abschnitt der Schieberegisterstufe, da er die beim Anhalten des Taktgebers zu verschiebenden Daten speicherte. Im Gegensatz dazu werden bei der verbesserten Schaltung nach Figur 6a beim Anhalten des Taktgebers die zu verschiebenden Daten im Slave-Abschnitt des Schalters gespeichert. Somit wird der Slave-Abschnitt des Schalters der Master-Abschnitt der Schieberegisterstufe und die Elemente T24, 124, T25 und 125 sind der Slave-Abschnitt des Schieberegisters.

Das Taktimpulsdiagramm von Figur 2c gilt ohne das Signal BC auch für die Schaltung nach Figur 6a, wenn dieses im Schieberegistermodus arbeitet. Das Taktsignal A geht hoch, schaltet T24 ein und überträgt die im Master-Abschnitt der Schieberegisterstufe gespeicherten Daten (welches der Slave-Abschnitt des Schalters ist) an den Ausgang SO. Wenn das Taktsignal A niedrig wird, wird T24 gesperrt, T25 geöffnet und die Daten werden in den Slave-Abschnitt der Schieberegisterstufe eingegeben. Ferner geht der Taktimpuls B hoch, das Übertragungsglied T26 wird durchgesteuert und das Eingangssignal

SI vom Ausgang der vorhergehenden Stufe des Schieberegisters wird an den Eingang des Master-Abschnitts der Schieberegisterstufe gelegt. Wenn das Taktsignal B niedrig wird, wird das Übertragungsglied T26 gesperrt, T27 wird geöffnet und das Eingangssignal SI wird in den Master-Abschnitt der Schieberegisterstufe eingespeichert.

Die verbesserte Schaltung von Figur 6a löst sowohl die Probleme, die bei bekannten Schalter/Schieberegisterschaltungen auftraten: 100 % des Taktimpulszyklus ist tatsächlich für die Fehlererkennungsschaltung verfügbar und die Ausgabe des Schalters wird nicht durch die Eingabe der nächsten Schieberegisterstufe entladen. Diese Verbesserung gestattet, daß der Taktimpulszyklüs so kurz gemacht werden kann, wie dies die Gesamtverzögerungen des Systems erlauben, ohne sich um das Taktsignal kümmern zu müssen, das beim Feststellen eines Fehlers von hoch auf niedrig übergeht. 20

Claims

Ansprüche Beansprucht wird folgendes:

1. Abfragbare Speicherschaltung zum wahlweisen Handhaben von Daten mit Signalen unter Steuerung von mindestens einem Taktsignal, wobei die abfragbare Speicherschaltung aufweist:

Schaltermittel, die in einem ersten Arbeitsmodus betreibbar sind, um ein Datenausgabebitsignal über einen gesamten Zyklus aus einem ersten Taktsignal zu erzeugen und beizubehalten, wobei das

Datenausgabebitsignal äquivalent zu einem Dateneingabesignal ist, das dem Taktzyklus unmittelbar vorhergeht;

Schiebemittel, die in einem zweiten Arbeitsmodus

betreibbar sind, um es wahlweise zu erlauben, das Datenbitsignale in und aus den Schaltermitteln geschoben werden, wobei die Schaltermittel Ausgabemittel zum Ausgeben der Daten aus dem Schaltermittel aufweisen, die von dem Datenausgabe-

bxtsignal isoliert sind, das von dem Schaltermittel in dem ersten Betriebsmodus geliefert werden; und

Auswahlmittel zum Auswählen des Betriebsmodus 30

der abfragbaren Speicherschaltung, wobei die Auswahlmittel während aller nützlichen Teile des Taktzyklus betreibbar sind.

2. Abfragbarer Schalter nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltermittel eine erste Schaltung aufweisen, die tandemartig an eine zweite Schalterschaltung angeschlossen ist, wobei die ersten und zweiten Schalterschaltungen jeweils als Master und Slave-Speicherschaltungen während des ersten Betriebsmodus arbeiten; und

daß die Ausgabemittel der Schiebemittel eine dritte Schalterschaltung aufweisen, die an die zweite Schalterschaltung angekoppelt ist, wobei die zweiten und dritten Schalterschaltungen jeweils als Master und Slave-Speicherschaltungen während des zweiten

Betriebsmodus arbeiten.
15

3. Abfragbarer Schalter nach Anspruch 2, dadurch gekennzeichnet, daß die Schiebemittel aufweisen:

Mittel zur Beibehaltung des ersten Taktsignals 2® in einem vorgeschriebenen Zustand, wodurch das Takten des ersten Betriebsmodus unterbunden wird;

Mittel, um ein Einschub-Bitsignal in die zweite Schalterschaltung in Abhängigkeit von einem zweiten Taktsignal eintakten zu lassen; und

Mittel, um die Inhalte der zweiten Schalterschaltung in die dritte Schalterschaltung in Abhängigkeit

von einem dritten Taktsignal eintakten zu lassen; 30

wobei das Takten der Schaltermittel des ersten Betriebsmodus zu jedem Zeitpunkt unterbrochen werden kann und die Inhalte der zweiten Schalterschaltung wahlweise unter Verwendung der Schiebe-

mittel des zweiten Betriebsmodus verändert werden können.

4. Abfragbarer Schalter nach Anspruch 3, dadurch

gekennzeichnet, daß die Auswahlmittel aufweisen:

Mittel zum Verkürzen des ersten Taktsiqnals derart, daß es einen ersten von zwei möglichen Zuständen

für lediglich eine kurze Zeitspanne im Verhält-10 ms zu der Zeitspanne einnimmt, in der es sich in dem zweiten möglichen Zustand befindet, wobei ein Taktübergang von dem ersten Zustand zu dem zweiten Zustand derjenige Übergang ist, welcher es veranlaßt, daß eine Ausgabe der ersten Schalter-

schaltung in die zweite Schalterschaltung während des ersten Betriebsmodus übertragen wird;

Mittel zum wahlweisen Anlegen des zweiten Taktsignals an die Einschiebe-Bitmittel; und

Mittel zum wahlweisen Anlegen der dritten Taktsignale an die dritte Schalterschaltung.

5. Abfragbarer Schalter nach Anspruch 4, dadurch

gekennzeichnet, daß die Verkürzungsmittel ein logisches Glied mit zumindest zwei Eingängen aufweisen, wobei einer davon mit dem ersten Taktsignal gekoppelt ist, jedoch durch Mittel, welche unterschiedliche Zeitverzögerungen eingeben, und zwar

dann, wenn sich das Taktsignal zu den jeweiligen Eingängen der Glieder bewegt.

" ' " " " * 3A90015

6. Abfragbarer Schalter nach Anspruch 4, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Taktsignale alle von einem gemeinsamen Haupttaktsignal abgeleitet sind.

7. Eine verbesserte CMOS-Kombination von Schalter

von Schieberegisterschaltung, gekennzeichnet durch:

Drei Schalterschaltungen, von denen jede einen Eingang und einen Ausgang aufweist, wobei der Ausgang einer ersten der drei Schalterschaltungen an den Eingang einer zweiten der drei Schalterschaltungen angeschlossen ist und eine dritte der drei Schalterschaltungen mit dem Ausgang der zweiten Schalterschaltung gekoppelt ist;

Ubertragungsgliedmittel, die an die zweite Schalterschaltung angeschlossen_#sind,um es wahlweise zu gestatten, da^s Daten über eine Einschub-Eingabelei-. ί

tung in die zweite Schalterschaltung eingegeben werden können; und eine Taktgebereinrichtung zum wahlweisen Erzeugen einer Anzahl von Taktsignalen, welche den Betrieb der ersten, zweiten und dritten

Schalterschaltungen und der Ubertragungsgliedmittel 25

steuern, wobei die Taktgebereinrichtung umfaßt,

daß ein erstes Taktsignal an die erste und zweite Schalterschaltung gelegt und so gestaltet wird,

daß es den Master/Slave-Schalter betreibt, wobei 30

die erste Schalterschaltung als ein Master-Abschnitt des Master/Slave-Schalters arbeitet und die zweite Schalterschaltung als Slave-Abschnitt des Master/ Slave-Schalters dient,

·2ΐ·

daß ein zweites Taktsignal an die zweite Schalterschaltung angelegt und so gestaltet wird, daß es Daten, die auf der Einschub-Eingabeleitung erscheinen in die zweite Schalterschaltung taktet, und

daß ein drittes Taktsignal an die dritte Schalterschaltung gelegt und so gestaltet wird, daß es Daten in die dritte Schalterschaltung aus der zweiten Schalterschaltung taktet;

wobei in einem ersten Betriebsmodus, in dem das erste Taktsignal freigegeben ist und die zweiten und dritten Taktsignale gesperrt sind, die CMOS-

Kombinationsschaltung als eine Master/Slave-Schalter-15

schaltung arbeiten kann, bei der die Eingabe für die Master/Slave-Schalterschaltung die Eingabe der ersten Schalterschaltung ist und die Ausgabe der Master/Slave-Schalterschaltung die Ausgabe

der zweiten Schalterschaltung ist; und 20

wobei ferner in einem zweiten Betriebsmodus, bei dem das Taktsignal gesperrt ist und die zweiten und dritten Taktsignale freigegeben sind, die CMOS-Kombinationsschaltung als Schieberegisterschaltung arbeiten kann, bei der die Eingabe für die Schieberegisterschaltung die Einschubleitung der Übertragungsgliedmittel und die Ausgabe der Schieberegisterschaltung die Ausgabe der dritten Schalterschaltung ist.

8. Kombination von Schalter und Schieberegisterschaltung gemäß Anspruch 7, bei der die ersten, zweiten und dritten Schalterschaltungen jeweils dadurch gekennzeichnet sind,

daß erste und zweite Inverterglieder tandemartig zusammengeschaltet sind, wobei der Mittelpunkt der Inverterglied-Tandemverbindung, also der Punkt, an dem die Ausgabe des ersten Inverterglieds mit dem Eingang des zweiten Inverterglieds verbunden ist, als Ausgang für die jeweilige Schalterschaltung dient;

daß erste und zweite Übertragungsglieder tandemartig zusammengeschaltet sind, wobei der Mittelpunkt der Übertragungsglied-Tandemverbindung an den Eingang des ersten Inverterglieds angeschlossen ist, wobei der verbleibende Endpunkt des ersten Übertragungsglieds als der Eingang für die jeweilige Schalterschaltung dient und der verbleibende Endpunkt des zweiten Übertragungsglieds an den Ausgang des zweiten Inverterglieds angeschlossen ist.

9. Kombination von Schalter und Schieberegisterschaltung gemäß Anspruch 8, wobei die Übertragungsgliedmittel gekennzeichnet sind durch

ein drittes Übertragungsglied und das zweite Inverterglied der zweiten Schalterschaltung; und

ein viertes.Übertragungsglied mit einem ersten Ende, das an den gemeinsamen Anschlußpunkt zwischen dem zweiten und dritten Übertragungsglied angeschlossen ist und durch ein zweites Ende, das als die Einschub-Eingabeleitung dient.

10. Kombination von Schalter und Schieberegisterschaltung gemäß Anspruch 9, dadurch gekennzeichnet, daß der Eingang der dritten Schalterschaltung an den Ausgang des zweiten Inverterglieds der zweiten Schalterschaltung angeschlossen ist.

25-

11. Kombination von Schalter und Schieberegisterschaltung gemäß Anspruch 10, dadurch gekennzeichnet,

daß das erste Übertragungsglied der ersten Schalterschaltung und das zweite Übertragungsglied der zweiten Schalterschaltung durchgesteuert sind, d.h. daß ein Signal hindurchlaufen kann, wenn immer das erste Taktsignal einen ersten Zustand annimmt und daß die gleichen Übertragungsglieder gesperrt sind, d.h. daß ein Signal nicht hindurchtreten kann, sobald das erste Taktsignal einen zweiten Zustand annimmt;

daß das zweite Übertragungsglied der ersten Schalterschaltung und das erste Übertragungsglied der zweiten Schalterschaltung immer dann aufgesteuert sind, wenn das erste Taktsignal den zweiten Zustand annimmt und daß die gleichen Übertragungsglieder gesperrt sind, wenn da^s erste Taktsignal den ersten Zustand annimmt;

.daß das dritte Übertragungsglied aufgesteuert und das vierte Übertragungsglied gesperrt ist, sobald das zweite Taktsignal einen ersten Zustand annimmt und das dritte Übertragungsglied gesperrt und das vierte Übertragungsglied aufgesteuert ist, wenn das zweite Taktsignal einen zweiten Zustand annimmt;

und daß das zweite Übertragungsglied der dritten Schalterschaltung aufgesteuert und das erste Übertragungsglied der dritten Schalterschaltung gesperrt ist, wenn das dritte Taktsignal einen ersten Zustand annimmt, und daß die gleichen Übertragungsglieder

gesperrt und aufgesteuert sind, wenn das dritte Taktsignal einen zweiten Zustand annimmt.

12. Kombination von Schalter und Schieberegisterschal-5

tung gemäß Anspruch 11, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Taktsignale jeweils gesperrt sind, indem eines in seinem jeweiligen ersten Zustand gehalten wird.

13. Kombination von Schalter und Schieberegisterschaltung gemäß Anspruch 12, dadurch gekennzeichnet, daß im ersten Betriebsmodus das erste Taktsignal seinen ersten Zustand über eine lange Zeitspanne

im Vergleich zu der Zeit annimmt, die es in seinem 15

zweiten Zustand während jedes Zyklus des ersten Taktimpulses einnimmt.

14. Verbessertes System zur Feststellung und Korrektur

von Fehlern in einem Computersystem mit einer 20

Anzahl von abfragbaren Schalterschaltungen, die in Serie als Schieberegisterschaltung geschaltet sind und jeweils mit ihrem Ausgang an ein Logikschaltnetz und an eine Fehlererkennungsschaltung

angeschlossen sind, wobei die abfragbaren Schalter-25

schaltungen unter Steuerung von mindestens einem Taktsignal, welches einen Taktzyklus definiert, als Schalter betreibbar sind, gekennzeichnet durch

Mittel zum Isolieren des Schalterausgangs- jeder

abfragbaren Schalterschaltung, die an das Logikschaltnetz und an die Fehlererkennungsschaltung angeschlossen ist, von dem Schieberegisterausgang jeder abfragbaren Schalterschaltung, welche an die nächste Stufe der seriellen Schieberegister-

schaltung angeschlossen ist, so daß die Schalter-

ausgabe nicht yon dem Schieberegisterausgang entladen wird; und

Mittel zum wirksamen Aufzeichnen der Schalterausgäbe der 100 % des Taktzyklus, wodurch Fehler von der Fehlererkennungsschaltung erkannt werden können, ohne daß der Taktzyklus verlangsamt werden muß.

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15. Verbessertes System nach Anspruch 14, dadurch gekennzeichnet, daß die Isoliermittel gekennzeichnet sind durch Schaltermittel, die an den Schalterausgang der abfragbaren Schalterschaltung angeschlossen sind, um zu gestatten, daß ein an dem Schalter-

^5 ausgang auftretendes Datensignal wahlweise in die Schaltermittel getaktet werden kann, wobei die Schaltermittel eine Ausgabeklemme haben, welche als Schieberegisterausgang wirkt.

ig. Verbessertes System nach Anspruch 14, dadurch gekennzeichnet, daß die abfragbare Schalterschaltung einen Master/Slave-Schalter aufweist, wobei der Ausgang des Master/Slave-Schalters den Schalterausgang bildet, und daß der Master/Slave-Schalter unter Steuerung von einem ersten Taktsignal betreibbar ist, und daß die Schalterausgabe ferner einen Datenwert annimmt, der von einem Dateneingabesignal bestimmt wird, das an den Eingang des Master/Slave-Schalters immer dann gelegt wird, wenn das erste Taktsignal sich von einem zweiten Zustand in einen ersten Zustand ändert.

17. Verbessertes System nach Anspruch 16, dadurch gekennzeichnet, daß das erste Taktsignal asymmetrisch ist und seinen ersten Zustand über eine

längere Zeitspanne während jedes Zyklus annimmt, als es während seines zweiten Zustands einnimmt.

18. Verbessertes System nach Anspruch 17, dadurch

gekennzeichnet, daß die Zeitspanne, in der das

erste Taktsignal seinen zweiten Zustand während jedes Taktzyklus einnimmt, kürzer als die Zeit ist, welche Logikschaltnetz und die Fehlererkennungsschaltung zum Arbeiten brauchen, so daß sich die Schalterausgabe während der Zeit

nicht verändert, in der das erste Taktsignal seinen ersten Zustand annimmt und daß diese Zeitspanne während des ersten Zustands des Taktimpulses als nutzbare Zeit für Fehlererkennungszwecke zur Verfügung steht.

19. Verbessertes System nach Anspruch 18, dadurch gekennzeichnet, daß das erste Taktsignal seinen ersten Zustand über mindestens 90 % jedes Taktzyklus annimmt.

Geänderte Ansprüche

beim Internationalen Büro am

16. Mai 1984 eingegangen; ursprünglicher Anspruch 1 geändert und ursprünglicher Anspruch 2 gestrichen).

1. (Geändert) Eine abfragbare Schalterschaltung zum wahlweisen Handhaben von Datenbitsignalen unter Steuerung von mindestens einem Taktsignal, gekennzeichnet durch:

Schaltermittel,.die in einem ersten Betriebsmodus

betreibbar sind, um ein Datenbitsignal für einen 15

vollständigen Taktzyklus eines ersten Taktsignals

zu liefern und beizubehalten, wobei das Datenausgabebitsignal äquivalent zu einem Dateneingangssignal ist, das dem Taktzyklus unmittelbar vorhergeht, wobei die Schaltermittel eine erste Schaltung aufweisen,die tandemartig an eine zweite Schalterschaltung angeschlossen ist, wobei die erste und zweite Schalterschaltung jeweils als Master und Slave-Schalterschaltungen während des ersten Betriebsmodus arbeiten;
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Schiebemittel, die in einem zweiten Betriebsmodus betreibbar sind, um es wahlweise Datenbitsignalen zu gestatten, in und aus den Schaltermitteln

geschoben zu werden, wobei die Schiebemittel Ausgabe· 30

mittel zum Herausschieben von Daten aus den Schaltermitteln aufweisen, die von dem Datenausgabebitsignal isoliert sind, welches von den Schaltermitteln in dem ersten Betriebsmodus zur Verfügung

gestellt sind, wobei die Schiebemittel eine dritte 35

Schalterschaltung aufweisen, die an die zweite

Schalterschaltung angeschlossen ist, wobei die zweiten und dritten Schalterschaltungen jeweils als Master und Slave-Schalterschaltungen während des zweiten Betriebsmodus arbeiten; und

Auswahlmittel zum Auswählen des Betriebsmodus der abfragbaren Schalterschaltung, wobei die Auswahlmittel während der gesamten nutzbaren Abschnitte des Taktzyklus arbeitsfähig sind.

2. Gestrichen.