DE3050199C2

DE3050199C2 - Logikschaltung

Info

Publication number: DE3050199C2
Application number: DE3050199T
Authority: DE
Inventors: David B. Bedford Tex. Hildebrand; Charles B. Carollton Tex. Johnson; Ian A. Farmers Branch Tex. Young
Original assignee: Mostek Corp
Current assignee: STMicroelectronics lnc USA
Priority date: 1980-01-11
Filing date: 1980-05-05
Publication date: 1985-11-21
Also published as: GB2078461B; JPH05276016A; DE3050199T1; JPH0440894B2; JP2668611B2; GB2078461A; JPS56501903A; FR2473814B1; WO1981002080A1; US4316106A; FR2473814A1; NL8020238A; CA1157111A

Description

— mit einer Spannungsversorgungsklemme (+ V);

— mit einem Vorladetransistor (30), der an die Spannungsversorgungsklemme (+ V) angeschlossen und von den ersten Taktimpulsen (Ci) getaktet wird;

— mit einem Entladetransistor (32), der an den Vorladetransistor (30) angeschlossen ist und dadurch einen ersten Knoten (A) bildet und von den zweiten Taktimpulsen (C2) getaktet wird, um den ersten Knoten (A) gegebenenfalls zu entJaden, wobei der Vorkdetransistor (30) während der ersten Taktimpulse (Ci) den ersten Knoten ^4^ vorlädt;

— mit einer Eingabelogikschaltung (34), welche an den Entladetransistor (32) angeschlossen ist und dadurch einen zweiten Knoten (B) für die Einrichtung eines Entladepfades von dem ersten Knoten (A) gegen Erdpotential bildet, wobei die Eingabelogikschaltung (34) angeschlossen ist, um das Eingangssignal aufzunehmen;

— mit einem Ausgabetransistor (32'), der an den ersten Knoten (A) angeschlossen ist und zur Erzeugung des verzögerten Ausgangssignals an einem dritten Knoten (A') dient, wobei der Ausgabetransistor (32') von den zweiten Taktimpulsen (C2) getaktet wird; und

— mit einem Kondensator (38), der an den ersten Knoten (A) und an den Ausgabetransistor (32') angeschlossen ist und von den zweiten Taktimpulsen (C2) getaktet wird, um den ersten Knoten (A) durch einen Selbsthaltebetrieb auf einem vorgegebenen Spannungswert zu halten;

dadurch gekennzeichnet, daß die Logikschaltung (90) ferner ein Widerstandselement (92) aufweist, das zwischen den Entladetransistor (32) und den zweiten Knoten (B) geschaltet ist, um den durch den Entladetransistor (32) fließenden Strom zu begrenzen.

2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Widerstandselement (92) ein Verarmungstyp-Feldeffekttransistor ist, dessen Steuerelektrode (92c) mit uer Quellenklemme (%2b) verbunden ist.

3. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß an die Versorgungsspannungsklemme (+ V^der erste Taktimpuls (C 1) gelegt ist.

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Die Erfindung betrifft eine Logikschaltung gemäß Oberbegriff des Patentanspruchs 1.

Beim Entwurf von digitalen logischen Schaltungen sind eine geringe Leistungsaufnahme sowie eine möglichst geringe Baugröße wesentlich. Mit der Entwicklung von Metalloxid-Halbleiter (MOS) Technologien, wurde die Realisierung von geringer Leistungsaufnahme verwirklicht. Eine geringe Leistungsaufnahme wurde für digitale logische MOS-Schaltungen auf zwei Wegen erreicht. Der erste Weg verwendete CMOS-Bautei-Ie. CMOS-Bauteile haben praktisch den statischen Leckstrom auf Null herabgesetzt, sie benötigen jedoch einen großen Matrizenbereich und eine große Anzahl von Herstellungsschritten. Der zweite Weg zur Erreichung einer geringen Leistungsaufnahme in digitalen logischen MOS-Schaltungen ist die Verwendung eines »verhältnislosen« Einkanalbauteils, bei dem die logische Schaltung nicht von dem Verhältnis der bei Anreicherungstyp-Treibern/Verarmungstyp-Lastinvertern verwendeten Widerstände abhängt. Im Sinne dieser Beschreibung lassen verhältnislose Bauteile in der logischen Schaltung keine Gleichspannungspfade zu einem Erdpotential zu. Es hat sich gezeigt, daß verhältnislose Logik die Vorteile einer geringen Leistungsaufnahme zusammen mit kleiner Baugeometrie Für einen kleineren Bauelementaufbau sowie die Einfachheit einer Einkanalfertigung verbindet

VerhäJtnisJose Logik und EinkanalhersteJiung wurden in einer Anzahl von verhältnislosen Logikanordnungen verwendet. Eine hochintegrierte (LSI) Schaltfunktion in MOS-Technik ist in Form einer digitalen Verzögerungsleitung oder eines Schieberegisters verwirklicht. MOS-Schieberegister haben sich insofern als vorteilhaft erwiesen, als die hohe Impedanz einer MOS-Element-Steuerelektrode eine vorübergehende Datenspeicherung in Form einer Ladung in einer parasitären Kapazität gestattet. Die MOS-TechnoIogie gestattet die Realisierung von bidirektionaler Übertragung mit einer Nullspannungsversetzung über das Bauelement und die Verbraucherelemente lassen sich, falls dies gewünscht ist, durch mehrfache Taktimpulse abschalten, um die Leistungsaufnahme zu verringern. MOS-Schieberegister haben als weiteren Vorteil geringere Bausteingrößen. MOS-Schieberegister werden in Computeran/.cigegeräten, elektronischen Rechenschiebern und peripheren Computergeräten wie Speichcrschaltungen verwendet. Eine derartige Verwendung wird als dynamisch bezeichnet, wenn eine Taktimpulslogik dafür sorgt, daß die Eingaben zu einer bestimmten Zeit eingegeben werden müssen und die Ausgaben zu vorgegebenen Zeiten gelten und aufgenommen werden. Die Verwendung von digitaler logischer MOS-Schaltung in dynamischen Schieberegistern ist in einem Artikel MOS/LSI Design and Application von William N. Carr und Jack P. Mize (Copyright 1972, Mc Graw-Hill Book Company) auf den Seiten 150 bis 167 und in einer Veröffentlichung mit dem Titel MOS integrierte Schaltungen von William M. Penney und Lilian Lau (Copyright 1972, Vann Nostrand Reinhold Company) auf den Seiten 260 bis 288 beschrieben. Während verhältnislose Logik und Einkanalherstellungsverfahren eine weite Verwendung in Anwendungsfällen mit dynamischen Registern gefunden haben, ist diese Verwendung auf wahlfreie Logikschaltungen begrenzt. Diese Begrenzung liegt hauptsächlich in einer Anzahl von Schwierigkeiten, die den meisten verhältnislosen Logikschaltungen gemeinsam sind. Ein Nachteil der bekannten verhältnislosen Logikschaltungen liegt darin, daß eine Ladungsaufteilung zwischen der Logikausgangskapazität und der Ausgangskapazität einer zu treibenden Stufe zu logischen Ausgaben von reduzierter Höhe führen. Diese reduzierte logische Ausgabe verringert die Rauschbreite des Bauelements und macht einen Niederspannungsbetrieb schwierig. Ein weiterer Nachteil der bekannten verhältnislosen Logik liegt in den verschlechterten logischen Niveaus, die nicht nur auf Ladungsteilung, sondern auch auf überlappende

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Steuerelektroden-Quellen- und Steucreleklroden-Senkcn-Kapaziläten zurückzuführen sind. Verschlechterte Logikniveaus treten aufgrund von unerwünschter Kopplung zwischen Taktsignalleitungen und logischen Knoten auL Ein weiterer Nachteil der bekannten verhältnislosen Logikschaltungen liegt darin, daß eine Vielzahl unterschiedlicher Taktphasen erzeugt werden muß, sofern nicht ein Zweiphasentaktimpuls gewählt wird. Dic meisten Zweiphasentaklimpulsverfahren lassen sich jedoch nicht in Rückkopplungsschleifen einsetzen, die eine ungerade Anzahl von Umkehrstufen aufweisen. Derartige Rückkopplungsstufen sind aber selbst für die einfachste Zufallslopikschaltung wie einen Kipp-Flip-Flop unbedingt erforderlich. Ferner besitzen die bekannten verhältnislosen Logischaltungen als Nachteil, daß die gesamte Versorgungsspannung an den Iogisehen Ausgängen aufgrund von Schwellenspannungs-Verlusten nicht verfügbar ist, selbst wenn man die zuvor erwähnten Nachteile aufgrund der Ladungjteilung nicht berücksichtigt. Dieser Nachteil bereitet dann Schwierigkeiten, wenn ein logischer Block einer Schaltung als Taktgeber für nachfolgende Logikblöcke dienen soll. Schließlich weisen die bekannten verhältnislosen Logikschaltungen noch den Nachteil auf, daß die Taktbeiastung aufgrund der großen Anzahl von Steuerelektrcden. Senken und Quellen, die an die Taktleitungen angeschlossen sind, unerwünscht hoch wird.

Die US-PS 36 01 627 beschreibt eine mehrphasige logische Torschaltung, die verhältnislos betrieben und so verbunden ist, daß Schieberegisterstufen entstehen. Schheßlich zeigt die US-PS 35 86 875 ein dynamisches Schiebe-jnd Speicherregister mit einem Vorladetransistor, einem an den Vorladetransistor angeschlossenen und einen Knoten bildenden Entladetransistor und mit einem Bootstrap-Kondensator.

Aufgabe der Erfindung ist es, eine Logikschaltung gemäß Oberbegriff des Patentanspruchs 1 dahingehend zu verbessern, aaß sich ein Speicherknoten nicht vor der tatsächlichen Aufsteuerung eines Entladetransistors entlädt, um dadurch sicherzustellen, daß die zweite Inverterstufc der i-2-Bit-Verzögerungsschaltung richtig und zuverlässig arbeitet

Zur Lösung dieser Aufgabe dienen die kennzeichnenden Merkmale des Patentanspruchs 1.

Dadurch wird erreicht, daß das Widerstandselement den zur ansteigenden Flanke der Taktimpulse C2 gehörenden Strom derart begrenzt, daß die Spannung am Knoten ßnicht höher als die Schwellenspannung für den Entladetransistor wird.

Zum vollständigeren Verständnis und zur Erläuterung weiterer Ziele und Vorteile der Erfindung wird im folgenden Bezug genommen auf die nachfolgende Figurenbeschreibung und die zugehörigen Zeichnungen:

F1 g. 1 zeigt ein logisches Schemaschaltbild, das einen Teil der Signalverzögerungsschaltung gemäß Erfindung darstellt;

F i g. 2 zeigt Signalkurvenformen zur Darstellung des Betriebes des einen Teils der Signalverzögerungsschaltung gemäß Fig. 1;

F i g. 3 zeigt ein logisches Schemaschaltbild eines Iogisehen NAND-Glieds, welches die erste 1/2-Bit-Signalverzögerung gemäß F i g. 1 verwendet;

F i g. 4 ist ein logisches Schemaschaltbild eines Iogisehen NOR-Glieds, welches die erste 1/2-Bit-Signalverzögerung gemäß F i g. 1 verwendet;

F i g. 5 ist eine logische Schemaschaltung einer kornplexen GatlerlogJk, welche die erste 1/2-Bit-Signalverzögerung gemäß F i g. 1 verwendet;

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65 I-ig.6 zeigt ein logisches Schcmaschallbild einer l/2-Bil Signalverzögerungslogik gemäß Erfindung;

F i g. 7 zeigt Signalkurvenformcn aür den Betrieb der 1/2-Bit·Signalverzögerungslogik gemäß Fi g. b;

F i g. 8 zeigt ein schematisches Logikschallbild der gesteuerten Taktimpulslogik gemäß Erfindung;

F i g. 9 ist eine schematisch dargestellte Logikschaltung einer Zwischenspeicher-Inverteriogik gemäß Erfindung unter Verwendung der gesteuerten Taktimpulslogik gemäß F ig. 8;

Fig. 10 ist eine'schematische Logikschaltung einer durch zwei teilenden Logik unter Verwendung der 1-Bit-Signalverzögerung, der 1/2-Bit-Signal verzögerung und der gesteuerten Taktimpulslogik gemäß Erfindung;

Fig. 11 ist eine schematische Logikschaltung eines binären durch acht Teilers in logischer Bauweise und unter Verwendung der erfindungsgemäßen Logikbauteile; und

Fig. 12 ist ein Blockschaltbild eines programmierten Taktgeberteilers unter Verwendung der erfindungsgemäßen Logikbauteile.

Es versteht sich, daß die vorliegenden Logikbauteile weite Anwendung in wahlfreien Logikschaltungen finden. Derartige Anwendungsfälle sind beispielsweise Fernmeldenetz-Kodierer-Dekodierer, Taktimpulsteiler programmierbare Taktimpulsteiler, wahlfreie Logikschaltungen, sukzessive Annäherungsschaltungen, Eingabe/Ausgaberegister, Schieberegister, Halteregister und Binärzähler, um nur ein paar zu erwähnen. Die erfindungsgemäßen Ausführungen stellen lediglich Beispiele dar, sind darauf jedoch in keiner Weise beschränkt.

Fig. 1 zeigt die 1-Bit-Signalverzögerungslogik, die allgemein mit dem Bezugszeichen 20 bezeichnet ist Die 1-Bit-Signalverzögerungslogik 20 weist identische 1/2-Bit-Signalverzögerungslogikschaltungen 24 und 26 auf. Die 1/2-Bit-Signalverzögerungslogiken 24 und 26 führen jeweils eine Umkehr des Eingangssignals derart durch, daß im Falle eines Eingangssignals in Form einer logischen 1 oder hoch die Ausgabe der 1/2-Bit-Signalverzögerung 26 hoch ist. Ist die Eingabe zur 1 /2-Bit-Signalverzögerungslogik 24 eine logische Null oder tief, dann ist die Ausgabe der 1/2-Bit-Signalverzögerungdogik26tief.

Die 1/2-Bit-Signalverzögerungslogik 24 weist einen Transistor 30 mit Anschlüssen 30a und 3OZ? und einer Steuerelektrode 30cauf. Die hierin verwendeten Transistören sind, sofern dies nicht anders angegeben ist Transistoren des Anreicherungstyps und haben zwei Anschlüsse, die durch die Transistornummer mit nachgestelltem »a« oder »b« bezeichnet sind, während eine Steuerelektrode mit der Transistornumnier und dem nachgestellten Buchstaben »c« bezeichnet ist. Der Transistor 30 ist an einen Transistor 32 derart angeschlossen, daß die Klemme 32a des Transistors 32 einen Knoten A an der Verbindung zur Klemme 306 des Transistors 30 bildet. Der Transistor 34 ist an seiner Klemme 34a an die Klemme 32b des Transistors 32 angeschlossen, um einen Knoten B zu bilden. Die Klemme 346 des Transistors 34 ist an Erdpotential angeschlossen.

Die Ausgabe der 1/2-Bit-Signalverzögerungslogik 24 wird über einen Ausgabetransistor 36 ausgegeben, der mit seiner Klemme 36a an den Knoten Λ und mit seiner Klemme 366 an den Eingang der 1/2-Bit-Signal verzögerungslogik 26 an einen Knoten C angeschlossen ist. Ein wesentliches Merkmal der vorliegenden 1-Bit-Signal-Verzögerungslogik 20 ist ein Kondensator 38, der zwi-

sehen den Knoten A, gebildet aus der Verbindung der Klemmen 306,32a und 36a, und der Klemme 38c angeschlossen ist.

Zu den Eingaben an die 1-Bit-Signalverzögerungslogik 20 gehören nichtüberlappende Taktimpulse C1 und C 2. Der Taktimpuls Cl wird an die Steuerklemme 30c des Transistors 30 gelegt. Der Taktimpuls C2 wird an die Klemme 32c des Transistors 32 und an die Klemme 36c des Transistors 36 gelegt. Die Eingabe der 1-Bit-Signalverzögerungslogik 20 wird über einen externen Transistor 40, der von dem Taktimpuls Cl getaktet wird, an den Transistor 34 angelegt. Eine positive Eingangsspannung wird über die Klemme 30a des Transistors 30 der 1-Bit-Signalverzögerungsschaltung 20 an-

nichtüberlappenden Taktimpulse C1 und C2 niemals gleichzeitig leitend sind. Es liegt daher niemals ein Gleichspannungspfad gegen Erdpotential vor, was ein wesentliches Merkmal der erfindungsgemäßen, verhältnislosen Logikschaltung ist. Der Transistor 36 arbeitet als Ausgabeelement sowie zur Kopplung der Logikausgabe am Knoten A an den Eingang einer weiteren Stufe oder Stufen wie dem Knoten Cam Eingang des Transistors 34'.

ίο Ein wesentliches Merkmal der Erfindung liegt in der Funktion der Kondensatoren 38 und 38', die eine Bootstrap-Wirkung zur Überwindung des Einflusses der Ladungsteilung innerhalb einer l-Bh-Signalverzögerungslogik 20 zulassen. Hierin wird unter Bootstrap-Wirkung

gnalverzögerungsschaltung 24 versehen, es ist jedoch ein C) zur Kennzeichnung dieser Bauteile hinzugefügt. Man erkennt daß der Taktimpuls C2 an den Transistor

zögerungslogik 24 wird als Eingabe an die 1/2-Bit-Signalverzögerungslogik 26, und zwar an den Transistor 34', gelegt. Die Ausgabe der 1/2-Bit-Signalverzöge-

spannung derart an, daß kein Verlust an übertragener Spannung auftritt, wie dies bei bekannten Schaltungen ohne den erfindungsgemäßen Kondensator 38 der Fall

Resultat verschlechtern sich die beiden Knoten A und C auf einen Spannungswert, der tiefer als ein Schwellenwert unterhalb der positiven Versorgungsspannung

gelegt In einer anderen Ausführung wird die positive 15 verstanden, daß die am Knoten vorliegende Spannung Versorgungsspannung von dem Cl-Taktimpuls selbst über die Versorgungsspannung ansteigt Unter Laabgeleitet Gemäß der vorliegenden Beschreibung wird dungsteilung wird die Egalisierung der in den Kondcnein Taktimpuls als eine 1/2-Bit-Zeit derart definiert, daß satoren gespeicherten Spannung verstanden, wenn ein zwei Taktimpulse ein 1 -Bit-Zeitintervall darstellen. erster vorgeladener Kondensator auf einen zweiten un-

Die Bauteile der 1/2-Bit-Signalverzögerungslogik 26 20 geladenen Kondensator umgeladen wird. Im Betrieb sind mit gleichen Bezugszeichen wie für die 1/2-Bit-Si- wird während des Taktimpulses Cl der Knoten A auf

eine Schwellenspannung unterhalb von + V, der Versorgungsspannung, vorgeladen während des Taktimpul-

_ . ses C2 steigt dieser an und läßt den Knoten A über die

30' und der Taktimpuls C1 an die Transistoren 32' und 25 positive Versorgungsspannung ansteigen. Der Knoten 36' gelegt werden. Die Ausgabe der 1/2-Bit-Signalver- A teilt dann eine Ladung mit dem Knoten C, vorausgesetzt, die Eingangsspannung befindet sich auf einem tiefen Wert. Wenn der Kondensator 38 etwa so groß oder größer als die am Knoten C liegende Parallelkapazität

rungslogik 26 wird vom Transistor 36' geliefert Eine 30 ist dann steigt der Knoten Cauf einen vollen Schwellen-Versorgungsspannung ist an den Transistor 30' ange- spannungswert unterhalb der positiven Versorgungsschlossen oder in einer anderen Ausführung liefert der ' . - . .

Taktimpuls C2 die Versorgungsspannung für die 1/2-Bit-Signalverzögerungslogik 26.

Die Verwendung der Taktimpulse Cl und C2anstel- 35 ist Beim Fehlen des Kondensators 38 tritt eine Laie der positiven Versorgungsspannung zum Treiben der dungsteilung zwischen den Knoten A und Cauf und als Transistoren 30 und 30' stellt eine zusätzliche Taktimpulsbelastung aufgrund der Tatsache dar, daß die Taktimpulse die Ladung für das Aufladen der Kapazitäten an
den Knoten A und A' liefern müssen. Ein Vorteil in der 40 liegt.

Verwendung der Taktimpulse als Ladequellen liegt je- Unter gleichzeitiger Bezugnahme auf die F i g. 1 und 2

wird nun eine genauere Beschreibung der Funktion der 1-Bit-Signalverzögerungslogik 20 gegeben. Die F i g. 2a und 2b zeigen die Taktimpulse Cl und C2. Man erkennt deutlich, daß sich die Taktimpulse Cl und C2 nicht überlappen und daß ihre Amplituden Spannungswerte von + V haben. Beim Cl-Taktimpuls 50 wird angenommen, daß der Eingang auf Null geht was zu einem unbestimmten Zeitpunkt vor dem Cl-Takiim-

rend der nachfolgenden Beschreibung gilt stets, daß ein 50 puls 50 (F i g. 2a) erfolgt Während des C 1-Taktimpulses mit einem ' versehenes Bauteil auf ähnliche Weise funk- 50 (F i g. 2a) lädt die Spannung am Knoten A auf einen tiomert, wie ein mit dem gleichen Bezugszeichen, jedoch Wert vor, der der Versorgungsspannung minus einem ohne ' versehenes Bauelement Schwellenwert (F i g. 2c) entspricht Die Spannung am

Im Betneb arbeitet der Transistor 30 als Vorladeele- Knoten C (F i g. 2d), an C (F i g. 2e) und an A' (F i g. 2g) ment zum Vorladen des Knotens A auf eine Spannung, 55 ist während der Taktimpulsphase 50 Undefiniert. Für die der Versorgungsspannung minus einer Schwellen- den C2-Taktimpuls 52 (Fig.2b) entlädt die Spannung spannung des Transistors 30 entspricht Der Transistor am Knoten A (F i g. 2c) beim Ansteigen des Taktimpul-30 lädt alle Kapazitäten am Knoten einschließlich jeder ses 52 nicht sondern zieht sich lediglich über die positive Parallelkapazität am Knoten A auf Erdpotential und Versorgungsspannung an der Stelle 54 in Fig.2c hoch lädt außerdem den Kondensator 38. Der Transistor 32 60 und teilt dann die Ladung am Punkt 56 mit der Kapaziarbeitet als Entladeelement um den Transistor 34 frei- tat am Knoten C. Während die Spannung am Knoten A zugeben und einen selektiven Entladepfad gegen Erde etwas abnimmt steigt die Spannung am Knoten C. Gezu schaffen, um die am Knoten A vorhandene Kapazität maß F i g. 2d befindet sich der Knoten C nun auf dem zu entladen. Der Transistor 32 entlädt die Kapazität im Zustand logisch Eins. Der Knoten C stellt weiterhin die Knoten A bedingt, wenn der Taktimpuls C2 anliegt 65 vorherigen Daten dar, wie dies durch die gestrichelte Man erkennt daß die Transistoren 30,32 und 34 niemals Linie in Fig.2e angedeutet ist Mit dem Auftreten des von der Versorgungsspannung an Erde angeschlossen nächsten C 1-Taktimpulses 58 führt die 1/2-Bit-Signalsind. da die Transistoren 30, 32 und 34 aufgrund der Verzögerungsschaltung 26 ihre Umkehrfunktion durch

doch darin, daß die Notwendigkeit für positive Versorgungsspannungsleitungen in der ganzen 1-Bit-Signalverzögerungslogik 20 wegfällt so daß ausnutzbare Bereiche freibleiben.

Die 1 -Bit-Signalverzögerungslogik 20 läßt sich kaskadenartig schalten, indem der Ausgang Can den Eingang 34c angeschlossen wird, um ein Schieberegister oder eine andere wahlfreie Logikschaltung zu schaffen. Wäh-

und die Spannung am Knoten C(F i g. 2e) sinkt ab. Für eine an den Transistor 34 (F i g. 1) gelegte Eingabe von Null oder niederem Wert (F i g. 2f) ist die Spannung am Knoten Cgieich einer logischen Eins und der Knoten C wird Null. Gemäß Fig.2g lädt der Knoten /4'sich auf die Versorgungsspannung minus einer Schwellenspannung beim Taktimpuls 52 auf.

Es sei nun angenommen, daß sich die Eingangsspannung (Fig.2f) von einem niederen Wert auf einen hohen Wert während des Taktimpulses 58 ändert. Im nächstfolgenden C2-Taktimpuls 60 entlädt sich der Knoten A (Fig.2c), der während des Taktimpulses 58 vorgeladen wurde, was bedeutet, daß er hoch bleibt, weil er zu Beginn des Taktimpulses 58 hoch war. Während des C2-Taktimpulses 60 sinkt die Spannung am Knoten A ab, da die Eingabe (Fig. 2f) jetzt eine Eingabe derart ist, daß beim Ansteigen des C2-Taktimpulses 60 der Transistor 32 aufsteuert und die Ladung am Knoten A durch die Transistoren 32 und 34 zum Entladeknoten A nach Erde abfließt. Wenn die Spannung am Knoten A (F i g. 2c) absinkt, dann fällt auch die Spannung am Knoten C (Fig. 2d), da der Transistor 36 leitend ist. Während der nächstfolgenden Cl-Taktimpulsphase 62 gibt es keinen Entladepfad für die Knoten C und A' nach Erde, da der Knoten C tief liegt, so daß die Knoten C(F i g. 2e) und A'(F i g. 2g) hochgehen. Der Knoten A' wird während des Taktimpulses 60 vorgeladen und zieht sich zu einem Punkt 64 an der ansteigenden Flanke des C'1-Taktimpulses 62 hoch und teilt seine Ladung am Punkt 66. Man erkennt, daß für eine Eingabe Eins oder hoch, der Knoten C(F i g. 2d) tief wird und der Knoten C(F i g. 2e) hoch wird, wodurch angezeigt ist, daß zwei Umwandlungen aufgrund des Betriebes der 1/2-Bit-Signaiverzögerung.slogiken 24 und 26 erfolgen. Ein volles Bit-Intervall wird erfordert, um diese zwei Umwandlungen durchzuführen. Die erste Umwandlung findet während einer C2-Taktimpulszeit statt, während die zweite Umwandlung während einer Cl-Taktimpulszeit erfolgt. Gemäß den F i g. 2d und 2e können die Knoten Cund C nicht über einen Schwellenspannungswert unterhalb der positiven Versorgungsspannung ansteigen, da der Transistor 36 (Fig. I) sofort sperrt, wenn sie einen Schwellenwert unterhalb der positiven Versorgungsspannung erreichen und die Ausgabe kann daher nicht langer ansteigen: solange jedoch die Wirkung des Bootstrap-Kondensators 38 anhält, können die Knoten A und Λ'hochgezogen werden und die Ausgaben Cund Cauf einen Schwellenwert unterhalb der Versorgungsspannung ziehen, um die erfindungsgemäßen Vorteile zu erreichen.

Die F i g. 3,4 und 5 zeigen die 1/2-Bit-Signalverzögerungsiogik 24 für die Durchführung komplizierterer Slcucrfunktionen. wobei gleiche Bezugszeichen für gleiche Teile gewählt sind. Man erkennt, daß der Transistor 34 als Entladetransistor gegen Erde durch Transistoren 70 und 72 (F 1 g. 3) ausgetauscht ist. Die Transistoren 70 und 72 sind in Reihe geschaltet, um als NAND-Glied zu wirken. F i g. 4 zeigt die Transistoren 74 und 76 parallelgeschaltet im Gegensatz zum Transistor 34 (Fig. 1), um als NOR-Glied zu arbeiten. F i g. 5 zeigt ferner ein kornplexes Gied, wobei die Transistoren 70 und 72 in Reihe geschaltet sind und parallel zu dem Transistor 76 liegen, um ein komplexes Tor zu bilden. Das Ersetzen des Transistors 34 durch die Transistoren 70,72,74 und 76 verändert die Umkehrfunktion der 1/2-Bit-SignaIverzögerungslogik 24 im Sinne der Durchführung von logischen Funktionen, die von der logischen Kombination der Eingaben für diese Transistoren abhängen. Da die Transistoren 70, 72, 74 und 76 einen Entladungspfad gegen Erde für die Kapazität am Knoten A in Abhängigkeit von der Kombination ihrer jeweiligen Eingaben liefern, ist diese Entladung logisch abhängig, im Gegensatz zu einer invertierenden Entladung durch den Transistor 34 (Fig. 1) der 1/2-Bit-Signalverzögerungslogik 24. Obgleich die komplizierteren Steuertore der F i g. 3, 4 und 5 lediglich in bezug auf die 1/2-Bit-SignaIverzögerungslogik 24 (F i g. 1) erläutert wurden, kann der Transistor 34' ebenfalls durch zusätzliche Transistoren zur Bildung eines komplexeren Steuertors ersetzt werden. Wie bereits erwähnt, führt die 1-Bit-Signalverzögerungslogik 20 zwei Stufen der Umkehr des Eingangssignals während der zwei Taktimpulse oder während des 1-Bit-Intervalls durch. In einer wahlfreien Logik ist es außerdem wünschenswert, zwei Umwandlungsstufen in einem Taktimpuls oder in einem 1/2-Bit-Intervall vorzunehmen. Fig.6 zeigt eine 1/2-Bit-Signalverzögerungslogik 90, bei der gleiche Teile mit gleichen Bezugszeichen wie in F i g. 1 bezeichnet sind.

Der Cl-Taktimpuls wird an die Transistoren 30 und 30' gelegt und der C2-Taktimpuls wird an die Transistoren 32, 32', 36, 36' und die Kondensatoren 38 und 38' gegeben. Die Ausgangstransistoren 36 und 36' liefern Ausgaben an den Knoten Cund C. Wie bereits erwähnt, dient der Transistor 30 zum Vorladen der Kapazität am Knoten A auf einen Wert, der einen Schwellenwert unter der positiven Versorgungsspannung liegt. Der Transistor 32 führt wiederum eine Entladung durch, die den Knoten A selektiv an den logischen Entladungspfad gegen Erde über den Transistor 34 anschließen läßt. Der Transistor 34 macht als Einzelelement die 1/2-Bit-Signalverzögerungslogik 90 zu einem Inverterpaar im Gegensatz zur Verwendung von zusätzlicher Logik für die Bildung eines Entladepfades gegen Erde, wie dies anhand der F i g. 3,4 und 5 beschrieben ist. Der Kondensator 38 ist das kapazitive Element, welches die Bootstrap-Wirkung für die Spannung am Knoten A ausübt, wenn der Taktimpuls C 2\ ansteigt. Der Transistor 36 ist das Ausgabeelement für das Verbinden des Knotens A mit einer nachfolgenden Stufe oder nachfolgenden Stufen der 1/2-Bit-Signalverzögerungslogik 90. Zwischen den Transistoren 32 und den Transistor 34 ist ein Verarmungstransistor 92 derart angeschlossen, daß die Klemme 92a am Transistor 32, die Klemme 92i> und die Steuerklemme 92c an den Knoten B angeschlossen sind, der außerdem an die Steuerklemme 34c'des Transistors 34 angeschlossen ist Der Verarmungstransistor 92 ist als Strombegrenzungswiderstand angeschlossen, für den beim Ansteigen des Taktimpulses C 2 erzeugten Strom.

Die 1/2-Bit-Signalverzögerungslogik 90 arbeitet derart, daß beim Ansteigen des Taktimpulses C2 der Knoten A hochgezogen wird. Wenn der Transistor 34 aufgesteuert ist, fließt, weil ein hoher Spannungswert an seinem Eingang über dem Transistor 40 liegt, Strom vom Kondensator 38 und vom Knoten A durch die Transistoren 32, 92 und 34 gegen Erde. Dieser Strom muß durch den Verarmungstransistor 92 derart begrenzt werden, daß die Spannung am Knoten B nicht wesentlich über Erdpotential ansteigt Im Betrieb der 1/2-Bit-Signalverzögerungslogik 90 ist es wesentlich, daß die Spannung am Knoten B nicht deutlich über Erdpotential ansteigt, wenn eine Stromspitze an der ansteigenden Flanke des Taktimpulses C2 auftritt, weil der Transistor 34' aktiviert wird. Die Aufsteuerung des Transistors 34' durch Entladung der Kapazität am Knoten A ist unerwünscht, da die Aktivierung des Transistors 34' auf diese Weise vom Taktimpuls C2 anstelle von dem eingegebenen

Logiksignal gesteuert wird. Zusammenfassend gesagt, begrenzt der Verarmungstransistor 92 den zur ansteigenden Flanke des Taktimpulses C2 gehörenden Strom in der Weise, daß der Knoten B nicht über die Schwellenspannung des Transistors 34' ansteigen kann, um sicherzustellen, daß die zweite Inverterstufe der 1/2-Bit-Signalverzögerungslogik 90 richtig arbeitet und gewährleistet, daß der Knoten Λ'sich nicht vor dem Zeitpunkt entlädt, bei dem der Transistor 34' tatsächlich aufgesteuert wird. Man erkennt daher, daß die Stufe 90a der 1/2-Bit-SignalverzögerungsIogik 90 die Stufe 90b treiben kann, um zwei Inversionsstufen in einem einzigen 1/2-Bit-lntervall durchzuführen, während die 1-Bit-Signalverzögerungslogik 20 zwei Inversionen innerhalb von zwei Taktimpulsen, also einem vollen Bit-Intervall durchführt.

Unter Bezugnahme auf die F i g. 6 und 7 wird eine nähere Erläuterung der Arbeitsweise der 1/2-Bit-Signalverzögerungslogik 90 gegeben. Gemäß F i g. 7g sei zunächst angenommen, daß die Eingangsspannung für die 1/2-Bit-Signalverzögerungslogik 90 tief ist. Wenn der Cl-Taktimpuls 100 ansteigt, werden die Knoten A und A' auf einen Wert innerhalb einer Schwellenspannung der positiven Versorgungsspannung, V, gemäß den F i g. 7c und 7d vorgeladen. Die Knoten C, C und B in den F i g. 7e, 7f und 7h haben vorher unbekannte Werte, wie dies durch die gestrichelte Linie dargestellt ist. Hierauf steigt der C2-Taktimpuls 102 an und versucht, die beiden Knoten A und A' über die positive Versorgungsspannung hochzuziehen, die durch die Punkte 104 und 106 (F i g. 7c und 7d) dargestellt ist Wenn die Spannung tief ist (F i g. 7g), dann hindert nichts den Knoten A am Hochziehen über die positive Versorgungsspannung und der Kondensator 38 (F i g. 6) bewirkt eine Ladungsteilung, um die Spannungen an den Knoten C und B gemäß den F i g. 7e und 7h anzuheben. Wenn der Knoten B hochgeht, wird der Transistor 34' aufgesteuert Da der C2-Taktimpuls 102 zu diesem Zeitpunkt hoch ist und die Transistoren 34' und 32' aufgesteuert sind, entlädt sich der Knoten A'am Punkt 108 (Fi g. 7d) und der Knoten Centlädt sich am Punkt 110 (Fig. 7f), da der Transistor 36' ebenfalls während des C2-Taktimpulses 102 (F i g. 7b) aufgesteuert ist Man kann daher sehen, daß für tiefe Eingaben (F i g. 7g) die Knoten B und C hochgegangen sind und eine inversion anzeigen, während der Knoten C auf einen niederen Wert abgesunken ist, was eine zweite Inversion des Eingangssignals bedeutet Diese zwei Inversionen finden innerhalb eines einzigen C2-Taktimpulses oder eines 1/2-Bit-IntervalIs statt

Es sei nun angenommen, daß das logische Eingangssignal (F i g. 7g) hoch ist dann wird der Knoten B auf Erdpotential gezogen. Während des Cl-Taktimpulses 112 (Fig. 7a) werden die Knoten A und A '(F ig. 7c und 7d) auf einen Wert vorgeladen, der einen Schwellenwert unterhalb der positiven Versorgungsspannung in zuvor beschriebener Weise liegt. Wenn der C2-Taktimpuls 114(Fi g. 7b) ansteigt, dann versuchen beide Knoten A und A' sich über die positive Versorgungsspannung an den Punkten 116 und 118 (Fig.7c und 7d) hochzuziehen. Da die Eingangsspannung hoch ist (F i g. 7g), ist der Transistor 34 aufgesteuert und Strom fließt durch die Transistoren 32, 92 und 34 zum Entladen der Kapazität des Kondensators 38 am Knoten A gegen Erde. Es werden daher der Knoten B (Fig.7h), der Knoten A (F i g. 7c) und der Knoten C (F i g. 7e) alle gegen Erde entladen. Da der Knoten B durch die hohe Eingangsspannung am Transistor 34 auf Erdpotential geklemmt ist, ist der Transistor 34' gesperrt, weil die Spannung an der Steuerklemnie 34c' nicht über die Schwellenspannung des Transistors 34' aufgrund der strombegrenzenden Wirkung des Transistors 92 ansteigen kann. Da der

Transistor 34' gesperrt ist, wird der Knoten A' nicht entladen, zieht sich jedoch über die positive Versorgungsspannung am Punkt 118 hoch und teilt liann die Ladung am Punkt 120 mit dem Knoten C" (Fig.7d). Man sieht daher, daß die zwei Inversionsstufen bei der hohen Eingabe (Fig.7g) stattfanden, da nun ein tiefer Wert an den Knoten C₁A und B und ein hoher Wert am Knoten C ansteht. Beide Inversionen werden während eines einzigen C2-Taktimpulses durchgeführt.

Fig.8 zeigt eine Umschaltung gemäß Erfindung zur Erzeugung der gesteuerten Taktimpulse, die allgemein mit dem Bezugszeichen 130 bezeichnet ist. Die gesteuerte Taktlogik 130 wird von Taktimpulsen getrieben und erzeugt gesteuerte Taktimpulse, die zum Takten nachfolgender Logikschaltungen verwendet werden. Die gesteuerte Taktimpulslogik 130 weist Transistoren 132,134 und 136 auf. Das logische Eingangssignal wird an die Klemme 132a des Transistors 132 gelegt, dessen Klemme 132Ö an die Steuerklemme 134c des Transistors 134 angeschlossen ist, um den Knoten A zu bilden. Die Steuerklemme <32c des Transistors 132 nimmt die Cl-Taktimpulse auf, die außerdem ?■■ ;■-Steuerelektrode 136c des Transistors 136 gelegt sind. Die Klemme 134a des Transistors 134 nimmt die C2-Taktimpulse auf. Die Klemme 1346 und die Klemme 136a des Transistors 136 sind zur Bildung eines Knotens B miteinander verbunden, welcher ein gesteuertes C2-Taktsignal liefert. Die Klemme 1366 des Transistors 136 ist an Erdbezugspotential angeschlossen.
Im Betrieb wird das logische Eingangssignal während eines Cl-Taktimpulses an den Knoten A gelegt, wobei der Transistor 132 aufgesteuert wird. Der logische Wert am Knoten A ist dann die typische positive Versorgungsspannung minus der Schwellenspannung des Transistors 132. Während des Taktimpulses C1 ist der Taktimpuls C2 tief, so daß der Transistor 134 aufgesteuert ist und der Knoten B auf Erdpotential liegt Wenn der Taktimpuls Ci abfällt und der Taktimpuls C2 ansteigt dann wurde die Kanalkapazität des Transistors 134 aufgeladen, da die hohe logische Eingabe an den Knoten A gelegt wurde. Wenn der Taktimpuls C2 ansteigt steigt die Spannung am Knoten B an und läßt die Spannung am Knoten A über die positive Versorgungsspannung ansteigen. Dieser Bootstrap-Betrieb gestattet ein Höherziehen des Knotens ß, und zwar im wesenllichen auf die Spannung von C2, welches die volle Versorgungsspannung ist Man erkennt somit, daß die hohe logische Eingabe den Taktimpuls C2 dadurch von seiner Quelle zum Knoten B getaktet hat
Wenn die logische Eingabe für den Transistor 132 Null ist dann wird der Knoten A mit Null vorgeladen oder belastet. Wenn der Taktimpuls C 2 ansteigt ist der Transistor 134 gesperrt und der Knoten B bleibt auf Erdpotential, so daß der Taktimpuls C 2 nicht zum Knoten B getaktet wird. Die gesteuerte Taktimpulslogik 130 steuert somit, ob ein Taktimpuls zum Knoten B getaktet wird. Der die volle Versorgungsspannung habende Taktimpuls C2 wird von einem Logiksignal getaktet, welches einen Schwellenwert unterhalb der vollen Versorgungsspannung liegt Der getaktete C2-Taktimpuls kann somit zum Takten weiterer Logikblöcke herangezogen werden. Die Anwendung der getakteten Taktimpulslogik 130 wird in Verbindung mit dem Betrieb der binären durch-acht-Teilerschaltung gemäß Fig. 11 er-

läutert.

Wie bereits erwähnt, veranlaßt die Kanalkapazität des Transistors 134 ein Hochziehen des Knotens A. Dieses Hochziehen, das außerdem als Varactor-Kondensator-Bootstrap-Wirkung bezeichnet wird, ist in einem Artikel von Joynson et al mit dem Titel »Eliminating Threshold Losses in MOS Circuits by Bootstrapping Using Varactor Coupling« beschrieben, welcher im IEEE Journal of Solid-States Circuits, Band SC-7, Nr. 3, vom Juni 1972 auf den Seiten 217 bis 224 abgedruckt ist

Der Betrieb des Transistors 136 dient zur Sicherstellung, daß der Knoten B vollständig auf Erdpotential entladen ist, wenn der Taktimpuls C1 beginnt. Wenn die nicht überlappende Zeit zwischen den Taktimpulsen C1 und C2 kurz ist, dann kann die Spannung am Knoten B eventuell nicht ausreichen, um vor Beginn des Taktimpulses Cl zu entladen. Da die Spannung am Knoten B lediglich während der C2-Taktimpulse hoch sein soll und während der Cl-Taktimpulse tief sein soll, ist ein Transistor 136 für solche Anwendungsfälle erforderlich, in denen die Zeit zwischen den Taktimpulsen Cl und C 2 kurz ist.

F i g. 9 zeigt eine Zwischenspeicher-lnverterlogik 150, weiche die Vorteile der getakteten Taktimpulslogik 130 (Fig.8) in einer 1/2-Bit-Signalverzögerungslogik ahnlieh der 1/2-Bit-SignalverzögerungsIogik 24 (Fig. 1) verwendet. Der 1/2-Bit-Signalverzögerungsteil der Zwischenspeicher-lnverterlogik 150 ist mit dem Bezugszeichen 150a bezeichnet, während der getaktete Taktimpulsteil mit dem Bezugszeichen 15Oi? versehen ist. Die I^-Bit-Signalverzögerungsschaltung 150a weist Transistoren 152, 154 und 156 auf. Die Cl-Taktimpulse werden an die Klemme 152c des Transistors 152 gelegt. Die Versorgungsspannung oder die Taktimpulse Cl werden an die Klemme 152a des Transistors 152 gelegt Die C2-Taktimpulse werden an den Steuerklemmen der Transistoren 154 und 158 eingegeben. Die logische Eingabe wird an die Steuerelektrode des Transistors 156 gelegt. Die Steuerklemme 160c des Transistors 160 ist an die Transistoren 152, 154 und 158 zur Bildung eines Knotens A angeschlossen. Der Transistor 160 nimmt an seiner Klemme 160a die C2-Taktimpulse auf, die ebenfalls an die .Steuerklemme 162c des Transistors 162 gelegt werden. Der Transistor 160 arbeitet ähnlich wie der Transistor 134 (F i g. 8). Die Transistoren 158, 160 und 162 sind zur Bildung eines Knotens B verbunden. Die Transistoren 154 und 156 sind zur Bildung eines Knotens C angeschlossen. Die Ausgaben der Zwischenspeicher-lnverterlogik 150 erscheinen an der Klemme 162£> des Transistors 162. Dieser koppelt die Ausgaben an die nächste logische Stufe beim Auftreten von C2-Taktim-■puiscn.

Die Zwischenspeicher-lnverterlogik 150 führt die gleiche Funktion wie die 1/2-Bit-Signalverzögerungslogik 24 (F i g. 1) durch; sie hat jedoch eine erhöhte Taktimpulsbelastung, da die zum Laden der Ausgangskapazilät erforderliche Ladung vom C2-Taktimpuls zur Verfugung gestellt wird, während bei der 1 /2-Bit-Signalverzögerungslogik 24, wenn der Transistor an die positive Versorgungsspannung angeschlossen ist die zum Hochziehen des Knotens Cbenötigte Ladung von der positiven Spannungsquelle selbst erhalten wird. Die Zwiachenspeichcr-Inverterlogik 150 ist jedoch lediglich durch die Treiberfähigkeiten der Taktimpulse C2 begrenzt und kann größere kapazitive Lasten treiben, da keine Ladungsteilung zwischen den Knoten A und C (Fig. 1) auftritt

Im Betrieb der Zwischenspeicher-lnverterlogik 150 lädt der Knoten A sich auf einen Schwellenwert unterhalb der positiven Versorgungsspannung V auf, wenn das logische Eingangssignal während eines Cl-Taklimpulses tief ist. Während der Taktimpulse C2 wirkt der Transistor 160 als gesteuerter Taktgeber gemäß F i g. 8. Die gesamte Kanalkapazität des Transistors 160 trägt zum Hochziehen des Knotens A bei. Der Knoten B folgt dem Taktimpuls C 2 beim Hochgehen und der Transistor 162 koppelt den logischen Wert des Knotens B in die nächstfolgende logische Stufe, und zwar an seiner Ausgabeklemme 162Z>. In der Zwischenspeicher-lnverterlogik 150 werden alle Ladungen von den Taktimpulsen C2 und nicht über die Ladungsteilung am Knoten A (Fig. 1) angelegt. Im Falle einer tiefen logischen Eingabe steigt die Ausgabe mit dem Taktimpuls C 2 auf einen hohen Wert und liefert dabei die invertierende Funktion der Zwischenspeicher-lnverterlogik 150. Wenn andererseits die logische Eingabe auf hohem Niveau ist, dann wird der Knoten A, der zuvor während des Taktimpulses Cl vorgeladen wurde, während des Taktimpulses C2 entladen. Der Knoten B entlädt sich dann, da der Transistor 158 während des Taktimpulses C2 aufgesteuert ist. Während des Taktimpulses C2 ist außerdem der Transistor 162 durchgesteuert, um eine logische tiefe Ausgabe zu liefern.

Zusammenfassend gesagt, übt die Zwischenspeicherlnverterlogik 150 eine Umkehrfunktion einer 1/2-Bit-Signalverzögerungslogik 24 (F i g. 1) aus, kann jedoch eine größere kapazitive Last als die Signal-verzögerungslogik 20 (F i g. 1) treiben, da sie für ihren Betrieb nicht von einer Ladungsteilung abhängt. Alle Ladungen werden von den Taktimpulsen C2 geliefert. Obgleich die dargestellte Zwischenspeicher-Inversionslogik 150 als Taktimpuls C2-Inverter beschrieben ist, läßt sich ein identischer Zwischenspeicher-Inverter für die Taktimpulse Cl dadurch schaffen, indem die Anschlüsse für die Taktimpulse C1 und C2 ausgetauscht werden. Die Zwischenspeicher-lnverterlogik 150 läßt sich auch so gestalten, daß sie zusätzliche Transistoren für die Durchführung komplizierter logischer Funktionen aufweist, indem Reihentransistoren oder Paralleltransistoren anstelle des Transistors 156 zwischen dem Knoten C und Erdpotential gemäß den F i g. 3, 4 und 5 angeschlossen werden.

F i g. 10 zeigt eine durch zwei teilende Logik 180, welche die erfindungsgemäße Vollsignalverzögerungslogik 20 (Fig. 1), die 1/2-Bit-Signalverzögerungslogik 90a (F i g. 6) und uie gesteuerte Taktimpulslogik 130 (F i g. 8) verwendet Die Vollsignalverzögerungslogik 20 und die 1/2-SignalverzögerungsIogik 90a sind in einer Rückkopplungsschleife mit drei Invertern analog wie ein D-Fiip-Flop verbunden, bei dem der Q-Ausgang am Knoten B des Verarmgungstransistors 92 an den Eingang des Transistors 34 als D-Eingang eines durch zwei teilenden Flip-Flops angeschlossen ist. Die Rückkopplungsschleife ist dadurch ermöglicht, daß ein verhältnisloses Schema mit zwei Phasen gemäß Erfindung verwendet wird, wobei die 1/2-Signalverzögerungslogik 90a dazu dient zwei Inversionsniveaus in einer einzigen 1/2-Signalzeit durchzuführen. Die gesteuerte Taktimpulslogik 130 läßt sich auch an jede der drei Inverterstufen anschließen, wobei als gleiches Ergebnis die durch zwei teilende Logik 180 jeden zweiten Taktimpuls zum Treiben einer nachfolgenden Logik steuert

F i g. ί 1 zeigt eine durch acht teilende Logik 190 aus drei Stufen der durch zwei teilenden Logik 180 (F i g. 10). Jede durch zwei teilende Logik 180 ist symbolisch als D-Flip-Flop dargestellt dessen (^-Ausgang an

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ihren D-Eingang angeschlossen ist Die durch zwei teilenden Logikschaltungen 180 sind kaskadenartig geschaltet, um die durch acht teilende Funktion durchzuführen. Jede Stufe liefert Taktimpulse von voller Versorgungsspannung für die nächstfolgende Stufe. Die Taktimpulse C2 werden an alle frei Stufen gelegt, während die Taktimpulse Cl sequentiell getaktet werden. Die erste Stufe taktet jeden zweiten Taktimpuls C1, die zweite Stufe jeden vierten Taktimpuls C1 und die letzte Stufe jeden achten Taktimpuls Ci. Die drei Stufen sind durch Transistoren 192 und 194 verbunden, während ein Transistor 196 eine durch acht geteilte Ausgabe des Taktimpulses C1 ausgibt. Die binäre durch acht teilende Logik 190 wird lediglich von den Taktimpulsen C1 und CI getrieben.

Fig. 12 zeigt einen weiteren Anwendungsfall der Erfindung, wobei zahlreiche logische Teiler zum Aufbau eines programmierbaren Taktgeberteilers herangezogen werden.

Ein derartiger programmierbarer Taktgeberteiler wird in impulskodierten, modulierten Fernmeldenetzen verwendet, um die notwendigen Taktsignale für den Betrieb von Filternetzwerken zu liefern. Gemäß F i g. 12 wird ein programmierbarer Teiler 200 von einem Haupttaktgeber getrieben. Der programmierbare Teiler 200 weist durch zwei teilende Logikschaltungen 180 auf, deren Ausgaben an einen programmierbaren Teiler 202 gelegt werden. Der programmierbare Teiler 202 liefert Teilungen durch drei, durch vier, durch fünf oder durch acht und umfaßt zahlreiche Logikschaltungen 20, 90 und 130. Die Ausgabe des programmierbaren Teilers 202 wird unter Verwendung eines Bootstrap-Taktgeberspeichers 204 zwischengespeichert, um Taktimpulsausgaben für weitere Funktionen zu erzeugen. Eine Taktfrequenz-Auswahlschaltang 206 wird von einer Eingangsgleichspannungsquelle getrieben und steuert die Taktimpulsteilerverhältnisse und liefert Ausgaben auf den Signalleitungen 208 und 210 an programmierbare Teiler 200 und 202 zur Steuerung der Länge der Teilverhältnisse.

Man erkennt somit, daß die Erfindung eine dynamisch*., . c. naitnislose Schaltung für die Verwendung in zahlreichen wahlfreien Logikschaltungen schafft. Die erfindungsgemäßen Logikschaltungen haben eine geringe Leistungsaufnahme, während sie eine geringe geometrische Abmessung erfordern. Obgleich eine Ladungsteilung zwischen logischen Ausgangs- und Eingangskapazitäten auftreten ist dieser Effekt aufgrund der erfindungsgemäßen Bootstrap-Wirkung zur Aufrechterhaltung der logischen Spannungswerte minimi. In einer Ausführung der Erfindung wird kein Gebrauch von Ladui.gsteilung gemacht. Die Erfindung schafft ferner eine logische Schaltung, in der 1 /2-Signalverzögerungslogiken verwendet werden, um eine ungerade Anzahl von Umkehrstufen in Rückkopplungsschleifen von wahlfreien Logikschallungen einzusetzen. Ferner verwendet die Erfindung logische Ausgaben in Form von Taktimpulsen der vollen Versorgungsspannung, indem ein Bootstrap-Gate-Antrieb verwendet wird.

60 Hierzu 4 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Logikschaltung zur Aufnahme eines Eingangssignals und zur Erzeugung eines verzögerten Ausgangssignals, das durch erste und zweite, einander nicht überlappende Taktimpulse (Cl, C2) getaktet wird;