Hintergrund der Erfindung
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Die vorliegende Erfindung bezieht sich auf eine Logikschaltung wie eine
D-Verriegelungslogikschaltung, die in starkem Maße den Energieverbrauch und die Schaltungsgröße
verringert, indem adiabatische Ladelogik unter Verwendung einer Versorgungsspannung
durchgeführt wird, deren Wellenform moderat steigt und fällt.
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Es hat ein adiabatisches Ladelogikverfahren als Verfahren zum Durchführen einer
Logikbearbeitung unter niedrigem Energieverbrauch Aufmerksamkeit erlangt. Eine der
Eigenschaften dieses adiabatischen Ladelogikverfahrens besteht darin, daß die
Zuführspannung sich moderat und periodisch ändert (moderat steigt und fällt).
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Es sei angenommen, daß die Zuführspannung von Niedrig (niedriges
Spannungsnieveau) zu Hoch (hohes Spannungsniveau) genügend langsam steigt, wenn man dies mit der
RC Zeitkonstanten eines Inverters vergleicht, der als Logikschaltung dient. In diesem Fall ist
es bekannt, daß die durch die Zuführspannung vollführte Arbeit 1/2·CV² beträgt, was mit der
Energie übereinstimmt, die in einer Ladekapazität gespeichert ist. Es ist ebenfalls bekannt,
daß dann, wenn die Zuführspannung sich von Hoch zu Niedrig ändert, die in der
Ladekapazität gespeicherte Energie nicht zur Erde (GND) entladen wird, sondern an die
Energiezuführschaltung (Laderecycling) zurückkehrt, wodurch eine Logikbearbeitung von "Niedrig →
Hoch → Niedrig" mit fast keinem Energieverbrauch (Bezugsquelle 1: "Energy-Recovery
CMOS" William C. Athas, LOW POWER DESIGN METHODOLOGIES, herausgegeben
von J. M. Rabaey et al., KLUWER ACADEMIC PUBLISHERS, Seiten 66-72, 1996) ideal
durchgeführt wird.
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Als Energiezuführschaltung zur Implementierung dieser Logik sind eine AC-
Schaltung unter Verwendung einer Induktivität und ein Kondensator verfügbar. Die
Induktivität und der Kondensator bilden einen Schwingkreis, um eine Wechselstromspannung zu
erzeugen. Unter Verwendung dieser Schaltung als Laderecyclinggenerator können
adiabatisches Laden und Ladungsrecycling durchgeführt werden.
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Eine Schaltung, die N - 1 Kondensatoren verwendet, um eine
N-Stufen-Treppenspannung zu erzeugen (eine Spannung, die sich in N Stufen ändert/steigt und sich in N Stufen
ändert/fällt) ist ebenfalls bekannt (Druckschrift 1). Mit dieser Schaltung können ebenfalls ein
adiabatisches Laden und ein Laderecycling durchgeführt werden.
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Wenn jedoch adiabatisches Laden oder Laderecycling in einer allgemeinen CMOS-
Schaltung unter Verwendung eines Laderecyclinggenerators durchgeführt werden sollen,
müssen, selbst wenn die Anstiegs/Abfall-Zeitgabe einer Ausgangsspannung von dem
Laderecyclinggenerator genau für ein Logikgate eingestellt wird, die Anstiegs-/Abfallzeitgabe erneut
für das Logikgate bei dem nächsten Schritt eingestellt werden.
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Eine Einschub(Retraktil)-Logikschaltung des Transmissionsgate-Typs, die sich von
der obigen CMOS-Schaltung unterscheidet, aber als Schaltung bekannt ist, die in der Lage ist,
adiabatisches Laden und Laderecycling in einfacher Weise zu realisieren, wird nachstehend
als Beispiel beschrieben, wie schwierig es ist, den Zeitablauf einzustellen.
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Fig. 11A zeigt eine solche Einschub-Logikschaltung. Die Bezugszeichen 501 bis
504 bezeichnen Logikgates und 505 und 506 Kondensatoren. Diese Schaltung empfängt
Eingangssignale A und B, führt AND (UND) Logik (= A·B) Bearbeitung für die Eingangssignale
aus und erzielt die OR (ODER) Logik (= A·B + C) des AND-Logikbearbeitungsergebnisses
und ein Eingangssignal C. Als Logikgate dieser einschiebbaren Logikschaltung ist ein
Zweidraht-Logikelement vorgeschlagen worden, das Übertragungsgates 507 verwendet, wie dies in
Fig. 12B und 12C gezeigt ist. Dieses Element empfängt komplementäre Eingangssignale A
und *A und komplementäre Eingangssignale B und *B und gibt Ausgangssignale A·B und
*(A·B) ab. Es sei darauf hingewiesen, daß das Symbol "*" anzeigt, daß das entsprechende
Signal ein invertiertes Signal ist.
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Bei dieser einschiebbaren Logikschaltung werden die Wellenformen der
Speisespannung V1 und V2 entsprechend der Zahl der Gates gesteuert, wie dies in den Zeitgabe-
Steuerbildern der Fig. 11B bis 11F gezeigt ist. Genauer gesagt muß eine Steuerung
durchgeführt werden, um zu veranlassen, daß die Speisespannung V1 moderat (mit einer konstanten
Neigung) später ansteigt und früher fällt als die Eingangssignale A und B. Das gleiche trifft
auf das Verhältnis zwischen dem Eingangssignal C und der Speisespannung V2 zu.
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Fig. 13A und 13B zeigen eine herkömmliche BDD-Logikschaltung. Wie in Fig.
13A gezeigt, ist das BDD-Diagramm (Binär-Entscheidungsdiagramm = Binary Decision
Diagram), das für diese Logikschaltung verwendet wird, ein Diagramm, das Anfangspunkte 1
und 2 und Endpunkte 3 und 4 aufweist. Eingangsvariable (A, B und C in Fig. 13A)
entsprechen Knoten 5. Wenn man den Wert eines Logikausgangs aus den variablen Eingangswerten
erhalten will, tritt der Eingang von dem Anfangspunkt 1 oder 2 des Diagramms herein, läuft
nach unten entlang der jeweiligen Knoten 5 und erreicht einen der beiden Endpunkte 3 und 4.
An jedem Knoten 5 geht der Eingang entsprechend dem variablen Eingangswert entlang
einem von zwei Zweigen 6 und 7. Wenn beispielsweise die Eingangsvariable C = "0" ist,
verläuft der Eingang entlang dem 0 Zweig 6. Wenn C = "1" ist, verläuft der Eingang entlang
1 Zweig 7. D. h., daß, wenn ein Eingang zugeführt wird, ein Pfad von einem Anfangspunkt zu
einem Endpunkt bestimmt wird. Wenn der Endpunkt des Pfades "0" ist, wird der
Logikausgang "0". Wenn der Endpunkt "1" ist, wird der Logikausgang "1".
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In der BDD-Logikschaltung sind, wie in Fig. 13B gezeigt, Logikelemente, die die
obigen Bedingungen erfüllen, z. B. N-Kanal MOSFETs 8 und Drähte 9, so vorgesehen, daß sie
den jeweiligen Zweigen des BDD auf der Basis des BDD-Diagramms, das in Fig. 13A gezeigt
ist, entsprechen. Zusätzlich sind Logikausgänge so vorgesehen, daß sie den Anfangspunkten 1
und 2 des BDD-Diagramms entsprechen. Weiterhin ist die Erde (GND) mit dem Endpunkt 3
von "0" des BDD-Diagramms verbunden, und eine konstante Speisespannung VDD ist mit
dem Endpunkt 4 von "1" des BDD-Diagramms geschaltet (Dokument 2: Kuroda und Skurai,
Overview of Low-Power ULSI Circuit Techniques" IEICE TRANS. ELECTRON., Vol.,
E78-C, NO. 4. April 1995, Seiten 334-344).
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Fig. 14 zeigt die Anordnung einer herkömmlichen D-Verriegelungslogikschaltung.
Die Logikschaltung ist aus zwei Transmissionsgates 601 und 602 aufgebaut, die eine
datenempfangende Schaltung bilden, und aus Transmissionsgates 603 und 604 und Invertern 605
und 606, die kreuzverbunden sind, um eine Speicherschaltung zu bilden. Ein Taktsignal CK
und ein invertiertes Signal *CK davon werden in die Transmissionsgates 601 bis 604
eingegeben, und es werden konstante Speisespannungen VDD an die Inverter 605 und 606
angelegt.
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In dieser D-Verriegelungslogikschaltung erreichen, wenn das Taktsignal CK auf
Hoch ist, die in die Knoten 607 bzw. 608 eingegebenen Signale die Knoten 609 bzw. 610
durch die Transmissionsgates 601 und 602 und werden durch die Inverter 605 bzw. 606
invertiert. Die sich ergebenden Signale werden dann an die Knoten 611 und 612 ausgegeben.
Wenn sich das Taktsignal CK auf Niedrig ändert, werden die Knoten 610 und 611
miteinander verbunden, und die Knoten 609 und 612 werden miteinander verbunden. In der Folge
werden die von den Invertern 605 und 606 ausgegebenen Signale den Eingangsseiten der
Inverter 605 und 606 auf den entgegengesetzten Seiten zugeführt. Die Ausgangssignale werden
gehalten, bis das Taktsignal CK wieder auf Hoch gestellt ist (Speichermodus).
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In Fig. 15 weist ein Draht, der in einer herkömmlichen CMOS Logikschaltung wie
einer kombinatorischen Logikschaltung oder einer D-Verriegelungslogikschaltung verwendet
wird, einen großen Querschnittsbereich auf, um das Gate in der nächsten Stufe bei hoher
Geschwindigkeit in der Größenordnung von ps anzutreiben. Wie in Fig. 15 gezeigt, beträgt der
Draht-Querschnittsbereich 550 nm (0,55 um: Signaldrahtbreite W&sub0;) · 550 nm (0,55 um:
Signaldrahtstärke H&sub0;) in dem 0,25-um-Verfahren von Nippon Telegraph und Telephone
Corporation (NTT). In diesem Fall beträgt die CR-Zeitkonstante ungefähr 0,5 ns.
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Bei der obigen Einschub-Logikschaltung müssen, wenn die Zahl der Gates auf
mehrere hundert und mehrere tausend ansteigt, mehrere hundert und mehrere tausend
Speisespannungswellenformen gesteuert werden. Deshalb steigt, wenn adiabatisches Laden und
Laderecycling unter Verwendung eines Ladungsrecyclinggenerators durchgeführt werden, der
Energieverbrauch gegensätzlich.
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Bei der D-Verriegelungslogikschaltung muß an einem Transmissionsgateteil das
Laden/Entladen in bezug auf das Gate eines MOSFETs als Element des Transmissionsgates
oder einer Taktsignalleitung durchgeführt werden. Bei diesem Lade/Entlade-Vorgang wird
die CTGVDD² (wobei VDD die Speisespannung und CTG die Summe der Gate-Kapazität des
Transmissionsgates und der Kapazität der Taktsignalleitung ist) entsprechende Energie
verbraucht. Ebenfalls wird in der Speicherspannung die CMEVDD² (wobei CME die Kapazität der
Speicherschaltung ist) entsprechende Energie verbraucht.
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Bei der herkömmlichen CMOS-Logikschaltung ist es, da der
Draht-Querschnittsbereich groß eingestellt ist, schwierig, die Schaltungsgröße zu verringern. Zusätzlich können die
Selbstkapazität jedes Drahtes und die gemeinsame Kapazität zwischen den Drähten nicht
verringert werden.
Zusammenfassung der Erfindung
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Die vorliegende Erfindung wurde in Anbetracht der obigen Situation gemacht, und
ihr Hauptziel ist es, für eine Logikschaltung zu sorgen, die wirksam eine adiabatische
Ladelogik einsetzen und den Querschnittsbereich jedes Drahtes verringern kann, wodurch
Verminderungen im Energieverbrauch der Schaltung und in der Schaltungsgröße verwirklicht werden.
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Um das obige Ziel zu erreichen, ist bei einer Logikschaltung für adiabatisches
Laden, umfassend eine Logikschaltung, aufgebaut aus einer Mehrzahl Logikelementen, und
einen Stromversorgungsabschnitt zum Zuführen von Strom an die Logikschaltung, um diese
zu veranlassen, nach Zuführen eines Eingangssignals an ein Gate jedes der Logikelemente
eine Logikbearbeitung durchzuführen, und zum Abbrechen der Stromzufuhr vor Zuführen
eines neuen Eingangsignals an das Gate jedes der Logikelemente nach Vervollständigung der
Logikbearbeitung, wie dies grundsätzlich in US-A 5 493 240 offenbart ist, gemäß der
vorliegenden Erfindung eine D-Verriegelungsschaltung vorgesehen, die die Logikschaltung mit den
Merkmalen gemäß dem Kennzeichenteil des Patentanspruches 1 bildet.
Kurzbeschreibung der Zeichnungen
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Fig. 1A bis 1C sind Ansichten zur Erläuterung einer D-Verriegelungslogikschaltung
gemäß einer ersten Ausführungsform und den Wellenformen der Speisespannungen;
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Fig. 2A und 2B sind Diagramme zum Vergleichen/Erläutern geladener/entladener
Energie in Taktteilen und Speicherschaltungsteilen bei der vorliegenden Erfindung
und im Stand der Technik;
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Fig. 3 ist ein Schaltungsdiagramm, das eine D-Verriegelungslogikschaltung gemäß
einer zweiten Ausführungsform zeigt;
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Fig. 4A bis 4C sind Schaltungsdiagramme, die Schaltungen zur Erzeugung von
Signalen A, B und C in der Schaltung der Fig. 3 zeigen;
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Fig. 5A bis 5H sind Zeitverläufe, die Spannungswellenformen in der Schaltung der
Fig. 3 zeigen;
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Fig. 6A bis 6D sind Darstellungen zur Erläuterung einer
D-Verriegelungslogikschaltung gemäß einer dritten Ausführungsform und Speisespannungswellenformen;
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Fig. 7 ist ein Schaltungsdiagramm, das eine D-Verriegelungslogikschaltung gemäß
einer vierten Ausführungsform zeigt;
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Fig. 8A bis 8D sind Zeitverläufe, die Spannungswellenformen in der Schaltung der
Fig. 7 zeigen;
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Fig. 9A und 9B sind Schaltungsdiagramme, die jeweils eine
D-Verriegelungslogikschaltung gemäß einer fünften Ausführungsform zeigen;
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Fig. 10 ist ein Blockdiagramm, das zeigt, wie die Energiespeisesteuerung an einer
BDD-Logikschaltung und D-Verriegelungslogikschaltung durchgeführt wird;
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Fig. 11A bis 11F sind Ansichten zur Erläuterung einer herkömmlichen Einschub-
Logikschaltung und von Wellenformen im Betrieb;
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Fig. 12A bis 12C sind Ansichten zur Erläuterung, wie eine Einschublogikspannung
zum Einsatz gelangt;
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Fig. 13A und 13B sind Schaltungsdiagramme, die eine herkömmliche
D-Verriegelungslogikschaltung zeigen;
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Fig. 14 ist ein Schaltungsdiagramm, das eine herkömmliche
D-Verriegelungslogikschaltung zeigt; und
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Fig. 15 ist eine Ansicht, die den Querschnittsbereich eines Drahtes bei einer
herkömmlichen CMOS-Logikschaltung zeigt.
Beschreibung der bevorzugten Ausführungsformen
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Die vorliegende Erfindung wird nachfolgend unter Bezugnahme auf die
beifolgenden Zeichnungen beschrieben.
[Erste Ausführungsform]
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Fig. 1A zeigt eine D-Verriegelungslogikschaltung 90 als Logikschaltung gemäß der
ersten Ausführungsform der vorliegenden Erfindung. Die Schaltung 90 ist aus zwei
Transmissionsgates 91 und 92 und kreuzverbundenen Transmissionsgates 93 und 94 und Invertern 95
und 96 aufgebaut, die eine Speicherschaltung bilden.
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In diesem Fall wird als Speisespannung für jeden der Inverter 95 und 96 eine
Spannung V3ac verwendet, deren Wellenform moderat ansteigt und fällt, wie dies in Fig. 1B
gezeigt ist. Als Taktsignale werden eine Spannung V4ac, die nach dem Fallen der Spannung
V3ac steigt, die fällt, bevor die Spannung V3ac ansteigt, die moderat steigt und fällt und die
eine kurze Dauer hat, und eine invertierte Spannung *V4ac verwendet, wie dies in Fig. 1C
gezeigt ist. Diese Spannungen V3ac und V4ac werden unter Verwendung einer
Energieversorgungsschaltung vom Oszillationstyp, die eine Kombination einer Induktivität und einer
Kapazität ist, der Treppenstufen-Energieversorgungsschaltung, die eine Mehrzahl Kapazitäten
zur Erzeugung einer Treppenstufenspannung durch Schalten und Laden/Entladen der
Kondensatoren verwendet, eines Ladungsrecyclinggenerators 10(#1), 10(#2), wie in Fig. 10
gezeigt, wie zum Beispiel einer Energieversorgungsschaltung zum Erzeugen einer Spannung
unter Verwendung einer oder einer Mehrzahl Sinuswellen oder einer Wechselstromspannung
erzeugt, die man durch eine Spule zum Induzieren der elektromagnetischen Welle erhält.
Zusätzlich können Wellenformen verwendet werden, die man durch Verschieben der Phase von
V2ac von der von V1ac um 180º erhält. Weiterhin kann ein Lade- oder Recyclinggenerator
verwendet werden, um die Spannung V3ac und V4ac zu erzeugen.
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Bei dieser D-Verriegelungslogikschaltung 90 werden, während sich die Spannung
V4ac wie Niedrig → Hoch → Niedrig ändert, die Transmissionsgates 91 und 92 zeitweilig
aktiviert. Zu dieser Zeit werden die in die Knoten 97 und 98 eingegebenen Signale an die
Knoten 99 und 100 übermittelt. Wenn die Spannung V4ac sich von Hoch zu Niedrig ändert,
werden die Transmissionsgates 91 und 92 abgeschaltet, und die Transmissionsgates 93 und 94
werden aktiviert. In der Folge ist die Schaltung auf den Speichermodus eingestellt. In dem
Speichermodus haben sich, da zuerst V3ac = 0 ist, selbst dann, wenn die Ausgangssignale von
den Knoten 102 und 103 auf Hoch gestellt sein sollten, die Potentiale der Knoten auf die
Spannung Vth (die Schwellenspannung des p-Kanal MOSFET, der die Inverter 95 und 96
aufbaut) verringert. Wenn die Ausgangssignale auf Niedrig gesetzt sind, werden die
Potentiale der Knoten bei 0 V.
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Wenn die Spannung V3ac von 0 V auf eine Speisespannung VDD steigt, steigen die
Potentiale der Knoten 102 und 103, die auf die Schwelle Vth eingestellt sind, langsam auf die
Speisespannung VDD. Wenn danach die Spannung V3ac von VDD auf 0 V ansteigt,
verringern sich die Potentiale der Knoten 102 und 103, die auf die Speisespannung VDD eingestellt
sind, auf die Schwellenspannung Vth.
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Bei diesem Verfahren wird ein adiabatisches Laden durchgeführt, während die
Spannung V3ac von der Schwellenspannung Vth auf die Speisesspannung VDD steigt. Wenn
ein Laderecyclinggenerator zum Erzeugen der Spannung V3ac verwendet wird, wird die
Ladung adiabatisch auf die V3ac-Energiespeiseseite recycelt, während die Spannung V3ac von
der Speisespannung VDD auf die Schwellenspannung Vth abfällt. Ein solches adiabatisches
Laden und Ladungsrecycling werden ebenfalls an dem Transmissionsgateteil durchgeführt,
der von den Spannungen V4ac und * V4ac in der gleichen Weise, wie oben beschrieben,
getrieben wird.
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Wie vorstehend beschrieben, ist bei der herkömmlichen Schaltung (Fig. 14) die
Energie, die für das Laden an dem Teil (Transmissionsgates 91 bis 94), der von den
Taktsignalen getrieben wird, CTGVDD², wohingegen die Energie, die zum Laden bei der
Schaltung der vorliegenden Erfindung benötigt wird, CTGVDD²·2τ/T, d. h. 2τ/T mal der Energie in
der konventionellen Schaltung beträgt. In diesem Fall ist τ die CR-Zeitkonstante der
Schaltung, die von der Spannung V4ac geladen wird, und T ist die Anstiegszeit (Abfallzeit) der
Spannung V4ac. Wenn deshalb τ < < T gesetzt wird, um Laden/Entladen genügend langsam
durchzuführen, kann die Energie genügend reduziert werden, wie dies in Fig. 2A gezeigt ist.
Dies ermöglicht eine Reduktion im Energieverbrauch.
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Andererseits kann die Ladeenergie in dem Abschnitt (Teil), der mit einer
Speicherschaltung bei der Schaltung der vorliegenden Erfindung verbunden ist, von 1/2·CMEVDD² in
der herkömmlichen Schaltung auf 1/2·CMEVth² reduziert werden, weil Informationen bei Vth
anstelle von VDD gespeichert werden. Deshalb wird die Energie, die zum Laden/Entladen
dieses Teils benötigt wird und die bei der herkömmlichen Schaltung, wie oben beschrieben,
CMEVDD² beträgt, CMEVth² + CMEVDD²·2τ/T (Fig. 2B). Es sei bemerkt, daß T und τ gleich
jenen Werten in dem von den Taktsignalen getriebenen Abschnitt sind.
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Wie aus der vorstehenden Beschreibung erhellt, erlaubt die
D-Verriegelungslogikschaltung 90 die Reduktion des Energieverbrauchs sowohl im Transmissionsgateabschnitt als
auch im Speicherschaltungsabschnitt.
[Zweite Ausführungsform]
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Fig. 3 zeigt eine D-Verriegelungslogikschaltung gemäß der zweiten
Ausführungsform der vorliegenden Erfindung. In dieser Schaltung sind die Ausgänge der
BDD-Logikschaltungen 110 und 120 vom Ladungsrecyclingtyp mit den Knoten 97 und 98 auf der
Eingangsseite der D-Verriegelungslogikschaltung 90 in Fig. 1A verbunden.
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Die BDD-Logikschaltungen 110 und 120 sind durch Kombinieren von n-Kanal
MOSFETs 8 und p-Kanal MOSFETSs 24 gebildet. An die Gates dieser MOSFETs
anzulegende Signale A, B und C erhält man durch Wellenformumwandlung der Eingangssignale *a,
*b und *c, die jeweils eine rechteckige Welle haben (wobei jedes Signal invertiert wird und
die ansteigenden und abfallenden Neigungen/Gradienten den steigenden und fallenden
Neigungen/Gradienten einer Spannung V3ac entsprechen), und zwar unter Benutzung von
Invertern 131 bis 133, an die die Spannung V3ac als Speisespannung angelegt wird, wie dies in
Fig. 4A bis Fig. 4C gezeigt ist.
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In diesem Fall sind die p-Kanal MOSFETs 24 zwischen den Ausgängen der BDD-
Logikschaltung 110 und 120 und Knoten 97 und 98 der D-Verriegelungslogikschaltung 90 in
Fig. 3 geschaltet, und die invertierte Spannung *V5ac einer Spannung V5ac mit einer
Wellenform ähnlich der, die in Fig. 5B gezeigt ist, wird an das Gate jedes p-Kanal MOSFET 24
angelegt. Diese Spannung V5ac wird ebenfalls durch den Ladungsrecyclinggenerator oder den
Generator ohne Recycling, wie oben beschrieben, erzeugt. Diese Spannung hat eine
Wellenform, die später als die Spannung V3ac in Fig. 5A steigt und eher als diese fällt, und sie wird
ebenfalls an einen der Endpunkte der BDD-Logikschaltung 110 und den anderen Endpunkt
der BDD-Logikschaltung 120 angelegt.
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Der Betrieb der BDD-Logikschaltung, die in Fig. 3 gezeigt ist, wird als nächstes
beschrieben.
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Zunächst einmal werden die Eingangssignale A, B und C in die
BDD-Logikschaltungen 110 und 120 eingegeben, während synchron mit der Spannung V3ac auf Hoch und
Niedrig gewechselt wird. Wenn die Spannung V5ac steigt, werden an die
BDD-Logikschaltungen 110 und 120 Speisespannungen angelegt. In diesen Schaltungen wird die
Logikbearbeitung Exklusiv OR (XOR) der Signale A, B und C in der BDD-Logikschaltung 110 und
Exklusiv NOR (XNOR) der Signale A, B und C in der BDD-Logikschaltung 120
durchgeführt, und die Logikbearbeitungsergebnisse (Niedrig-Niveau- oder Hoch-Niveau-Signale)
werden synchron mit dem vorauslaufenden Rand der Spannung V5ac an die Knoten 97 und
98 übermittelt. Danach fällt die Spannung V5ac. Zu diesem Zeitpunkt sind die Signale in den
Knoten 97 und 98 gespeichert. Wenn die Spannung V5ac fällt, fällt die Spannung V3ac
ebenfalls. Folglich fallen die Eingangssignale A, B und C in den BDD-Logikschaltungen 110 und
120.
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Wenn eine Spannung V4ac steigt, werden die Transmissionsgates 91 und 92
aktiviert, und die Signale an den Knoten 97 und 98 werden an Knoten 99 und 100 übermittelt.
Anschließend wird der gleiche Vorgang wie der der Schaltung in Fig. 1A in der
D-Verriegelungslogikschaltung 90 durchgeführt, um die invertierten Signale der Signale, die an die
Knoten 97 und 98 eingegeben wurden, synchron mit der Spannung V3ac an die Knoten 102
und 103 auszugeben. Ein Signal Q oder ein invertiertes Signal *Q, das von jedem der Knoten
102 und 103 ausgegeben wird, kann als Eingangssignal für eine
D-Verriegelungslogikschaltung in der nächsten Stufe verwendet werden, die die gleiche Anordnung wie die oben
beschriebene hat, oder als eines der Eingangssignale A, B und C der BDD-Logikschaltungen
110 und 120.
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Fig. 5D bis 5H erläutern den Fall, bei dem die Ausgänge aus der
D-Verriegelungslogikschaltung 90 in die BDD-Logikschaltungen 110 und 120 eingegeben werden.
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Wie oben beschrieben, wird in der Logikschaltung nach der zweiten
Ausführungsform die Logikbearbeitung in den BDD-Logikschaltungen 110 und 120 durch adiabatisches
Laden und Laderecycling durchgeführt, und die Bearbeitungsergebnisse werden in die
D-Verriegelungslogikschaltung 90 eingegeben, um der Logikbearbeitung durch adiabatisches Laden
und Laderecycling in der gleichen Weise, wie oben beschrieben, unterworfen zu werden. Da
die Ausgangssignale an eine andere Schaltung in der nächsten Stufe oder die Eingangsseiten
der BDD-Logikschaltungen 110 und 120 übermittelt werden können, kann ein niedriger
Energieverbrauch realisiert werden.
[Dritte Ausführungsform]
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Fig. 6A zeigt eine D-Verriegelungslogikschaltung gemäß der dritten
Ausführungsform der vorliegenden Erfindung, worin eine Inverterschaltung 130, aufgebaut durch Inverter
104 und 105, mit den Knoten 102 und 103 der D-Verriegelungsschaltung 90, wie sie in Fig.
1A gezeigt ist, geschaltet ist. Unter Bezugnahme auf Fig. 1 A bezeichnen die Bezugszeichen
106 und 107 Ausgangsknoten.
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Wie in Fig. 6C gezeigt, steigt und fällt eine Speisespannung V6ac, die an jeden der
Inverter 104 und 105 angelegt ist, moderat, und sie steigt später und fällt früher als die
Spannung V3ac in Fig. 6B. Diese Speisespannung V6ac wird ebenfalls durch den Laderecycling-
Generator oder den Generator ohne Laderecycling, wie oben beschrieben, erzeugt.
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Es sei angenommen, daß eine Last, die eine sehr große Kapazität hat, mit den
Ausgangsknoten 102 und 103 der D-Verriegelungslogikschaltung 90 ohne die Inverterschaltung
130 verbunden ist. In diesem Fall wird, selbst wenn der Knoten 102 oder 103 durch ein
Signal, das durch ein Transmissionsgate 93 oder 94 (da V3ac = 0 V ist, wird der Knoten auf
eine Schwellenspannung Vth, wie oben beschrieben, eingestellt) übermittelt ist, auf Hoch
gesetzt sein sollte, der Knoten sofort 0 V. Dieses Potential wird auf die Lastseite übermittelt.
Dies kann einen Datenretention- oder -sperrfehler verursachen.
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Im Gegensatz dazu ist bei dieser Ausführungsform die Inverterschaltung 130 mit
den Knoten 102 und 103 geschaltet, und eine Last, die eine große Kapazität aufweist, ist mit
den Knoten 106 und 107 der Inverterschaltung 130 geschaltet. Bei dieser Anordnung können,
da die Knoten 106 und 107 nicht direkt die Signale, die durch die Transmissionsgates 93 und
96 übermittelt sind, empfangen, Daten in geeigneter, genauer Weise zurückgehalten werden.
[Vierte Ausführungsform]
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Fig. 7 zeigt eine D-Verriegelungslogikschaltung gemäß der vierten
Ausführungsform der vorliegenden Erfindung, worin die BDD-Logikschaltungen 110 und 120, die in Fig.
3 gezeigt sind, mit den Knoten 97 und 98 auf der Eingangsseite der
D-Verriegelungslogikschaltung 90, wie in Fig. 6A gezeigt, geschaltet sind.
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Bei dieser Ausführungsform werden Spannungen V3ac, V4ac, V5ac und V6ac, die
Zeitabläufe und Wellenformen gleich denen haben, die in Fig. 8A bis 8D gezeigt sind,
verwendet. Von diesen Spannungen weist die Spannung V5ac eine Wellenform auf, die später
steigt und früher fällt als die der Spannung V6ac, und die Spannung V6ac hat eine
Wellenform, die später steigt und früher fällt als die der Spannung V3ac.
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Folglich werden die Bearbeitungsinhalte (XOR und XNOR) der Signale A, B und
C, die in die jeweiligen MOSFETs der BDD-Logikschaltungen 110 und 120 eingegeben sind,
an Knoten 97 und 98 synchron mit der Spannung V5ac ausgegeben und dann an Knoten 99
und 100 synchron mit der Spannung V4ac, an die Knoten 102 und 103 synchron mit der
Spannung V3ac und an die Knoten 106 und 107 synchron mit der Spannung V6ac übermittelt.
Die an den Knoten 106 und 107 erhaltenen Signale können als Eingangssignale an die BDD-
Logikschaltungen 110 und 120 verwendet werden.
[Fünfte Ausführungsform]
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Fig. 9A zeigt eine D-Verriegelungsschaltung 90A gemäß der fünften
Ausführungsform der vorliegenden Erfindung, worin die Transmissionsgates 91 und 92 der
D-Verriegelungslogikschaltung 90 in Fig. 1A durch n-Kanal MOSFETs 8 ersetzt sind. In diesem Fall
wird an das Gate jedes n-Kanal MOSFETs 8 eine nicht-invertierte Spannung V4ac angelegt.
Es ist zu bemerken, daß die Transmissionsgates 91 und 92 durch p-Kanal MOSFETs 24 wie
in der D-Verriegelungsschaltung 90B in Fig. 9B ersetzt werden können. In diesem Fall wird
an das Gate jedes p-Kanal MOSFETs 24 die invertierte Spannung *V4ac der Spannung V4ac
angelegt.
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Durch Verwendung eines einzelnen MOSFET auf diese Weise als
Transmissionsgate kann die Zahl der Transistoren verringert werden.
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Wie oben beschrieben, kann gemäß der vorliegenden Erfindung in einer
D-Verriegelungslogikschaltung oder dergleichen mit mehreren hundert oder mehreren tausend Gates
ein adiabatisches Laden und Laderecyceln sehr leicht realisiert werden. Dies kann eine
Verringerung in Energieverbrauch und in der Schaltungsgröße ergeben, wenn man dies mit der
herkömmlichen CMOS-Logikschaltung und einer D-Verriegelungsschaltung vergleicht.
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Zusätzlich ist gemäß der vorliegenden Erfindung, da das Laden/Entladen
adiabatisch durchgeführt wird, die Dichte des Stroms, der in jedem Metalldraht und jedem
Transistor fließt, sehr gering. Aus diesem Grunde ist der Ionenwanderungseffekt an jedem Draht
gering, und der Querschnittsbereich jedes Drahtes kann im Vergleich zu dem
Querschnittsbereich jedes Drahtes bei einer CMOS-Logikschaltung stark verringert werden. Dieses
ermöglicht eine Reduktion in der Drahtkapazität.
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Wie vorstehend beschrieben, kann gemäß der Erfindung ein wirkungsvolles
Logikbearbeiten durch die Übermittlung einer kleineren Anzahl Elektronen realisiert werden, und
daher kann die Energie pro Logikvorgang im Vergleich zu der herkömmlichen
CMOS-Logikschaltung stark verringert werden.