[go: up one dir, main page]

KR100206701B1 - 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법 - Google Patents

반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법 Download PDF

Info

Publication number
KR100206701B1
KR100206701B1 KR1019960016885A KR19960016885A KR100206701B1 KR 100206701 B1 KR100206701 B1 KR 100206701B1 KR 1019960016885 A KR1019960016885 A KR 1019960016885A KR 19960016885 A KR19960016885 A KR 19960016885A KR 100206701 B1 KR100206701 B1 KR 100206701B1
Authority
KR
South Korea
Prior art keywords
bit
data
memory cells
input
stored
Prior art date
Application number
KR1019960016885A
Other languages
English (en)
Other versions
KR970076884A (ko
Inventor
이희춘
이재형
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960016885A priority Critical patent/KR100206701B1/ko
Priority to TW086105834A priority patent/TW502121B/zh
Priority to US08/854,300 priority patent/US6058495A/en
Priority to JP12613397A priority patent/JP3648016B2/ja
Publication of KR970076884A publication Critical patent/KR970076884A/ko
Application granted granted Critical
Publication of KR100206701B1 publication Critical patent/KR100206701B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야 : 멀티비트 테스트 회로 및 그 테스트 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적과제 : 비트라인의 쇼트브리지에 의해서도 페일여부 및 정확한 페일비트의 위치정보를 파악하기 위한 멀티비트 테스트 회로 및 그 테스트 방법을 제공함에 있다.
3. 발명의 해결방법의 요지 : 비트라인과 워드라인의 접속된 메모리 셀들로 형성된 다수의 블록들을 활성화하는 제1과정과, 상기 활성화되는 블록내의 메모리셀보다 적은수의 멀티비트 입출력핀을 통해 상기 각각 블록의 상기 메모리 셀에 데이터를 저장하고, 그 메모리 셀에 근접하는 또다른 메모리 셀에는 또다른 멀티비트 입출력핀을 통해 상보 데이터를 저장하는 제2과정과, 동일한 블럭에 저장된 상기 데이터들을 비교한 페일정보를 각기의 상기 멀티비트 입출력핀으로 출력하는 제3과정으로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도 : 멀티비트 테스트 회로 및 그 테스트 방법에 적합하다.

Description

반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
제1도는 종래 기술에 따른 반도체 메모리 장치의 멀티비트 테스트 회로.
제2도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 멀티비트 테스트 회로.
본 발명은 반도체 메모리 장치의 멀티비트 테스트 회로에 관한 것으로, 특히 다스의 멀티비트 입출력핀을 이용하여 그 수보다 많은 수의 메모리 셀을 억세스하여 그 메모리 셀의 페일여부 및 페일셀에 대한 위치정보를 파악하기 위한 멀티비트 테스트 회로 및 그 테스트 방법에 관한 것이다.
통상적으로, 반도체 메모리 장치, 예를 들면 다이나믹 램(dynamic RAM)은 멀티비트 테스트 모드를 수행하기 위한 회로를 가지며, 그 멀티비트 테스트 회로는 저렴한 가격과 빠른 동작시간으로서 상기 다이나믹 램의 기능을 효과적으로 테스트한다. 이러한 멀티비트 테스트 회로의 테스트 모드는 니블 디코더에 의해 4개의 다른 비트들이 동시에 라이트되고, 리이드 사이클에 있어서는 상기 4개의 비트를 리이드하고 비교하여 출력한다. 페일이 없을 경우에는 라이트된 데이터와 동일한 데이터가 비교과정을 통하여 동일 입출력핀으로 출력된다. 이러한 멀티비트 테스트 회로에 관한 기술은 일본국의 카주히코 카지야마(Kazuhiko Kajigaya)에 의해 발명되어 1991년 7월 2일자로 특허 허여된 미합중국 특허번호 U.S.P. 5,029,330의 제목 SEMICONDUCTOR MEMORY DEVICE하에 보다 상세히 게시되어 있다.
이러한 멀티비트 테스트 회로는 웨이퍼나 패케지 상태에서 적용되어 메모리 셀 중 페일셀에 대한 위치 정보를 하나 또는 다수의 입출력핀을 통하여 제공한다. 만일, 하나의 입출력핀으로 그 정보를 출력할 경우에는 단지 동시에 억세스된 멀티비트 셀 중의 어느 하나 이상의 비트가 페일되었다는 정보만을 얻을 수 있고, 그 이상의 효용성은 없으므로 테스트 순서에서 주로 마지막 검증단계에서 적용되는 경우가 많다.
따라서, 멀티비트 테스트에 대한 효용성을 높이기 위하여 웨이퍼 상태에서 일부의 입출력핀(이하 멀티비트 입출력핀이라 칭함)을 이용하여 상기 페일셀에 대한 위치 정보를 제공한다.
제1도는 종래 기술에 따른 반도체 메모리 장치의 다수의 멀티비트 입출력핀을 이용한 멀티비트 테스트 회로를 보인 도면이다. 제1도를 참조하면, 인용부호 100, 101은 메모리 셀어레이가 서브어레이 블록으로 분리된 서브어레이를 나타내고, 그 서브어레이 100, 101은 워드라인별로 다시 분리된 블록 BLKO∼3을 각기 포함한다. 그 블록 BLKO∼3은 다수의 비트라인과 하나의 워드라인에 접속된 메모리셀 C1∼4, C5∼8, C9∼12, C13∼16이 그 워드라인에 연속하여 형성된다. 또한, 그 블록의 워드라인이 페일이 났을 경우 대체될 리던던트 워드라인 RWLO∼3이 형성된다. 상기 비트라인에는 멀티비트 입출력핀 TI00, TI02, TI04, TI06으로 입력된 데이터를 상기 비트라인을 통해 해당 메모리 셀에 전송하고 다시 전송된 셀로부터 데이터를 중폭하여 읽어내기 위한 센스앰프드라이버부 103∼110이 접속된다. 그 센스앰프드라이버부 103∼110는 입력버퍼 115∼118에 접속되고, 그 입력버퍼 115∼118은 멀티비트 테스트 인에이블 신호 MBTE에 응답하여 상기 멀티비트 입출력핀 TI00, TI02, TI04, TI06으로 입력된 데이터를 상기 블록의 비트라인을 통하여 순차적으로 상기 메모리 셀에 저장한다. 이때, 노말동작에서는 리이드 또는 라이트 동작에서 이용되는 8개의 입출력핀 100∼7으로 메모리 셀 C1∼16을 억세스하여 라이트하고, 그 결과를 상기 8개의 입출력핀으로 출력하지만, 멀티비트 테스트의 동작은 하나의 멀티비트 입출력핀을 통해 4개의 메모리 셀에 동시에 동일한 데이터를 라이트하고, 임의의 한 멀티비트 입출력핀으로부터 라이트된 그 4개의 셀데이터가 서로 동일한가를 비교하므로 노말동작보다 작은 4개의 입출력핀만을 필요로 한다. 인용번호 111∼114는 상기 센스앰프드라이버부 103∼110에 접속된 비교부이며, 그 비교부 111∼114는 멀티비트 테스트 인에이블 신호 MBTE에 응답하여 상기 블록의 메모리셀에 저장된 데이터들을 비교하여 1 또는 0의 플래그(flag)데이터타를 상기 멀티비트 입출력핀을 통하여 출력하므로서 페일여부 및 페일의 위치정보를 제공한다. 예를 들어 만약, 멀티비트 입출력핀 TI00으로 비교기 111에 의해 0의 플래그 데이터가 출력되면, 이는 블록 BLK1의 워드라인 WL1에 접속된 메모리셀 C5∼8중의 어느 하나 이상의 셀에서 페일 또는 오류가 있음을 알 수 있고, 이를 통해 리던던트 워드라인 RWL1으로의 대체가 이루어진다.
그러나, 이러한 멀티비트 테스트 회로에서는 하나의 멀티비트 입출력핀으로부터 하나의 워드라인에 접속된 메모리셀에 각기 동일한 데이터가 저장(라이트)되는 문제점이 있다. 즉, 블록 BLK1에 각기 인접한 셀 C5∼8에는 멀티비트 입출력핀 TI00로부터 각기 동일한 데이터가 저장된다. 이에 따라, 셀 C5에 페일요소가 있어 그 데이터가 저장되지 못한다 할지라도 비트라인 BL1과 BL2 사이에 쇼트브리지(short brige)가 존재한다면, 그 셀 C5의 출력은 C6의 출력과 동일데이터로 비교부 111에 의해 비교되어 그 셀 C5의 페일여부를 파악할 수 없다.
따라서, 이러한 멀티비트 테스트 회로는 상기의 비트라인 쇼트 브리지에 의한 그 페일 여부를 정확히 가려낼 수 없는 문제점이 발생한다.
상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 비트라인의 쇼트 브리지가 존재하더라도 정확히 페일여부를 가려내면서 위치정보를 파악하기 위한 멀티비트 테스트 회로 및 그 테스트방법을 제공함에 있다.
본 발명의 다른 목적은 빠른 테스트 동작과 정확한 페일여부 및 페일비트의 위치정보를 제공하는 멀티비트 테스트 회로 및 그 테스트 방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 하나의 워드라인과 다수의 비트라인들간의 인터섹션들에 각기 배치된 다수의 메모리 셀들을 가지는 블록을 복수로 구비한 서브어레이를 다수로 포함하는 메모리 셀어레이를 가지는 반도체 메모리 디바이스에 있어서의, 페일비트 정보를 생성하기 위하여 상기 다수의 메모리 셀들을 서브어레이단위로 동시에 테스트하는 방법에 있어서 : 다수의 멀티비트 입출력핀들로부터 수신된 테스트용 데이터 비트들을 상기 다수의 메모리 셀들에 동시에 저장하여, 상기 동일한 블록내에 속한 연속적으로 인접한 메모리 셀들에는 각기 다른 상기 멀티비트 입출력핀으로부터 전송된 데이터 비트가 저장되며, 상기 멀티비트 입출력핀들중의 하나로부터 전송된 데이터 비트는 각 블록내의 메모리 셀들의 선택된 하나에 동시에 병렬저장되어지도록 하는 단계와; 비교 데이터비트를 생성하기 위하여, 동일블럭내의 메모리 셀들에 저장된 데이터비트들을 서로 비교하는 단계와; 상기 멀티비트 입출력핀들로 상기 비교 데이터비트를 전달하는 단계를 가짐을 특징으로 한다.
또한, 비트라인과 워드라인에 접속된 다수의 메모리 셀로 이루어진 다수의 블록들과, 그 블록들의 페일정보를 출력하기 위한 멀티비트 테스트 회로에 있어서, 멀티비트 인에이블신호에 응답하여 멀티비트 입출력핀으로 입력된 데이터를 각기의 상기 블록에 억세스된 메모리셀로 순차적으로 전송하기 위한 입력버퍼부와, 상기 전송된 데이터를 각각의 상기 블록의 메모리셀에 전송하고 다시 전송된 셀로부터 데이터를 증폭하여 읽어내기 위한 센스엠프 드라이버부와, 상기 멀트비트 인에이블 신호에 응답하여 동일 블록에 저장된 상기 데이터를 비교하고 그 비교된 페일정보를 상기 멀티비트 입출력핀으로 전송하기 위한 비교부로 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 멀티비트 테스트 회로를 보인 도면이다. 노말모드 동작에서 멀티비트 테스트 모드는 라이트 인에이블 그리고, 카스 비포어 라스(WCBR) 클럭 시퀀스에 의해 초기화되고, 그 멀티비트 테스트 모드는 카스 비포어 라스 또는 라스 온리 리프레시 사이클에 의해 종료됨은 공지된 사실이다. 본 발명에 있어서 비교부를 제외하고는 상술한 종래의 일실시예와 동일한 구조이며 이의 상세한 구성설명은 생략한다. 즉, 입력버퍼부 115∼118은 멀티비트 인에이블 신호 MBTE에 응답하여 멀티비트 입출력핀 TI00, TI02, TI04, TI06으로 입력된 데이터를 각기의 블록 BLKO∼3의 억세스된 메모리 각 블록별로 동시에 병렬적으로 전송한다. 이때, 상기 블록의 메모리셀 C1∼C4, C5∼C8, C9∼C12, C13∼15은 각각 하나의 워드라인 WL0, WL1, WL2, WL3에 연속적으로 접속된다. 센스앰프드라이버부 103∼110은 상기 전송된 데이터를 감지 증폭하여 각각의 상기 메모리셀에 전송한다. 예를 들면, 멀티비트 입출력핀 TI00로 입력되는 제1상태의 데이터는 각각 블록의 메모리 셀 C1, C5, C12, C16로 동시에 저장되고, 멀티비트 입출력핀 TI02로 입력된 제2상태의 데이터는 각각 블록의 메모리 셀 C2, C6, C11, C15로 동시에 저장된다. 나머지의 멀티비트 입출력핀 TI04, TI06으로 입력된 데이터도 상술한 바와 동일한 방법으로 전송 및 저장된다.
따라서, 동일 워드라인의 셀 C1과 연속하여 근접한 셀 C2에는 각기 다른 레벨을 가진 데이터를 저장할 수 있다. 즉 동일 워드라인의 인접셀에는 각기 다른 위상의 데이터를 저장한다. 그러므로, 메모리 셀이나 비트라인의 쇼트브리지로 인한 페일정보를 정확히 출력할 수 있다. 이렇게 각각 다른 멀티비트 입출력핀으로부터 저장된 인접셀 4개의 데이터는 서로 비교되어 그 비교된 데이터를 하나의 멀티비트 입출력핀으로 출력하는데, 종래 방법대로 어느 한 입출력핀에 의해 입력된 데이터끼리 즉, 예를 들면, 멀티비트 입출력핀 TI00으로 입력된 메모리 셀 C1, C5, C12, C16의 데이터를 비교하여 출력한다면, 그 출력정보에 의해 어느 워드라인의 메모리셀이 페일되었는가는 불가능해진다. 따라서, 비교부는 셀 C1과 셀 C3을 그리고, 셀 C2와 셀 C4를 비교한다. 비교부는 익스크루시브노아게이트 125, 126와 앤드게이트 132로 이루어지며, 그 비교데이터를 멀티비트인에이블신호 MBTE에 응답하는 상기 앤드게이트 132로 통해 멀티비트 입출력핀으로 출력한다. 만일, 셀 C1, C3의 데이터와 셀 C2, C4의 데이터의 위상이 동일하다면, 멀티비트 입출력핀 TI02는 1의 비교데이터를 출력하고, 페일요소로 인하여 4개의 셀중 어느 하나의 데이터가 잘못 저장되었다면, 멀티비트 입출력핀 TI02는 0의 비교데이터를 출력한다. 이 경우 메모리 셀 C1∼4중 어느 셀이 페일인가는 정확하게 구분되지 않지만 적어도 4개의 셀중 어느 하나 이상이 페일이므로 그 워드라인을 로우리던던시 셀 RWLO로 대체하는 것이 가능하다. 이와 동일하게 워드라인 WL1은 멀티비트 입출력핀 TI00, 워드라인 WL2은 멀티비트 입출력핀 TI04, 워드라인 WL3은 멀티비트 입출력핀 TI06를 통해 페일 확인이 가능하다.
따라서 본 발명의 일실시예에 따르면, 멀티비트 입출력핀으로 부터의 입력과 출력의 경로가 구분되며, 메모리 셀을 테스트하는 패턴을 효율적으로 구성하면서도 페일비트에 대한 위치정보를 정확히 파악할 수 있는 효과가 있다.

Claims (12)

  1. 하나의 워드라인과 다수의 비트라인들간의 인터섹션들에 각기 배치된 다수의 메모리 셀들을 가지는 블록을 복수로 구비한 서브어레이를 다수로 포함하는 메모리 셀 어레이를 가지는 반도체 메모리 디바이스에 있어서의, 페일비트 정보를 생성하기 위하여 상기 다수의 메모리 셀들을 서브어레이 단위로 동시에 테스트하는 방법에 있어서; 다수의 멀티비트 입출력핀들로부터 수신된 테스트용데이터 비트들을 상기 다수의 메모리 셀들에 동시에 저장하여, 상기 동일한 블록내에 속한 연속적으로 인접한 메모리 셀들에는 각기 다른 상기 멀티비트 입출력핀으로부터 전송된 데이터비트가 저장되며, 상기 멀티비트 입출력핀들 중의 하나로부터 전송된 데이터비트는 각 블록내의 메모리 셀들의 선택된 하나에 동시에 병렬저장되어지도록 하는 단계와; 비교데이터비트를 생성하기 위하여, 동일블록내의 메모리 셀들에 저장된 데이터비트들을 서로 비교하는 단계와; 상기 멀티비트 입출력핀들로 상기 비교 데이터비트를 전달하는 단계를 가짐을 특징으로 하는 방법.
  2. 제1항에 있어서; 상기 동일블럭에 저장된 데이터비트들은 연속적으로 상보적인 전압레벨을 가짐을 특징으로 하는 방법.
  3. 제1항에 있어서; 상기 데이터비트들을 서로 비교하는 단계는, 동일한 논리레벨로서 저장된 데이터비트끼리를 비교하기 위하여 동일블록내의 메모리 셀들중 얼터네이티블리 인접한 메모리 셀들에 저장된 데이터비트들을 동시에 서로 익스크루시브노아게이팅 하는 단계와, 멀티비트 인에이블신호에 의해 제어되어 비교동작모드에서만 상기 게이팅된 응답들중 서로 인접한 응답들 끼리를 앤드 게이팅하는 단계를 가짐을 특징으로 하는 방법.
  4. 제1항에 있어서; 상기 블록은 다수의 비트라인과 하나의 워드라인에 접속된 다수의 메모리 셀들로 이루어지는 것을 특징으로 하는 멀티비트 테스트 방법.
  5. 제4항에 있어서; 상기 메모리 셀에 제1상태의 데이터가 저장되었을 경우 그 메모리 셀에 연속하여 인접한 다른 메모리 셀에는 제2상태의 데이터가 저장됨을 특징으로 하는 멀티비트 테스트 방법.
  6. 멀티비트 테스트 방법에 있어서 : 비트라인과 워드라인에 접속된 메모리 셀들로 형성된 다수의 블록들을 활성화하는 제1과정과; 상기 활성화되는 블록의 메모리 셀들보다 적은 수의 멀티비트 입출력핀을 통해 상기 각각 블록의 상기 메모리 셀에 데이터를 저장하고, 그 메모리 셀에 근접하는 또 다른 메모리 셀에는 또 다른 멀티비트 입출력핀을 통해 상보데이터를 저장하는 제2과정과; 동일한 블록에 저장된 상기 데이터들을 비교한 페일정보를 각기의 상기 멀티비트 입출력핀으로 출력하는 제3과정으로 이루어지는 것을 특징으로 하는 멀티비트 테스트 방법.
  7. 비트라인과 워드라인에 접속된 다수의 메모리 셀로 이루어진 다수의 블록들을 가지며, 그 블록들의 페일정보를 출력하기 위해 다수의 멀티비트 입출력핀들로부터 수신된 테스트용 데이터 비트들을 상기 다수의 메모리 셀들에 동시에 저장하고, 상기 동일한 블록내에 속한 연속적으로 인접한 메모리 셀들에는 각기 다른 상기 멀티비트 입출력핀으로부터 전송된 데이터 비트가 저장되는 구조를 가지는 멀티비트 테스트 회로에 있어서 : 멀티비트 인에이블신호에 응답하여 멀티비트 입출력핀으로 입력된 데이터를 각기의 상기 블록에 억세스된 메모리 셀로 병렬로 전송하기 위한 입력버퍼부와; 상기 전송된 데이터를 증폭하여 각각의 상기 블록의 메모리 셀에 전송하고 전송된 데이터를 다시 증폭하여 읽어내기 위한 센스앰프드라이버부와; 상기 멀티비트인에이블신호에 응답하여 동일 블록에 저장된 상기 데이터를 비교하고 그 비교데이터를 상기 멀티비트 입출력핀으로 전송하기 위한 비교부로 이루어지는 것을 특징으로 하는 멀티비트 테스트 회로.
  8. 제7항에 있어서; 상기 비교부는 상기 비트라인과 접속된 다수의 익스크루시브노아게이트 및 앤드게이트로 이루어지고, 각각의 상기 블록의 센스앰프드라이버부와 접속되는 것을 특징으로 하는 멀티비트 테스트 회로.
  9. 제7항에 있어서; 상기 멀티비트 입출력핀은 상기 억세스된 메모리 셀의 수보다 작음을 특징으로 하는 멀티비트 테스트 회로.
  10. 제7항에 있어서; 상기 멀티비트 입출력핀이 입력 및 출력될 때 다른 전송경로를 가짐을 특징으로 하는 멀티비트 테스트 회로.
  11. 제7항에 있어서; 상기 메모리 셀은 상기 워드라인에 연속적으로 접속되고, 상기 연속적인 메모리 셀에 저장되는 상기 데이터는 각기 다른 상기 입출력핀으로부터 전송되는 것을 특징으로 하는 멀티비트 테스트 회로.
  12. 제7항에 있어서; 상기 메모리 셀에 제1상태의 데이터가 저장되었을 경우 그 메모리 셀에 연속하여 인접한 메모리 셀에는 제2상태의 데이터가 저장됨을 특징으로 하는 멀티비트 테스트 회로.
KR1019960016885A 1996-05-16 1996-05-16 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법 KR100206701B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960016885A KR100206701B1 (ko) 1996-05-16 1996-05-16 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
TW086105834A TW502121B (en) 1996-05-16 1997-05-01 Multibit test circuit in semiconductor memory device and method thereof
US08/854,300 US6058495A (en) 1996-05-16 1997-05-12 Multi-bit test circuit in semiconductor memory device and method thereof
JP12613397A JP3648016B2 (ja) 1996-05-16 1997-05-16 半導体メモリ装置のマルチビットテスト方法及びその回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960016885A KR100206701B1 (ko) 1996-05-16 1996-05-16 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법

Publications (2)

Publication Number Publication Date
KR970076884A KR970076884A (ko) 1997-12-12
KR100206701B1 true KR100206701B1 (ko) 1999-07-01

Family

ID=19459143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960016885A KR100206701B1 (ko) 1996-05-16 1996-05-16 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법

Country Status (4)

Country Link
US (1) US6058495A (ko)
JP (1) JP3648016B2 (ko)
KR (1) KR100206701B1 (ko)
TW (1) TW502121B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11144496A (ja) * 1997-11-10 1999-05-28 Nec Corp Ｌｓｉセル位置情報出力装置、出力方法およびｌｓｉセル位置情報出力プログラムの記録媒体
GB2344975B (en) * 1998-12-14 2004-03-10 Inventec Corp Communication port testing module and method thereof
US6484289B1 (en) * 1999-09-23 2002-11-19 Texas Instruments Incorporated Parallel data test for a semiconductor memory
JP2001126470A (ja) * 1999-10-26 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
JP2001229682A (ja) * 2000-02-15 2001-08-24 Nec Corp 不揮発性半導体記憶装置
US7246280B2 (en) * 2004-03-23 2007-07-17 Samsung Electronics Co., Ltd. Memory module with parallel testing
KR100673900B1 (ko) 2005-03-21 2007-01-25 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
CN101169975B (zh) * 2006-10-24 2011-05-04 英华达（上海）科技有限公司 内存测试方法
US7954018B2 (en) * 2007-02-02 2011-05-31 Rudolph Technologies, Inc Analysis techniques for multi-level memory
US8045408B2 (en) 2008-02-14 2011-10-25 Hynix Semiconductor Inc. Semiconductor integrated circuit with multi test
KR100892669B1 (ko) * 2007-09-04 2009-04-15 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 멀티 테스트 방법
KR101069681B1 (ko) * 2009-07-30 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치
US8612812B2 (en) * 2010-12-30 2013-12-17 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
US8713383B2 (en) * 2010-12-30 2014-04-29 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
US8595575B2 (en) * 2010-12-30 2013-11-26 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
US11145381B1 (en) 2020-09-09 2021-10-12 Powerchip Semiconductor Manufacturing Corporation Memory with test function and test method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
US4622653A (en) * 1984-10-29 1986-11-11 Texas Instruments Incorporated Block associative memory
KR910005306B1 (ko) * 1988-12-31 1991-07-24 삼성전자 주식회사 고밀도 메모리의 테스트를 위한 병렬리드회로
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置

Also Published As

Publication number Publication date
JP3648016B2 (ja) 2005-05-18
JPH1074399A (ja) 1998-03-17
KR970076884A (ko) 1997-12-12
TW502121B (en) 2002-09-11
US6058495A (en) 2000-05-02

Similar Documents

Publication Publication Date Title
KR100206701B1 (ko) 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
US4757503A (en) Self-testing dynamic ram
KR100327136B1 (ko) 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
CN1144232C (zh) 多簇存储器件的测试方法及其访问方法
KR100284716B1 (ko) 반도체 기억 장치
US11301317B2 (en) Method of controlling repair of volatile memory device and storage device performing the same
JPH06203597A (ja) ダイナミックｒａｍ
US6119251A (en) Self-test of a memory device
KR19980019199A (ko) 용장도 스위칭 방법으 사용한 반도체 메모리 디바이스(Semiconductor memory device with redundancy switching method)
USRE34445E (en) Self-testing dynamic RAM
US20210295944A1 (en) Semiconductor memory devices and repair methods of the semiconductor memory devices
KR100367191B1 (ko) 테스트수단을구비한전자회로및메모리셀테스트방법
US11487613B2 (en) Method for accessing semiconductor memory module
TWI755914B (zh) 具有測試功能的記憶體及其測試方法
US6515920B2 (en) Semiconductor data storing circuit device, method of checking the device and method of relieving the device from defective cell
JP2518401B2 (ja) 半導体記憶装置
US5184327A (en) Semiconductor memory device having on-chip test circuit and method for testing the same
CN101071631B (zh) 用于后端测试的多个存储库读取和数据压缩的方法和设备
US5740179A (en) Method and apparatus for a design for test, parallel block write operation
JP2000021200A (ja) 半導体記憶装置
US6188597B1 (en) Semiconductor memory having sub-select lines cross-connected to sub-decoders
KR0185635B1 (ko) 병렬 비트 테스트회로 및 그 테스트방법
US6754113B2 (en) Topography correction for testing of redundant array elements
WO2009058148A1 (en) Mram testing
KR900008638B1 (ko) 집적회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960516

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19981127

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990325

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990409

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990410

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020318

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030307

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040308

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050310

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060307

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070327

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080401

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090316

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20100315

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20110405

Start annual number: 13

End annual number: 13

FPAY Annual fee payment
PR1001 Payment of annual fee

Payment date: 20120330

Start annual number: 14

End annual number: 14

FPAY Annual fee payment
PR1001 Payment of annual fee

Payment date: 20130329

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20140331

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20150331

Start annual number: 17

End annual number: 17

EXPY Expiration of term
PC1801 Expiration of term