JP2001126470A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単なデータバス構造を有しかつ回路規模を
削減した出力データ幅を切換えることが可能な半導体記
憶装置を提供する。 【解決手段】 出力データ幅の切換モード信号に応じて
プリデコーダ帯＋セレクタ帯５４♯１はプリアンプ＋ラ
イトドライバ帯６２♯１に選択信号ＳＥＬ０〜ＳＥＬ
７，ＷＯＲＤＡ〜ＷＯＲＤＣを出力する。これらの選択
信号に応じてプリアンプ＋ライトドライバ帯６２♯１は
グローバルＩＯ線ＧＩＯ＜０＞〜ＧＩＯ＜７＞とデータ
バス５６♯１との間の接続関係を切換えることができ
る。読出されるデータは、データバス上で途中セレクタ
回路等を介することなくパッド１３に出力されるので、
モード切換やアドレスの変化によるクリティカルな遅延
時間の合わせ込みをする必要がなくかつ簡素な構成にす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、半導体記憶装置内部でデータ
の伝達に用いられるデータバスに関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（以下ＤＲＡＭという）には、データを高速に連続して
読出すことができるＥＤＯ（Extended Data Out）と呼
ばれる種類がある。

【０００３】ＥＤＯ ＤＲＡＭでは、通常のＤＲＡＭよ
りもデータの読み出しを高速に行なうことができる。

【０００４】通常のＤＲＡＭでは、メモリーからデータ
を読み出すときに、行アドレスと列アドレスを指定して
データを読み出した後、次のアドレスに移る際にいった
ん列アドレスを無効にする。

【０００５】ＥＤＯ ＤＲＡＭでは、列アドレスをＤＲ
ＡＭ側で保持してくれるため、メモリー・コントローラ
は列アドレスを指定したら、すぐに列アドレスを無効に
することができる。データを読み出すまで列アドレスを
保持しなくてもいい分だけシステムは高速になる。

【０００６】図２８は、従来の、ＥＤＯ ＤＲＡＭのデ
ータバスの構成を示す図である。図２８を参照して、こ
のＥＤＯ ＤＲＡＭは、２行２列に配列された各々が長
方形の形状を有するメモリマット５０４♯１〜５０４♯
４を有している。

【０００７】各々のメモリマットからは、３２対のグロ
ーバルＩ／Ｏ線対Ｉ／Ｏ０〜Ｉ／Ｏ３１が出力されてお
り、これらはメモリマットとメモリマットの間の領域で
あり、チップの短辺方向に沿って設けられた中央部の領
域に配置されるデータバスに接続される。

【０００８】メモリマットの短辺に沿ってメモリマット
ごとに４組のデータバスが設けられており、このデータ
バスはチップの中央部にも受けられるセレクタ５０２♯
１〜５０２♯４に入力されている。

【０００９】セレクタ５０２♯１〜５０２♯４の出力は
メモリマットとメモリマットの間の領域でチップの長辺
方向に沿う領域に設けられているデータバスｄｒｖ０〜
ｄｒｖ１５に接続される。データバスｄｒｖ０〜ｄｒｖ
１５はメモリマット５０４♯３とメモリマット５０４♯
４の間の領域に設けられるパッドに接続されている。

【００１０】図２９は、図２８に示したデータバスｄｒ
ｖ０〜ｄｒｖ１５とデータ入出力端子ＤＱ０〜ＤＱ１５
との対応関係を示す図である。

【００１１】図２８、図２９を参照して、この従来のＥ
ＤＯ ＤＲＡＭは、モード選択信号を制御することによ
り、外部に向けて出力するデータのバス幅を４ビット、
８ビット、１６ビットに切換えることができる。

【００１２】セレクタ５０２♯１〜５０２♯４には、ビ
ット幅切換用のモード信号とアドレス信号の一部が入力
されており、これらの制御信号に応じて各々のメモリマ
ットに対応して設けられている４組ずつのデータバスの
うちから必要なデータを選択する動作が行なわれる。

【００１３】また、半導体記憶装置は、テスタ装置を用
いて検査が行なわれその後最終製品となるが、検査時に
おいてデータの入出力をする端子を減らしチャネル数の
少ないテスタで複数の半導体記憶装置を同時に検査する
ことができるように、マルチＩ／Ｏテストを実行してい
る。

【００１４】このマルチＩ／Ｏテストを実行する際に
も、セレクタ５０２♯１〜５０２♯４に制御信号が送ら
れ、４つのデータ端子ＤＱ０〜ＤＱ３からすべてのメモ
リマットの短辺方向に沿って設けられているデータバス
に同時にデータを与えることができるようになってい
る。

【００１５】この場合には、データ端子ＤＱ０からはメ
モリマット５０４♯１の横に設けられているデータバス
０、４、２、６にデータが同時に与えられ、データ端子
ＤＱ３からは、メモリマット５０４♯４の横に設けられ
ているデータバス９、１１、１３、１５にデータが与え
られる。

【００１６】さらに、データ端子ＤＱ１からはメモリマ
ット５０４♯２の横に設けられているデータバス１、
３、５、７に同時にデータが与えられ、データ端子ＤＱ
２からはメモリマット５０４♯３の横に設けられている
データバス８、１０、１２、１４にデータが与えられ
る。

【００１７】図３０は、従来のＥＤＯ ＤＲＡＭにおけ
る１マットあたりのデータバスの配置を説明するための
概略図である。

【００１８】図３０を参照して、チップの長辺方向に沿
う中央領域にはデータ入出力端子５１３が設けられてお
り、チップのちょうど中央部分には行および列アドレス
バッファ５２４が設けられている。

【００１９】外部から与えられるアドレス信号Ａ０〜Ａ
１２は、行および列アドレスバッファ５２４に与えら
れ、制御信号／ＣＡＳに応じてアドレスを取込み一部デ
コードを行ない、信号Ｙ＜１５：０＞、ＣＡＤ８をプリ
デコーダ帯５５４♯３に出力する。

【００２０】データ端子５１３に外部から与えられるデ
ータは入力バッファ５２０を経由した後セレクタ５０２
♯３に達する。セレクタ５０２♯３には、データのビッ
ト幅を切換えるモード信号Ｂ８Ｅ、Ｂ１６Ｅが与えられ
ており、プリデコーダ帯５５４♯３とプリアンプ＋ライ
トドライバ帯５６２♯３の間に位置する書込データバス
にデータが出力される。

【００２１】書込データバスに出力されたデータはプリ
アンプ＋ライトドライバ帯５６２♯３に含まれているラ
イトドライバに到達し、ライトドライバはグローバルＩ
／Ｏ線Ｉ／Ｏ０〜Ｉ／Ｏ３１に対してデータを出力す
る。

【００２２】プリデコーダ帯５５４♯３からはプリデコ
ード後のアドレス信号ＹＡ−ＹＣが列デコーダ５２８♯
８に向けて出力される。列デコーダ５２８♯３は応じて
１６メガビットのメモリマット５０４♯３の該当する列
を選択し、そこにデータが書込まれる。

【００２３】データの読出時には、列デコーダ５２８♯
３によって選択された列からグローバルＩ／Ｏ線対Ｉ／
Ｏ０〜Ｉ／Ｏ３１に読出されたデータがプリアンプ＋ラ
イトドライバ帯５６２♯３に含まれるプリアンプに到達
し、プリアンプはプリデコーダ帯５５４♯３とプリアン
プ＋ライトドライバ帯５６２♯３の間に設けられる読出
データバスにデータを出力する。

【００２４】読出データバスに読出されたデータは、セ
レクタ５０２♯３に入力され、セレクタ５０２♯３はモ
ード選択信号Ｂ８Ｅ、Ｂ１６Ｅに応じてデータの選択を
行ない出力する。

【００２５】セレクタ５０２♯３から出力されたデータ
は、データ出力バッファ５３４を経由してパッド５１３
に到達する。そしてパッド５１３から外部に向けてデー
タが読出される。

【００２６】

【発明が解決しようとする課題】従来のデータバスの構
成では、プリアンプの出力がセレクタ５０２♯３を介し
てパッド５１３に到達する。つまり、バスの乗換えが行
なわれている。

【００２７】このセレクタ５０２♯３の内部では、選択
モードによってデータの通過する経路が異なるので、タ
イミングのクリティカルな合わせ込みが必要となってい
る。このタイミングの合わせ込みが難しいという問題点
があった。

【００２８】図３１は、従来のＥＤＯ ＤＲＡＭにおけ
るマルチビットテストの説明をするための図である。

【００２９】図３１を参照して、従来では、１マットの
短辺方向に沿って設けられるローカルＩ／Ｏ線対は４分
割されていた。そして、マルチビットテストには２つの
モードを採用していた。

【００３０】第１のモードでは、１マットあたりワード
線ＷＬが１本活性化され、コラム選択線ＣＳＬが４本活
性化される。１本のコラム選択線あたり、４ビットのデ
ータが出力されるので、１マットからは１６ビットが出
力される。この１６ビットのデータが１対の読出データ
線対上でワイヤードＯＲにより縮退される。全部で４マ
ットあるので１６×４＝６４ビットの縮退が行なわれ
る。

【００３１】第２のモードでは、１マットあたりワード
線ＷＬが２本活性化され、コラム選択線ＣＳＬが４本活
性化される。これにより、１本のコラム選択線あたり、
８ビットのデータが出力されるので、１マットからは３
２ビットが出力される。この３２ビットのデータが１対
の読出データ線対上でワイヤードＯＲにより縮退され
る。全部で４マットあるので３２×４＝１２８ビットの
縮退が行なわれる。

【００３２】したがってグローバルＩ／Ｏ線対に付随す
るプリアンプおよびライトドライバの数が１マットあた
りそれぞれ３２個必要であった。

【００３３】図３２は、従来のＥＤＯ ＤＲＡＭにおけ
るローカルＩ／Ｏ線対のイコライズを行なうイコライズ
回路ＬＥＱおよびイコライズ回路ＬＥＱを活性化するイ
コライズ信号の配置を説明するための図である。

【００３４】図３２を参照して、ローカルＩ／Ｏ線対は
メモリマット５０４♯３の短辺方向に４分割されてお
り、かつ、イコライズ回路ＬＥＱは、チップの短辺方向
における異なるばらばらな配置を有していたため、イコ
ライズ回路ＬＥＱを活性化させる制御信号ＬＩＯＥＱ＜
０＞〜ＬＩＯＥＱ＜１６＞を伝達する多数の制御信号線
が必要である。これにより、グローバルＩ／Ｏ線対の配
置の自由度が少ないという問題点もあった。

【００３５】この発明の目的は、複雑なタイミングの合
わせ込みが不要なシンプルなデータバスを有し、付随す
る回路規模が少なくできる半導体記憶装置を提供するこ
とである。

【００３６】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、外部に対してデータを入出力する端子数を
モード切換信号で切換え可能な半導体記憶装置であっ
て、長方形の形状を有するメモリ領域に２行２列に配置
され、各々が長方形の形状を有する第１〜第４のメモリ
マットを備え、各メモリマットは、行列状に配置される
複数のメモリセルと、複数のメモリセルの列に対応して
設けられる複数のビット線対と、複数のビット線対とデ
ータを授受する複数のグローバルＩ／Ｏ線対とを含み、
第１〜第４のメモリマットにそれぞれ対応して設けら
れ、少なくとも一部が第１〜第４のメモリマットの短辺
に平行に配置される第１〜第４のデータバスと、第１〜
第４のメモリマットの短辺にそれぞれ沿って設けられ、
複数のグローバルＩ／Ｏ線対とデータバスとの間でデー
タ授受を行う第１〜第４の入出力回路帯とをさらに備
え、各入出力回路帯は、モード切換信号に応じて、デー
タバスに含まれる複数のデータ線のうちから複数のグロ
ーバルＩ／Ｏ線対にそれぞれ対応するデータ線を選択す
る選択回路を含む。

【００３７】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１のメ
モリマットは、メモリ領域の第１行第２列の位置に配置
され、第２のメモリマットは、第１のメモリマットと短
辺同士が対向するようにメモリ領域の第１行第１列の位
置に配置され、第３のメモリマットは、メモリ領域の第
２行第１列の位置に配置され、第４のメモリマットは、
第３のメモリマットと短辺同士が対向するようにメモリ
領域の第２行第２列の位置に配置され、第１、第２のデ
ータバスは少なくとも一部が第１、第２のメモリマット
の間の領域に配置され、第３、第４のデータバスは少な
くとも一部が第３、第４のメモリマットの間の領域に配
置され、メモリ領域の第１行に配置されるメモリマット
と第２行に配置されるメモリマットとの間の領域に設け
られ、第１〜第４のデータバスとデータを授受する複数
のデータ入出力パッドをさらに備える。

【００３８】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、メモリ領
域の中央部に配置され、外部からアドレス信号を取込み
第１〜第４のメモリマットに向けて列選択信号を出力す
るアドレスバッファ回路と、第１、第２のメモリマット
の間の領域に設けられ、少なくとも一部が第１、第２の
データバスの間に設けられ、アドレスバッファの出力を
第１、第２のメモリマットに伝達する第１のアドレスバ
スをさらに備える。

【００３９】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、アドレス
バッファは、モード信号に応じてアドレス信号を変換し
て列選択信号を出力するアドレス変換回路を含む。

【００４０】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第１、第
２のメモリマットは、入出力されるデータの下位ビット
に対応する複数のデータ入出力パッドとデータを授受
し、第３、第４のメモリマットは、入出力されるデータ
の上位ビットに対応する複数のデータ入出力パッドとデ
ータを授受し、第１、第２のメモリマットの間の領域に
設けられ、下位ビットのデータの授受の制御を行なう第
１の制御バスと、第３、第４のメモリマットの間の領域
に設けられ、上位ビットのデータの授受の制御を行なう
第２の制御バスとをさらに備える。

【００４１】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１の入
出力回路帯は、複数のグローバルＩ／Ｏ線対にそれぞれ
対応して設けられ、第１のデータバスに含まれる複数の
書込データ線からデータを受けて、モード切換信号に応
じていずれか一つのデータを出力する複数の選択回路
と、列選択信号に応じて活性化され、選択回路の出力を
受けて、グローバルＩ／Ｏ線対にそれぞれ出力する複数
のライトドライブ回路とを含む。

【００４２】請求項７に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１の入
出力回路帯は、列選択信号に応じて活性化され、複数の
グローバルＩ／Ｏ線対から読出されたデータをそれぞれ
増幅する複数のプリアンプ回路と、第１のデータバスに
含まれる複数の読出データ線対のうちモード切換信号に
応じて、対応する読出データ線対を選択して複数のプリ
アンプの出力をそれぞれ出力する複数の選択回路とを含
む。

【００４３】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、各メモリ
マットは、複数のビット線対と複数のグローバルＩ／Ｏ
線対との間のデータ伝達を行なう、メモリマットの短辺
と平行に配置される複数のローカルＩ／Ｏ線対と、各ロ
ーカルＩ／Ｏ線対に対応して設けられ、メモリマットの
第１の長辺側に設けられる第１のイコライズ回路と、第
１のイコライズ回路と対をなして設けられ、メモリマッ
トの第２の長辺側に設けられる第２のイコライズ回路
と、メモリマットの第１の長辺に沿って設けられ、第１
のイコライズ回路を制御する第１の制御線と、メモリマ
ットの第２の長辺に沿って設けられ、第２のイコライズ
回路を制御する第２の制御線とをさらに含む。

【００４４】請求項９に記載の半導体記憶装置は、一つ
のデータ入出力パッドから複数のグローバルＩ／Ｏ線対
に同時にデータを伝達することが可能な第１、第２のマ
ルチビットテストモードを備える半導体記憶装置であっ
て、行列状に配置される複数のメモリセルを含むメモリ
マットを備え、メモリマットは、メモリセルの列に対応
して設けられ、互いに相補な信号を伝達する第１、第２
のビット線を含む第１のビット線対と、メモリセルの列
に対応して設けられ、第２のビット線に隣接する第３の
ビット線と第３のビット線と相補な信号を伝達する第４
のビット線とを含む第２のビット線対と、第１のビット
線対にデータを伝達する第１のグローバルＩ／Ｏ線対
と、第２のビット線対にデータを伝達する第２のグロー
バルＩ／Ｏ線対とを含み、メモリマットにデータを入出
力する入出力回路帯をさらに備え、入出力回路帯は、デ
ータ入出力パッドに与えられたデータを第１、第２のマ
ルチビットテストモード時に第１のグローバルＩ／Ｏ線
対に伝達する第１の伝達回路と、データ入出力パッドに
与えられたデータを第２のグローバルＩ／Ｏ線対に、第
１のマルチビットテストモード時には正極性で伝達し、
第２のマルチビットテストモード時には逆極性で伝達す
る第２の伝達回路とを含む。

【００４５】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、入出力
回路帯は、第１のグローバルＩ／Ｏ線対に読出された第
１のデータを第１、第２のマルチビットテストモード時
に出力する第１の出力回路と、第２のグローバルＩ／Ｏ
線対に読出された第２のデータを第１のマルチビットテ
ストモード時に正極性で出力し、第２のマルチビットテ
ストモード時には逆極性で出力する第２の出力回路とを
含み、第１の出力回路の出力と第２の出力回路の出力と
を受けて縮退してデータ入出力パッドに伝達する出力デ
ータバスをさらに備える。

【００４６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４７】図１は、本発明の実施の形態である半導体
記憶装置１の概略的な構成を示すブロック図である。

【００４８】図１を参照して、半導体記憶装置１は、メ
モリバンクをもたないＥＤＯ ＤＲＡＭである。

【００４９】半導体記憶装置１は、制御信号ｅｘｔ．／
ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥをそれぞれ
受ける制御信号入力端子２〜６と、アドレス入力端子群
８と、データ信号を入出力する入出力端子群１３と、接
地電位Ｖｓｓが与えられる接地端子１２と、電源電位Ｅ
ｘｔ．Ｖｃｃが与えられる電源端子１０とを備える。

【００５０】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、メモリマット３１
と、ゲート回路１８と、データ入力バッファ２０および
データ出力バッファ３４とを備える。

【００５１】メモリマット３１は、行列状にメモリセル
が配列されるメモリセルアレイ３２と、メモリセルアレ
イに対してデータの入出力を行なうためのセンスアンプ
＋入出力制御回路３０とを含む。

【００５２】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。

【００５３】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａ１２に基づいて生
成したアドレス信号を行デコーダ２６および列デコーダ
２８に与える。

【００５４】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ３４を介して入出力端
子１３を通じて外部とデータをやり取りする。

【００５５】［データバス構造の説明］図２は、半導体
記憶装置１のメモリマットおよびデータバス、アドレス
バッファの配置を説明するための図である。

【００５６】図２を参照して、半導体記憶装置１は、各
々が長方形状の１６メガビットのメモリマット３１♯１
〜３１♯４を含む。メモリマット３１♯１〜３１♯４
は、２行２列に配置されている。チップの中央にはアド
レスバッファ２４および制御回路４２、４４が配置され
る。

【００５７】チップの対向する長辺の中点同士を結ぶ線
に沿って設けられる、メモリマットとメモリマットの間
の中央領域には、アドレスバッファ２４からメモリマッ
ト３１♯１、３１♯２にコラムアドレス系信号を伝達す
るためのアドレスバス４６と、メモリマット３１♯３、
３１♯４にコラムアドレス系信号を伝達するためのアド
レスバス４８とが設けられる。

【００５８】このように、メモリマット３１♯１、３１
♯２でアドレスバス４６を共用し、メモリマット３１♯
３、３１♯４でアドレスバス４８を共用できるような配
置を採用しているので、従来のように、メモリマットご
とにアドレスバスを設ける必要がなく配線本数を減らす
ことができる。したがって、チップサイズを小さくする
ことができ、コストを下げることができる。

【００５９】メモリマット３１♯１、３１♯２は、デー
タ端子の上位側ビットから入力されるデータが書込ま
れ、データ端子の上位データに対応する制御信号が制御
回路４２から発生され、その制御信号をメモリマット３
１♯１、３１♯２に伝達するための制御信号バス５０が
アドレスバス４６の隣に設けられる。

【００６０】メモリマット３１♯３、３１♯４は、デー
タ端子の下位ビットからデータの書込が行なわれるメモ
リマットであり、メモリマット３１♯３、３１♯４に書
込用制御信号とを伝達するための制御信号バス５２がア
ドレスバス４８の隣に設けられる。

【００６１】このように、メモリマット３１♯１、３１
♯２で制御信号バス５０を共用し、メモリマット３１♯
３、３１♯４でアドレスバス５２を共用できるようなバ
ス配置およびデータ端子に対するマットの割付を採用し
ているので、従来のように、メモリマットごとに制御信
号バスを設ける必要がなく配線本数を減らすことができ
る。したがって、チップサイズを小さくすることがで
き、コストを下げることができる。

【００６２】メモリマット３１♯１〜３１♯４にそれぞ
れ対応してメモリマットの短辺に沿ってデータバス５６
♯１〜５６♯４が設けられる。

【００６３】制御信号バス５０とデータバス５６♯１の
間にはプリデコーダ帯＋セレクタ帯５１♯１が設けら
れ、データバス５６♯２とアドレスバス４６の間には、
メモリマット３１♯２に対応して設けられるプリデコー
ダ帯＋セレクタ帯５４♯２が設けられる。

【００６４】データバス５６♯３とアドレスバス４８と
の間にはメモリマット３１♯３に対応して設けられるプ
リデコーダ帯＋セレクタ帯５４♯３が設けられる。デー
タバス５６♯４と制御信号バス５２との間には、メモリ
マット３１♯４に対応して設けられるプリデコーダ帯＋
セレクタ帯５４♯４が設けられる。

【００６５】図３は、メモリマットとデータバスとデー
タ入出力端子との対応関係を説明するための図である。

【００６６】図３を参照して、メモリマット３１♯１
は、この半導体記憶装置が１６ビットのデータを授受す
る×１６モードにおいて端子ＤＱ０、ＤＱ４、ＤＱ２、
ＤＱ６から入力されるデータが記憶されるマットであ
る。

【００６７】メモリマット３１＃１とメモリマット３１
＃４との間の領域には、端子ＤＱ０〜ＤＱ１５にそれぞ
れ対応して設けられるパッドＰＤＱ０〜ＰＤＱ１５が設
けられる。

【００６８】メモリマット３１♯１に対応して設けられ
るデータバス５６♯１にはＰＤＱ０に接続されるデータ
バスと、パッドＰＤＱ４に接続されるデータバスと、パ
ッドＰＤＱ２に接続されるデータバスと、パッドＰＤＱ
６に接続されるデータバスとが含まれる。

【００６９】メモリマット３１♯２には、×１６モード
においては、端子ＤＱ１、ＤＱ５、ＤＱ３、ＤＱ７から
入力されるデータが記憶される。メモリマット３１♯２
に対応してデータバス５６♯２が設けられている。

【００７０】データバス５６♯２はパッドＰＤＱ１に接
続されるデータバスと、パッドＰＤＱ５に接続されるデ
ータバスと、パッドＰＤＱ３に接続されるデータバス
と、パッドＰＤＱ７に接続されるデータバスとを含む。

【００７１】メモリマット３１♯３は、×１６モードに
おいて端子ＤＱ１４、ＤＱ１０、ＤＱ１２、ＤＱ８から
入力されるデータが保存される。メモリマット３１♯３
に対応してデータバス５６♯３が設けられる。

【００７２】データバス５６♯３は、パッドＰＤＱ８に
接続されるデータバスと、パッドＰＤＱ１２に接続され
るデータバスと、パッドＰＤＱ１０に接続されるデータ
バスと、パッドＰＤＱ１４に接続されるデータバスとを
含む。

【００７３】メモリマット３１♯４には、×１６モード
において、端子ＤＱ１５、ＤＱ１１、ＤＱ９から与えら
れるデータが保存される。メモリマット３１♯４に対応
してデータバス５６♯４が設けられる。

【００７４】データバス５６♯４は、パッドＰＤＱ９に
接続されるデータバスと、パッドＰＤＱ１３に接続され
るデータバスと、パッドＰＤＱ１１に接続されるデータ
バスと、パッドＰＤＱ１５に接続されるデータバスとを
含む。

【００７５】×８モードにおいては、メモリマット３１
♯１は、端子ＤＱ０、ＤＱ２から入力されるデータを記
憶する。メモリマット３１♯２は、端子ＤＱ１、ＤＱ３
から入力されるデータを記憶する。メモリマット３１♯
３は、端子ＤＱ６、ＤＱ４から入力されるデータを記憶
する。メモリマット３１♯４は、端子ＤＱ７、ＤＱ５か
ら入力されるデータを記憶する。

【００７６】×４モードにおいては、メモリマット３１
♯１は、端子ＤＱ０から入力されるデータを記憶する。
メモリマット３１♯２は、端子ＤＱ１から入力されるデ
ータを記憶する。メモリマット３１♯３は、端子ＤＱ２
から入力されるデータを記憶する。メモリマット３１♯
４は、端子ＤＱ３から入力されるデータを記憶する。

【００７７】図４は、本発明のメモリマット１つあたり
のデータバスとセレクタ帯の配置の詳細を示す図であ
る。

【００７８】図４を参照して、図２におけるメモリマッ
ト３１♯１に対応するデータバスの構造が示される。図
２におけるメモリマット３１♯１とメモリマット３１♯
４との間の領域に配置されるパッド１３にデータが入力
される。

【００７９】入力されたデータは入力データバッファ２
０を介してデータバス５６♯１に含まれる下記データバ
スＷＤＡＴＡ０〜ＷＤＡＴＡ６に伝達される。行および
列アドレスバッファ２４にはアドレス信号Ａ０〜Ａ１
２、制御信号／ＲＡＳ、／ＣＡＳに加えて、モード選択
信号Ｂ８Ｅ、Ｂ１６Ｅが入力される。

【００８０】行および列アドレスバッファ２４からはア
ドレス信号が制御信号／ＲＡＳ、／ＣＡＳに応じて取込
まれコラム系の一部デコードされたアドレス信号Ｙ＜１
５：０＞、ＣＡＤ８、ＺＣＡＤ８、Ｙ＜１９：１６＞、
ＣＡＤ９、ＺＣＡＤ９が出力される。

【００８１】これらのコラム系アドレス信号はモード選
択信号Ｂ８Ｅ、Ｂ１６Ｅによって設定される×４、×
８、×１６のモードによって一部変換が行なわれる。

【００８２】行および列アドレスバッファから出力され
るコラム系アドレス信号群は、図２に示すアドレスデー
タバス４６を介してメモリマット３１♯１およびメモリ
マット３１♯２に共通して与えられる。そのため、デー
タバス４６の配置は、メモリマット３１♯１、３１♯２
の中間付近にされている。

【００８３】アドレスバッファ２４とデータバス５６♯
１の間の領域に設けられたプリデコーダ帯＋セレクタ帯
５４♯１は、行および列アドレスバッファ２４から出力
されるコラム系アドレス信号をアドレスバス４６を介し
て受取る。

【００８４】プリデコーダ帯＋セレクタ帯５４♯１は、
モード選択信号Ｂ８Ｅ、Ｂ１６Ｅをさらに受け、プリデ
コード信号ＹＡ−ＹＣとセレクト信号ＳＥＬ０〜ＳＥＬ
７、ＷＯＲＤＡ〜ＷＯＲＤＣを出力する。

【００８５】メモリマット３１♯１に隣接して設けられ
る列デコーダ２８♯１はプリデコード信号ＹＡ−ＹＣを
受けてメモリマット３１♯１の列選択を行なう列選択信
号ＣＳＬを出力する。

【００８６】プリアンプ＋ライトドライバ帯６２♯１に
おいては、書込データ線ＷＤＡＴＡ０〜ＷＤＡＴＡ６に
よって伝達された書込データが選択信号ＳＥＬ０〜ＳＥ
Ｌ７、ＷＯＲＤＡ〜ＷＯＲＤＣで設定される対応関係で
グローバルＩ／Ｏ線対ＧＩＯ＜０＞〜ＧＩＯ＜７＞に出
力される。そして、メモリマット３１♯１の選択された
列にあるメモリセルにデータが書込まれる。

【００８７】読出時には、メモリマット３１♯１からグ
ローバルＩ／Ｏ線対ＧＩＯ＜０＞〜ＧＩＯ＜７＞に読出
されたデータは選択信号ＳＥＬ０〜ＳＥＬ７、ＷＯＲＤ
Ａ〜ＷＯＲＤＣで定められた対応関係でデータバス５６
♯１に含まれる読出データ線ＺＲＤＦＬ０〜ＺＲＤＦＬ
６、ＺＲＤＦＨ０〜ＺＲＤＦＨ６に読出される。

【００８８】読出データ線ＺＲＤＦＬ０、ＺＲＤＦＨ０
は、相補なデータを伝達するデータバス対をなし、これ
は出力データバッファ３４に接続され読出されたデータ
は出力データバス３４によって増幅されパッド１３に出
力される。

【００８９】図５は、図４におけるメモリマット３１♯
１のマルチビットテスト時の動作を説明するための概略
図である。

【００９０】本発明の半導体記憶装置では、図３１で説
明した従来のマルチビットテストは採用せず、より回路
削減の可能なマルチビットテストを採用している。

【００９１】図５を参照して、マルチビットテスト時に
は１マットにつきコラム選択線ＣＳＬが１本選択され、
ワード線ＷＬが２本選択される。コラム選択線ＣＳＬと
ワード線ＷＬの交点部分には選択スイッチが設けられて
おり、付近に位置するローカルＩ／Ｏ線対からグローバ
ルＩ／Ｏ線対に対してデータが読出される。

【００９２】選択スイッチ１つあたり４対のローカルＩ
／Ｏ線ＬＩＯ＜０＞〜ＬＩＯ＜３＞、／ＬＩＯ＜０＞〜
／ＬＩＯ＜３＞が選択されこれらから４ビットのデータ
が読出され４つのグローバルＩ／Ｏ線対に出力される。
したがって、選択スイッチが２つ同時に選択されること
により、８つのグローバルＩ／Ｏ線対ＧＩＯに８ビット
のデータが同時に出力されてくる。

【００９３】グローバルＩ／Ｏ線対に読出されたデータ
は、マルチビットテスト時には、図４に示したプリアン
プ＋ライトドライバ帯６２♯１に含まれるプリアンプに
よって読出データ線ＺＲＤＦＬ０、ＺＲＤＦＨ０に８ビ
ットのデータが同時に読出されてくる。

【００９４】そして、同一データが正しく書込まれてい
れば、読出データ線ＺＲＤＦＨ０、ＺＲＤＦＬ０のいず
れか一方のみがＬレベルになり、ビット線のショートな
どによりデータの読出が正常に行なわれない場合には、
読出データ線ＺＲＤＦＨ０、ＺＲＤＦＬ０の両方がＬレ
ベルになる。プリアンプからリードデータバスにデータ
が出力される際に８ビットのデータはワイヤードＯＲさ
れることによって縮退される。

【００９５】このマルチビットテストモードでは、図３
１の場合と異なり、コラム選択線を１本しか選択しない
ので、ローカルＩ／Ｏ線対対を分割しなくてもよい。ま
た、１マットあたりの出力は最大で８ビットなので、グ
ローバルＩ／Ｏ線対は８本で足りる。したがって、グロ
ーバルＩ／Ｏ線対とデータを授受するためのライトドラ
イバＷＤ、プリアンプＰＡも１マットにつき８個ずつで
よいので回路を削減することができる。

【００９６】図６は、図４に示した行および列アドレス
バッファ２４に含まれる列アドレス系の信号発生部７０
の構成を示すブロック図である。

【００９７】図６を参照して、信号発生部７０は、アド
レス信号Ａ０〜Ａ８を制御信号／ＣＡＳに応じて取込
み、コラムアドレス信号ＣＡ０〜ＣＡ８、ＺＣＡ０〜Ｚ
ＣＡ８を出力するラッチ回路７２と、コラムアドレス信
号ＣＡ０、ＣＡ１を受けてデコードし信号Ｙ＜３：０＞
を出力するデコード回路８２と、コラムアドレス信号Ｃ
Ａ２、ＣＡ３を受けてデコードし信号Ｙ＜７：４＞を出
力するデコード回路８０と、コラムアドレス信号ＣＡ
４、ＣＡ５を受けてデコードし信号Ｙ＜１１：８＞を出
力するデコード回路７８と、コラムアドレス信号ＣＡ
６、ＣＡ７を受けてデコードし信号Ｙ＜１５：１２＞を
出力するデコード回路７６と、コラムアドレス信号ＣＡ
８、ＺＣＡ８を受けて増幅し信号ＣＡ８Ｄ、ＺＣＡ８Ｄ
を出力するバッファ回路７４とを含む。

【００９８】信号発生部７０は、さらに、アドレス信号
Ａ９、Ａ１０、Ａ１１をモード設定信号Ｂ８Ｅ、Ｂ１６
Ｅの設定に応じて制御信号／ＲＡＳ、／ＣＡＳに応じて
取込むアドレス変換回路８４と、アドレス変換回路８４
が出力するコラムアドレス信号ＣＡ９、ＺＣＡ９を増幅
し信号ＣＡ９Ｄ、ＺＣＡ９Ｄを出力するバッファ回路８
８と、アドレス変換回路８４が出力するコラムアドレス
信号ＣＡ１０、ＣＡ１１を受けてデコードし信号Ｙ＜１
９：１６＞を出力するデコード回路８６とを含む。

【００９９】図７は、図６におけるアドレス変換回路８
４のアドレス変換の対応を示す図である。

【０１００】図６、図７を参照して、アドレス変換回路
８４は、モード選択信号Ｂ８Ｅ、Ｂ１６ＥおよびＺＭＢ
ＴＯＲに応じて×４モード、×８モード、×１６モード
およびマルチビットテストモードを認識しこれに応じて
内部コラムアドレス信号ＣＡ９〜ＣＡ１１、ＺＣＡ９〜
ＺＣＡ１１を出力する。

【０１０１】×４モードにおいては、内部コラムアドレ
スＣＡ９、ＺＣＡ９は、制御信号／ＲＡＳに応じて取込
まれたアドレス信号ＲＡ９、／ＲＡ９になる。内部コラ
ムアドレス信号ＣＡ１０、ＺＣＡ１０は、制御信号／Ｃ
ＡＳに応じて取込まれたアドレス信号Ａ１０、／Ａ１０
になる。内部コラムアドレス信号ＣＡ１１、ＺＣＡ１１
は、制御信号／ＣＡＳに応じて取込まれたアドレス信号
Ａ１１、／Ａ１１になる。

【０１０２】×８モードにおいては、内部コラムアドレ
スＣＡ９、ＺＣＡ９は、×４モードと同様にそれぞれ信
号Ａ９、／Ａ９になる。内部コラムアドレス信号ＣＡ１
０、ＺＣＡ１０は、×４モードと同様にアドレス信号Ａ
１０、／Ａ１０になる。内部コラムアドレスＣＡ１１、
ＺＣＡ１１は、×４モードと異なりともにＨレベルに固
定される。

【０１０３】×１６モードにおいては、内部コラムアド
レスＣＡ９、ＺＣＡ９は、×４、×８モードと同様Ａ
９、／Ａ９になる。内部コラムアドレス信号ＣＡ１０、
ＣＡ１１、ＺＣＡ１０、ＺＣＡ１１は、すべてＨレベル
に固定される。

【０１０４】マルチビットテストモードにおいては、内
部コラムアドレスＣＡ９、ＺＣＡ９、ＣＡ１０、ＺＣＡ
１０、ＣＡ１１、ＺＣＡ１１は、すべてＨレベルに固定
される。

【０１０５】図８は、図６におけるデコード回路８６の
構成を示す回路図である。図６、図８を参照して、アド
レス回路８４は、コラムアドレス信号ＣＡ１０、ＣＡ１
１と相補な内部コラムアドレス信号として、図示されて
いないコラムアドレス信号ＺＣＡ１０、ＺＣＡ１１も出
力している。

【０１０６】デコード回路８６は、内部コラムアドレス
信号ＺＣＡ１０、ＺＣＡ１１を受けて信号Ｙ＜１６＞を
出力するＡＮＤ回路９２と、内部コラムアドレス信号Ｃ
Ａ１０、ＺＣＡ１１を受けて信号Ｙ＜１７＞を出力する
ＡＮＤ回路９４と、内部コラムアドレス信号ＺＣＡ１
０、ＣＡ１１を受けて信号Ｙ＜１８＞を出力するＡＮＤ
回路９６と、内部コラムアドレス信号ＣＡ１０、ＣＡ１
１を受けて信号Ｙ＜１９＞を出力するＡＮＤ回路９８と
を含む。

【０１０７】図９は、図４におけるプリデコーダ帯＋セ
レクタ帯５４♯１の配置を示すブロック図である。

【０１０８】図４、図９を参照して、プリデコーダ帯＋
セレクタ帯５４♯１は、モード選択信号Ｂ８Ｅ、Ｂ１６
Ｅおよび信号Ｙ＜１９：１６＞、ＣＡ９Ｄ、ＺＣＡ９Ｄ
を受けるセレクタ１０４と、行および列アドレスバッフ
ァ２４から信号Ｙ＜１５：０＞、ＣＡ８Ｄ、ＺＣＡ８Ｄ
を受けるプリデコーダ１０６、１１０、１１２、１１６
およびスペアコラムセレクタ１０８、１１４と、プリデ
コーダ帯＋セレクタ帯５４♯１の両端に位置しローカル
Ｉ／Ｏ線対のイコライズ信号ＬＩＯＥＱ＜０＞、ＬＩＯ
ＥＱ＜１＞を出力するイコライズ回路１２０、１０２と
を含む。

【０１０９】セレクタ１０４はセレクト信号ＳＥＬ４〜
ＳＥＬ７、ＷＯＲＤＡ〜ＷＯＲＤＣを出力する。セレク
タ１０４は２分割され、イコライズ回路１２０の隣に設
けられている部分からはセレクト信号ＳＥＬ０〜ＳＥＬ
３およびＷＯＲＤＡ〜ＷＯＲＤＣが出力される。イコラ
イズ回路１０２の隣に設けられている部分からはセレク
ト信号ＳＥＬ４〜ＳＥＬ７およびＷＯＲＤＡ〜ＷＯＲＤ
Ｃが出力される。

【０１１０】プリデコーダ１０６、１１０、１１２、１
１６は、与えられるカラムアドレス系信号をプリデコー
ドし信号ＹＡ−ＹＣを出力する。スペアコラムセレクタ
１０８、１１４は、メモリマット中に欠陥メモリセルを
含む列が存在する場合に列置換を行なう制御信号をＳＣ
Ｓ＜２、３＞、ＳＣＳ＜０、１＞を出力する。

【０１１１】図１０は、図９におけるセレクタ１０４の
構成を示す回路図である。図１０を参照して、セレクタ
１０４は、モード選択信号Ｂ８、Ｂ１６、ＺＭＢＴＯＲ
から選択信号ＷＯＲＤＡ〜ＷＯＲＤＣ、ＺＷＯＲＤＡ〜
ＺＷＯＲＤＣを出力する信号発生回路１２２と、信号Ｙ
＜１９：１６＞から選択信号ＳＥＬ０〜ＳＥＬ７を出力
する信号発生回路１２４とを含む。

【０１１２】信号発生回路１２２は、モード選択信号Ｂ
１６とマルチビットテスト時以外はＨレベルとなるモー
ド選択信号ＺＭＢＴＯＲとを受け、選択信号ＺＷＯＲＤ
Ａを出力するＮＡＮＤ回路１２６と、選択信号ＺＷＯＲ
ＤＡを受けて反転し選択信号ＷＯＲＤＡを出力するイン
バータ１２８と、モード選択信号Ｂ８、ＺＭＢＴＯＲＷ
を受けて選択信号ＺＷＯＲＤＢを出力するＮＡＮＤ回路
１３０と、選択信号ＺＷＯＲＤＢを受けて反転し選択信
号ＷＯＲＤＢを出力するインバータ１３２と、モード選
択信号Ｂ８、Ｂ１６、ＺＭＢＴＯＲを受けて選択信号Ｗ
ＯＲＤＣを出力するゲート回路１３４と、選択信号ＷＯ
ＲＤＣを受けて反転し選択信号ＺＷＯＲＤＣを出力する
インバータ１３６とを含む。

【０１１３】信号発生回路１２４は、信号ＺＣＡＤ９、
Ｙ＜１６＞を受けて選択信号ＳＥＬ０を出力するＡＮＤ
回路１３８と、信号ＺＣＡＤ９、Ｙ＜１９＞を受けて選
択信号ＳＥＬ６を出力するＡＮＤ回路１４０と、信号Ｚ
ＣＡＤ９、Ｙ＜１７＞を受けて選択信号ＳＥＬ４を出力
するＡＮＤ回路１４２と、信号ＺＣＡＤ９、Ｙ＜１８＞
を受けて選択信号ＳＥＬ２を出力するＡＮＤ回路１４６
とを含む。

【０１１４】信号発生回路１２４は、さらに、信号ＺＣ
ＡＤ９、Ｙ＜１８＞を受けて選択信号ＳＥＬ５を出力す
るＡＮＤ回路１４８と、信号ＺＣＡＤ９、Ｙ＜１７＞を
受けて選択信号ＳＥＬ３を出力するＡＮＤ回路１５０
と、信号ＺＣＡＤ９、Ｙ＜１９＞を受けて選択信号ＳＥ
Ｌ１を出力するＡＮＤ回路１４２と、信号ＺＣＡＤ９、
Ｙ＜１６＞を受けて選択信号ＳＥＬ７を出力するＡＮＤ
回路１５４とを含む。

【０１１５】図１１は、図１０における信号発生回路１
２２の動作を説明するための図である。

【０１１６】図１１を参照して、まずモード選択信号と
選択されるモードとの間の関係を説明する。モード選択
信号Ｂ１６がＨレベル、モード選択信号Ｂ８がＬレベル
で、モード選択信号ＺＭＢＴＯＲがＨレベルのときは、
×１６モードになる。

【０１１７】モード選択信号Ｂ１６がＬレベルで、モー
ド選択信号Ｂ８がＨレベルで、モード選択信号ＺＭＢＴ
ＯＲがＨレベルのときは、×８モードになる。

【０１１８】モード選択信号Ｂ１６、Ｂ８がともにＬレ
ベルで、モード選択信号ＺＭＢＴＯＲがＨレベルのとき
は、×４モードになる。

【０１１９】マルチビットテストを行なう場合には、モ
ード選択信号ＺＭＢＴＯＲがＬレベルにされ、このとき
モード選択信号Ｂ１６、Ｂ８の値にかかわらずマルチビ
ットテストを行なうことになる。

【０１２０】続いて、選択信号ＷＯＲＤＡ〜ＷＯＲＤＣ
と各モードとの関係について説明する。×１６モードに
おいては、選択信号ＷＯＲＤＡがＨレベルに設定され、
選択信号ＷＯＲＤＢ、ＷＯＲＤＣはともにＬレベルにさ
れる。

【０１２１】×８モードにおいては、選択信号ＷＯＲＤ
ＢがＨレベルに設定され、選択信号ＷＯＲＤＡ、ＷＯＲ
ＤＣはともにＬレベルに設定される。×４モードにおい
ては、選択信号ＷＯＲＤＣがＨレベルに設定され、選択
信号ＷＯＲＤＡ、ＷＯＲＤＢはともにＬレベルに設定さ
れる。

【０１２２】マルチビットテストが行なわれる場合に
は、×４モードと同様な設定が行なわれる。すなわち、
選択信号ＷＯＲＤＣがＨレベルに設定され、選択信号Ｗ
ＯＲＤＡ、ＷＯＲＤＢはともにＬレベルに設定される。

【０１２３】図１２は、図４におけるプリアンプ＋ライ
トドライバ帯６２♯１の構成を示すブロック図である。

【０１２４】図１２を参照して、プリアンプ＋ライトド
ライバ帯６２♯１は、選択信号ＳＥＬ０〜ＳＥＬ７、Ｗ
ＯＲＤＡ〜ＷＯＲＤＣの設定に応じてデータバス５６♯
１とグローバルＩ／Ｏ線対ＧＩＯ＜０＞〜ＧＩＯ＜７＞
との対応関係を変更する。

【０１２５】データバス５６♯１は、書込データ線ＷＤ
ＡＴＡ０、ＷＤＡＴＡ４、ＥＤＡＴＡ２、ＷＤＡＴＡ６
と、読出データ線ＺＲＤＦＬ０、ＺＲＤＦＨ０、ＺＲＤ
ＦＬ４、ＺＲＤＦＨ４、ＺＲＤＦＬ２、ＺＲＤＦＨ２、
ＺＲＤＦＬ６、ＺＲＤＦＨ６とを含んでいる。

【０１２６】プリアンプ＋ライトドライバ帯６２♯１
は、グローバルＩ／Ｏ線対ＧＩＯ＜０＞に対応して設け
られるブロック１６２と、グローバルＩ／Ｏ線対ＧＩＯ
＜１＞に対応して設けられるブロック１６４と、グロー
バルＩ／Ｏ線対ＧＩＯ＜２＞に対応して設けられるブロ
ック１６６と、グローバルＩ／Ｏ線対ＧＩＯ＜３＞に対
応して設けられるブロック１６８とを含む。

【０１２７】プリアンプ＋ライトドライバ帯６２♯１
は、さらに、グローバルＩ／Ｏ線対ＧＩＯ＜４＞に対応
して設けられるブロック１７０と、グローバルＩ／Ｏ線
対ＧＩＯ＜５＞に対応して設けられるブロック１７２
と、グローバルＩ／Ｏ線対ＧＩＯ＜６＞に対応して設け
られるブロック１７４と、グローバルＩ／Ｏ線対ＧＩＯ
＜７＞に対応して設けられるブロック１７６とを含む。

【０１２８】ブロック１６２は、書込データ線ＷＤＡＴ
Ａ０から書込データを受けるライトバッファセレクタＷ
ＢＳＥＬ２と、ライトバッファセレクタＷＢＳＥＬ２の
出力を受けてグローバルＩ／Ｏ線対ＧＩＯ＜０＞を駆動
するライトドライバＷＤと、グローバルＩ／Ｏ線対ＧＩ
Ｏ＜０＞に読出されたデータを増幅するプリアンプＰＡ
と、プリアンプＰＡの出力をリードデータバスＺＲＤＦ
Ｌ０、ＺＲＤＦＨ０に対して出力するリードバスドライ
バＲＢＤＲＶ２とを含む。ブロック１６２に含まれるプ
リアンプＰＡおよびライトドライバＷＤは、選択信号Ｓ
ＥＬ０に応じて活性化される。

【０１２９】ブロック１６４は、選択信号ＷＯＲＤＡ、
ＷＯＲＤＢ、ＷＯＲＤＣにそれぞれ応じて書込データ線
ＷＤＡＴＡ６、ＷＤＡＴＡ２、ＷＤＡＴＡ０に伝達され
たデータを取込む３つのライトバスセレクタＷＢＳＥＬ
１と、これら３つのライトバスセレクタＷＢＳＥＬ１の
出力を受けてグローバルＩ／Ｏ線対ＧＩＯ＜１＞に書込
データを出力するライトドライバＷＤと、グローバルＩ
／Ｏ線対ＧＩＯ＜１＞に読出されたデータを増幅するプ
リアンプＰＡと、プリアンプＰＡの出力を選択信号ＷＯ
ＲＤＡに応じてリードデータバスＺＲＤＦＬ６、ＺＲＤ
ＦＨ６に出力するリードバスドライバＲＢＤＲＶ１と、
プリアンプＰＡの出力を選択信号ＷＯＲＤＢに応じてリ
ードデータバスＺＲＤＦＬ２、ＺＲＤＦＨ２に出力する
リードバスドライバＲＢＤＲＶ１と、プリアンプＰＡの
出力を選択信号ＷＯＲＤＣに応じてリードデータバスＺ
ＲＤＦＬ０、ＺＲＤＦＨ０に出力するリードバスドライ
バＲＢＤＲＶ１とを含む。ブロック１６４に含まれるプ
リアンプＰＡおよびライトドライバＷＤは、選択信号Ｓ
ＥＬ１に応じて活性化される。

【０１３０】ブロック１６６は、書込データ線ＷＤＡＴ
Ａ２、ＷＤＡＴＡ０に伝達されてきたデータを選択信号
ＺＷＯＲＤＣ、ＷＯＲＤＣに応じて取込む２つのライト
バスセレクタＷＤＳＥＬ１と、これら２つのライトバス
セレクタの出力を受けてグローバルＩ／Ｏ線対ＧＩＯ＜
２＞に書込データを出力するライトドライバＷＤと、グ
ローバルＩ／Ｏ線対ＧＩＯ＜２＞に読出されるデータを
受けて増幅するプリアンプＰＡと、プリアンプＰＡの出
力を選択信号ＷＯＲＤＣに応じて読出データ線ＺＲＤＦ
Ｌ０、ＺＲＤＦＨ０に出力するリードバスドライバＲＢ
ＤＲＶ１と、プリアンプＰＡの出力を選択信号ＺＷＯＲ
ＤＣに応じて読出データ線ＺＲＤＦＬ２、ＺＲＤＦＨ２
に出力するリードバスドライバＲＢＤＲＶ１とを含む。
ブロック１６６に含まれるプリアンプＰＡおよびライト
ドライバＷＤは、選択信号ＳＥＬ２に応じて活性化され
る。

【０１３１】ブロック１６８は、書込データ線ＷＤＡＴ
Ａ４、ＷＤＡＴＡ０に伝達されてきた書込データをそれ
ぞれ選択信号ＷＯＲＤＡ、ＺＷＯＲＤＡに応じて取込む
ライトバスセレクタＷＢＳＥＬ１、ＷＢＳＥＬ２と、ラ
イトバスセレクタＷＢＳＥＬ１、ＷＢＳＥＬ２の出力を
受けてグローバルＩ／Ｏ線対ＧＩＯ＜３＞に書込データ
を出力するライトドライバＷＤと、グローバルＩ／Ｏ線
対ＧＩＯ＜３＞に読出されたデータを増幅するプリアン
プＰＡと、プリアンプＰＡの出力を選択信号ＷＯＲＤ
Ａ、に応じて読出データ線ＺＲＤＦＬ４、ＺＲＤＦＨ４
に出力するリードバスドライバＲＢＤＲＶ１と、プリア
ンプＰＡの出力を選択信号ＺＷＯＲＤＡに応じて読出デ
ータ線ＺＲＤＦＬ０、ＺＲＤＦＨ０に出力するリードバ
スドライバＲＢＤＲＶ２とを含む。ブロック１６８に含
まれるプリアンプＰＡおよびライトドライバＷＤは、選
択信号ＳＥＬ３に応じて活性化される。

【０１３２】ブロック１７０は、書込データ線ＷＤＡＴ
Ａ４、ＷＤＡＴＡ０に伝達されてきた書込データをそれ
ぞれ選択信号ＷＯＲＤＡ、ＺＷＯＲＤＡに応じて取込む
ライトバスセレクタＷＢＳＥＬ１、ＷＢＳＥＬ２と、ラ
イトバスセレクタＷＢＳＥＬ１、ＷＢＳＥＬ２の出力を
受けてグローバルＩ／Ｏ線対ＧＩＯ＜４＞に書込データ
を出力するライトドライバＷＤと、グローバルＩ／Ｏ線
対ＧＩＯ＜４＞に読出されたデータを増幅するプリアン
プＰＡと、プリアンプＰＡの出力を選択信号ＷＯＲＤ
Ａ、に応じて読出データ線ＺＲＤＦＬ４、ＺＲＤＦＨ４
に出力するリードバスドライバＲＢＤＲＶ１と、プリア
ンプＰＡの出力を選択信号ＺＷＯＲＤＡに応じて読出デ
ータ線ＺＲＤＦＬ０、ＺＲＤＦＨ０に出力するリードバ
スドライバＲＢＤＲＶ２とを含む。ブロック１７０に含
まれるプリアンプＰＡおよびライトドライバＷＤは、選
択信号ＳＥＬ４に応じて活性化される。

【０１３３】ブロック１７２は、書込データ線ＷＤＡＴ
Ａ２、ＷＤＡＴＡ０に伝達されてきたデータを選択信号
ＺＷＯＲＤＣ、ＷＯＲＤＣに応じてそれぞれ取込む２つ
のライトバスセレクタＷＤＳＥＬ１と、これら２つのラ
イトバスセレクタの出力を受けてグローバルＩ／Ｏ線対
ＧＩＯ＜５＞に書込データを出力するライトドライバＷ
Ｄと、グローバルＩ／Ｏ線対ＧＩＯ＜５＞に読出される
データを受けて増幅するプリアンプＰＡと、プリアンプ
ＰＡの出力を選択信号ＷＯＲＤＣに応じて読出データ線
ＺＲＤＦＬ０、ＺＲＤＦＨ０に出力するリードバスドラ
イバＲＢＤＲＶ１と、プリアンプＰＡの出力を選択信号
ＺＷＯＲＤＣに応じて読出データ線ＺＲＤＦＬ２、ＺＲ
ＤＦＨ２に出力するリードバスドライバＲＢＤＲＶ１と
を含む。ブロック１７２に含まれるプリアンプＰＡおよ
びライトドライバＷＤは、選択信号ＳＥＬ５に応じて活
性化される。

【０１３４】ブロック１７４は、選択信号ＷＯＲＤＡ、
ＷＯＲＤＢ、ＷＯＲＤＣにそれぞれ応じて書込データ線
ＷＤＡＴＡ６、ＷＤＡＴＡ２、ＷＤＡＴＡ０に伝達され
たデータを取込む３つのライトバスセレクタＷＢＳＥＬ
１と、これら３つのライトバスセレクタＷＢＳＥＬ１の
出力を受けてグローバルＩ／Ｏ線対ＧＩＯ＜６＞に書込
データを出力するライトドライバＷＤと、グローバルＩ
／Ｏ線対ＧＩＯ＜６＞に読出されたデータを増幅するプ
リアンプＰＡと、プリアンプＰＡの出力を選択信号ＷＯ
ＲＤＡに応じてリードデータバスＺＲＤＦＬ６、ＺＲＤ
ＦＨ６に出力するリードバスドライバＲＢＤＲＶ１と、
プリアンプＰＡの出力を選択信号ＷＯＲＤＢに応じてリ
ードデータバスＺＲＤＦＬ２、ＺＲＤＦＨ２に出力する
リードバスドライバＲＢＤＲＶ１と、プリアンプＰＡの
出力を選択信号ＷＯＲＤＣに応じてリードデータバスＺ
ＲＤＦＬ０、ＺＲＤＦＨ０に出力するリードバスドライ
バＲＢＤＲＶ１とを含む。ブロック１７４に含まれるプ
リアンプＰＡおよびライトドライバＷＤは、選択信号Ｓ
ＥＬ６に応じて活性化される。

【０１３５】ブロック１７６は、書込データ線ＷＤＡＴ
Ａ０から書込データを受けるライトバッファセレクタＷ
ＢＳＥＬ２と、ライトバッファセレクタＷＢＳＥＬ２の
出力を受けてグローバルＩ／Ｏ線対ＧＩＯ＜７＞を駆動
するライトドライバＷＤと、グローバルＩ／Ｏ線対ＧＩ
Ｏ＜７＞に読出されたデータを増幅するプリアンプＰＡ
と、プリアンプＰＡの出力をリードデータバスＺＲＤＦ
Ｌ０、ＺＲＤＦＨ０に対して出力するリードバスドライ
バＲＢＤＲＶ２とを含む。ブロック１７６に含まれるプ
リアンプＰＡおよびライトドライバＷＤは、選択信号Ｓ
ＥＬ７に応じて活性化される。

【０１３６】［データ書込の流れ］図１３は、ライトデ
ータバスからグローバルＩ／Ｏ線対へのデータの流れを
説明するために、図１２におけるブロック１６４の書込
に関する構成を示した図である。

【０１３７】図１３を参照して、書込データ線ＷＤＡＴ
Ａ０、ＷＤＡＴＡ２、ＷＤＡＴＡ６によって伝達された
書込データは、選択回路１８２に入力される。

【０１３８】選択回路１８２は、選択信号ＷＯＲＤＣが
活性化されたときに書込データ線ＷＤＡＴＡ０によって
伝達された書込データを信号ＺＷＤとして出力するライ
トバスセレクタＷＢＳＥＬ１♯１と、選択信号ＷＯＲＤ
Ｂが活性化されたときに書込データ線ＷＤＡＴＡ２によ
って伝達されたデータを信号ＺＷＤとして出力するライ
トバスセレクタＷＢＳＥＬ１♯２と、選択信号ＷＯＲＤ
Ａが活性化されたときに書込データ線ＷＤＡＴＡ６によ
って伝達されたデータを信号ＺＷＤとして出力するライ
トバスセレクタＷＢＳＥＬ１♯３とを含む。

【０１３９】選択回路１８２から出力される信号ＺＷＤ
は、選択信号ＳＥＬ１が活性化されているときにブロッ
ク１６４に含まれるライトドライバＷＤによってグロー
バルＩ／Ｏ線ＧＩＯ＜１＞、ＺＧＩＯ＜１＞に相補な書
込データとして出力される。

【０１４０】図１４は、図１２、図１３におけるライト
バスセレクタＷＢＳＥＬ１の構成を示す回路図である。

【０１４１】図１４を参照して、ライトバスセレクタＷ
ＢＳＥＬ１は、選択信号ＷＯＲＤを受けて反転するイン
バータ１８４と、選択信号ＷＯＲＤおよびインバータ１
８４の出力に応じて選択信号ＷＯＲＤが活性化されたと
きに、書込データ線ＷＤＡＴＡ上に伝達されてくる書込
データを反転しＺＷＤとして出力するクロックドインバ
ータ１８６とを含む。

【０１４２】選択信号ＷＯＲＤは、図１２における選択
信号ＷＯＲＤＡ〜ＷＯＲＤＣ、ＺＷＯＲＤＡ〜ＺＷＯＲ
ＤＣに対応する信号であり、書込データ線ＷＤＡＴＡ
は、図１２における書込データ線ＷＤＡＴＡ０、ＷＤＡ
ＴＡ４、ＷＤＡＴＡ２、ＷＤＡＴＡ６に対応する書込デ
ータ線である。

【０１４３】図１５は、図１２、図１３に示したライト
ドライバＷＤの構成を示す回路図である。

【０１４４】図１５を参照して、ライトドライバＷＤ
は、イコライズ信号ＺＧＩＯＥＱに応じてグローバルＩ
／Ｏ線ＧＩＯ、ＺＧＩＯをともに電源電位にプリチャー
ジするイコライズ回路１９２と、イネーブルＷＢＥおよ
び選択信号ＳＥＬに応じてライトバスセレクタの出力す
る信号ＺＷＤを伝達するゲート回路１９４と、ゲート回
路１９４の出力に応じてグローバルＩ／Ｏ線ＧＩＯ，Ｚ
ＧＩＯを駆動する増幅回路１９６とを含む。

【０１４５】ゲート回路１９４は、イネーブル信号ＷＢ
Ｅおよび選択信号ＳＥＬを受けるＮＡＮＤ回路２０１
と、ライトバスセレクタの出力である信号ＺＷＤを受け
て反転するインバータ２０２と、ＮＡＮＤ回路２０１の
出力および信号ＺＷＤを受けるＮＯＲ回路２０４と、イ
ンバータ２０２の出力とＮＡＮＤ回路２０１の出力を受
けるＮＯＲ回路２０６とを含む。

【０１４６】イコライズ回路１９２は、電源ノードとグ
ローバルＩ／Ｏ線ＧＩＯとの間に接続されイコライズ信
号ＺＧＩＯＥＱをゲートに受けるＰチャネルＭＯＳトラ
ンジスタ１９８と、電源ノードとグローバルＩ／Ｏ線Ｚ
ＧＩＯとの間に接続されイコライズ信号ＺＧＩＯＥＱを
ゲートに受けるＰチャネルＭＯＳトランジスタ２００と
を含む。

【０１４７】増幅回路１９６は、ＮＯＲ回路２０４の出
力を受けて反転するインバータ２１０と、ＮＯＲ回路２
０６の出力を受けて反転するインバータ２０８と、接地
ノードとグローバルＩ／Ｏ線ＺＧＩＯとの間に接続され
ＮＯＲ回路２０４の出力をゲートに受けるＮチャネルＭ
ＯＳトランジスタ２１６と、電源ノードとグローバルＩ
／Ｏ線ＺＧＩＯとの間に接続されゲートにインバータ２
０８の出力を受けるＰチャネルＭＯＳトランジスタ２１
８と、接地ノードとグローバルＩ／Ｏ線ＧＩＯとの間に
接続されゲートにＮＯＲ回路２０６の出力を受けるＮチ
ャネルＭＯＳトランジスタ２１２と、電源ノードとグロ
ーバルＩ／Ｏ線ＧＩＯとの間に接続されゲートにインバ
ータ２１０の出力を受けるＰチャネルＭＯＳトランジス
タ２１４とを含む。

【０１４８】ここで選択信号ＳＥＬには、図１２におけ
る選択信号ＳＥＬ０〜ＳＥＬ７のうち対応する信号が入
力される。

【０１４９】図１６は、各動作モードにおけるグローバ
ルＩ／Ｏ線対ＧＩＯ＜０＞〜ＧＩＯ＜７＞と書込データ
線との対応関係を説明するための図である。

【０１５０】図１２、図１６を参照して、グローバルＩ
／Ｏ線対ＧＩＯ＜０＞には、ブロック１６２によって×
４、×８、×１６モードおよびマルチビットテストモー
ドにおいてすべて書込データ線ＷＤＡＴＡ０によって伝
達されたデータが書込まれる。

【０１５１】グローバルＩ／Ｏ線対ＧＩＯ＜１＞にはブ
ロック１６４によって×４モードにおいては書込データ
線ＷＤＡＴＡ０によって伝達されたデータが書込まれ
る。×８モードにおいては、書込データ線ＷＤＡＴＡ２
によって伝達されたデータが書込まれる。×１６モード
においては、書込データ線ＷＤＡＴＡ６によって伝達さ
れたデータが書込まれる。

【０１５２】グローバルＩ／Ｏ線対ＧＩＯ＜２＞には、
ブロック１６６によって×４モードにおいては書込デー
タ線ＷＤＡＴＡ０によって伝達されたデータが書込ま
れ、×８モードにおいては書込データ線ＷＤＡＴＡ２に
よって伝達されたデータが書込まれ、×１６モードにお
いては書込データ線ＷＤＡＴＡ２によって伝達されたデ
ータが書込まれる。

【０１５３】グローバルＩ／Ｏ線対ＧＩＯ＜３＞には、
ブロック１６８の働きにより、×４モードにおいては書
込データ線ＷＤＡＴＡ０によって伝達されたデータが書
込まれ、×８モードにおいては書込データ線ＷＤＡＴＡ
０によって伝達されたデータが書込まれ、×１６モード
においては書込データ線ＷＤＡＴＡ４によって伝達され
たデータが書込まれる。

【０１５４】グローバルＩ／Ｏ線対ＧＩＯ＜４＞には、
ブロック１７０によって×４モードにおいては書込デー
タ線ＷＤＡＴＡ０によって伝達されたデータが書込ま
れ、×８モードにおいては書込データ線ＷＤＡＴＡ０に
よって伝達されたデータが書込まれ、×１６モードにお
いては書込データ線ＷＤＡＴＡ４によって伝達されたデ
ータが書込まれる。

【０１５５】グローバルＩ／Ｏ線対ＧＩＯ＜５＞には、
ブロック１７２によって×４モードにおいては書込デー
タ線ＷＤＡＴＡ０によって伝達されたデータが書込ま
れ、×８モードにおいては書込データ線ＷＤＡＴＡ２に
よって伝達されたデータが書込まれ、×１６モードにお
いては書込データ線ＷＤＡＴＡ２によって伝達されたデ
ータが書込まれる。

【０１５６】グローバルＩ／Ｏ線対ＧＩＯ＜６＞には、
ブロック１７４によって×４モードにおいては書込デー
タ線ＷＤＡＴＡ２によって伝達されたデータが書込ま
れ、×８モードにおいては書込データ線ＷＤＡＴＡ２に
よって伝達されたデータが書込まれ、×１６モードにお
いては書込データ線ＷＤＡＴＡ６によって伝達されたデ
ータが書込まれる。

【０１５７】グローバルＩ／Ｏ線対ＧＩＯ＜７＞に対し
ては、ブロック１７６によって×４、×８、×１６モー
ドすべてにおいて書込データ線ＷＤＡＴＡ０によって伝
達されたデータが書込まれる。

【０１５８】またマルチビットテストを実施する際に
は、ブロック１６２〜１７２の働きによりグローバルＩ
／Ｏ線対ＧＩＯ＜０＞〜ＧＩＯ＜７＞にはすべて書込デ
ータ線ＷＤＡＴＡ０によって伝達されたデータが同時に
書込まれる。

【０１５９】図１７は、書込時の動作を説明するための
動作波形図である。図１７を参照して、アドレスが変化
すると信号ＡＴＤにパルスが現れる。そして図６のアド
レス変換回路８４、デコード回路８６、図９のセレクタ
１０４を経由して発生された選択信号ＳＥＬが活性化さ
れる。

【０１６０】そして、コラムアドレスの入力を示す制御
信号／ＵＣＡＳ、／ＬＣＡＳの立下がりに応じて信号Ｕ
＿ＣＤＥ、Ｌ＿ＣＤＥが活性化され、それに応じて信号
Ｕ＿ＷＢＥ、Ｌ＿ＷＢＥが活性化される。

【０１６１】そしてグローバルＩ／Ｏ線のイコライズ信
号Ｕ＿ＺＧＩＯＥＱ、Ｌ＿ＺＧＩＯＥＱのイコライズが
解除されグローバルＩ／Ｏ線ＧＩＯにデータが読出され
てくる。このときグローバルＩ／Ｏ線／ＧＩＯはＨレベ
ルのままである。グローバルＩ／Ｏ線に書込まれるデー
タは図１３に示した選択回路１８２の出力である信号Ｚ
ＷＤの極性によって決定される。

【０１６２】［データ読出の流れ］図１８は、データ読
出の流れを説明するための図である。

【０１６３】図１８を参照して、グローバルＩ／Ｏ線対
ＧＩＯ＜１＞から読出データ線までデータが読出される
様子を代表として説明する。

【０１６４】グローバルＩ／Ｏ線ＧＩＯ＜１＞、ＺＧＩ
Ｏ＜１＞から読出されたデータはプリアンプＰＡによっ
て受取られる。図１０に示した信号発生回路１２４から
与えられる選択信号ＳＥＬ１が活性化された場合には、
プリアンプは活性化されグローバルＩ／Ｏ線ＧＩＯ＜１
＞、ＺＧＩＯ＜１＞上に現れているデータを増幅して信
号ＰＤＬ、ＰＤＨ、ＺＰＤＬＤ、ＺＰＤＨＤを出力す
る。

【０１６５】プリアンプＰＡの出力信号は読出データ線
を駆動する回路２１８に入力される。回路２１８は、選
択信号ＷＯＲＤＡ〜ＷＯＲＤＣの状態に応じてプリアン
プの出力を読出データ線ＺＲＤＦＬ０、ＺＲＤＦＬ２、
ＺＲＤＦＬ６のいずれかに出力し相補な信号を読出デー
タ線ＺＲＤＦＨ０、ＺＲＤＦＨ２、ＺＲＤＦＨ６のいず
れかに出力する。

【０１６６】回路２１８は、図１２に示したブロック１
６４の中に含まれる３つのリードバスドライバＲＢＤＲ
Ｖ１♯１〜ＲＢＤＲＶ１♯３を含んでいる。

【０１６７】リードバスドライバＲＢＤＲＶ１♯１は選
択信号ＷＯＲＤＣが活性化状態にあるときにプリアンプ
ＰＡの出力を読出データ線ＺＲＤＦＬ０、ＺＲＤＦＨ０
に出力する。リードバスドライバＲＢＤＲＶ１♯２は、
選択信号ＷＯＲＤＢが活性化されるとプリアンプＰＡの
出力を読出データ線ＺＲＤＦＬ２、ＺＲＤＦＨ２に出力
する。

【０１６８】リードバスドライバＲＢＤＲＶ１♯３は、
選択信号ＷＯＲＤＡが活性化されるとプリアンプＰＡの
出力を読出データ線ＺＲＤＦＬ６、ＺＲＤＦＨ６に出力
する。

【０１６９】図１９は、図１２、図１８におけるプリア
ンプＰＡの構成を説明するための回路図である。

【０１７０】図１９を参照して、プリアンプＰＡはグロ
ーバルＩ／Ｏ線ＧＩＯ、／ＧＩＯ上に現れるデータを検
知する検知部２２２と、検知部２２２の出力を受けて図
１８に示した回路２１８に出力する出力部２２４と、イ
ネーブル信号ＰＡＥと選択信号ＳＥＬとを受けて検知部
２２２および出力部２２４を活性化するＡＮＤ回路２２
６とを含む。

【０１７１】検知部２２２は、ソースが電源ノードに接
続されるＰチャネルＭＯＳトランジスタ２２８と、Ｐチ
ャネルＭＯＳトランジスタ２２８のゲートにゲートおよ
びドレインが接続されソースが電源ノードに接続される
ＰチャネルＭＯＳトランジスタ２３０と、ＰチャネルＭ
ＯＳトランジスタ２２８のドレインとＰチャネルＭＯＳ
トランジスタ２３０のドレインとの間に接続されゲート
にＡＮＤ回路２２６の出力を受けるＰチャネルＭＯＳト
ランジスタ２３２と、ゲートがグローバルＩ／Ｏ線ＧＩ
Ｏに接続されドレインがＰチャネルＭＯＳトランジスタ
２２８のドレインに接続されるＮチャネルＭＯＳトラン
ジスタ２３４と、ゲートがグローバルＩ／Ｏ線／ＧＩＯ
に接続されＰチャネルＭＯＳトランジスタ２３０のドレ
インとＮチャネルＭＯＳトランジスタ２３４のソースと
の間に接続されるＮチャネルＭＯＳトランジスタ２３６
と、ゲートにＡＮＤ回路２２６の出力を受けＮチャネル
ＭＯＳトランジスタ２３４のソースと接地ノードとの間
に接続されるＮチャネルＭＯＳトランジスタ２５０とを
含む。

【０１７２】検知部２２２は、さらに、電源ノードにソ
ースが接続されるＰチャネルＭＯＳトランジスタ２４０
と、ゲートおよびドレインがＰチャネルＭＯＳトランジ
スタ２４０のゲートに接続されソースが電源ノードに接
続されるＰチャネルＭＯＳトランジスタ２３８と、Ｐチ
ャネルＭＯＳトランジスタ２３８のドレインとＰチャネ
ルＭＯＳトランジスタ２４０のドレインとの間に接続さ
れゲートにＡＮＤ回路２２６の出力を受けるＰチャネル
ＭＯＳトランジスタ２４２と、ゲートにグローバルＩ／
Ｏ線ＧＩＯが接続されＰチャネルＭＯＳトランジスタ２
３８のドレインとＮチャネルＭＯＳトランジスタ２３４
のソースとの間に接続されるＮチャネルＭＯＳトランジ
スタ２４４と、ゲートにグローバルＩ／Ｏ線／ＧＩＯが
接続されＰチャネルＭＯＳトランジスタ２４０のドレイ
ンとＮチャネルＭＯＳトランジスタ２３４のソースとの
間に接続されるＮチャネルＭＯＳトランジスタ２４６
と、ゲートにＡＮＤ回路２２６の出力を受けＰチャネル
ＭＯＳトランジスタ２３０のドレインとＰチャネルＭＯ
Ｓトランジスタ２３８のドレインとの間に接続されるＰ
チャネルＭＯＳトランジスタ２４８とを含む。

【０１７３】出力部２２４は、ゲートにＡＮＤ回路２２
６の出力を受けソースが電源ノードに接続されるＰチャ
ネルＭＯＳトランジスタ２５２と、ゲートにＰチャネル
ＭＯＳトランジスタ２４０のドレインが接続され電源ノ
ードとＰチャネルＭＯＳトランジスタ２５２のドレイン
との間に接続されるＰチャネルＭＯＳトランジスタ２５
４と、ゲートにグローバルＩ／Ｏ線ＧＩＯが接続されド
レインがＰチャネルＭＯＳトランジスタ２５２のドレイ
ンに接続されるＮチャネルＭＯＳトランジスタ２５６
と、ＮチャネルＭＯＳトランジスタ２５６のソースと接
地ノードとの間に接続されゲートにＡＮＤ回路２２６の
出力を受けるＮチャネルＭＯＳトランジスタ２５８とを
含む。

【０１７４】出力部２２４は、さらに、ゲートにＡＮＤ
回路２２６の出力を受けソースが電源ノードに接続され
るＰチャネルＭＯＳトランジスタ２６２と、ゲートがＰ
チャネルＭＯＳトランジスタ２２８のドレインに接続さ
れ電源ノードとＰチャネルＭＯＳトランジスタ２６２の
ドレインとの間に接続されるＰチャネルＭＯＳトランジ
スタ２６４と、ゲートにグローバルＩ／Ｏ線／ＧＩＯが
接続されドレインがＰチャネルＭＯＳトランジスタ２６
２のドレインと接続されるＮチャネルＭＯＳトランジス
タ２６６と、ＮチャネルＭＯＳトランジスタ２６６のソ
ースと接地ノードとの間に接続されゲートにＡＮＤ回路
２２６の出力を受けるＮチャネルＭＯＳトランジスタ２
６８とを含む。

【０１７５】出力部２２４は、さらに、ＰチャネルＭＯ
Ｓトランジスタ２５２のドレインの電位と信号ＰＤＬと
を受けて信号ＰＤＨを出力するＮＯＲ回路２７０と、信
号ＰＤＬとモード信号ＺＭＢＴＯＲとを受けるＡＮＤ回
路２７２と、ＡＮＤ回路２７２の出力および信号ＲＤＢ
ＥＱを受けて信号ＺＰＤＬＤを出力するＮＯＲ回路２７
４とを含む。

【０１７６】出力部２２４は、さらに、ＰチャネルＭＯ
Ｓトランジスタ２６２の電位と信号ＰＤＨとを受けて信
号ＰＤＬを出力するＮＯＲ回路２７６と、信号ＰＤＨと
モード信号ＺＭＢＴＯＲとを受けるＡＮＤ回路２７８
と、ＡＮＤ回路２７８の出力と信号ＲＤＢＥＱを受けて
信号ＺＰＤＨＤを出力するＮＯＲ回路２８０とを含む。

【０１７７】図２０は、図１２、図１８におけるリード
バスドライバＲＢＤＲＶ１の構成を示す回路図である。

【０１７８】図２０を参照して、リードバスドライバＲ
ＢＤＲＶ１は、選択信号ＷＯＲＤを受けて反転するイン
バータ２８２と、選択信号ＷＯＲＤおよびインバータ２
８２の出力に応じて選択信号ＷＯＲＤが活性化されたと
きに信号ＺＰＤＨＤを出力するトランスミッションゲー
ト２８４と、トランスミッションゲート２８４を介して
信号ＺＰＤＨＤをゲートに受けソースが電源ノードに接
続されるＰチャネルＭＯＳトランジスタ２８８と、選択
信号ＷＯＲＤをゲートに受け電源ノードとＰチャネルＭ
ＯＳトランジスタ２８８のゲートとの間に接続されるＰ
チャネルＭＯＳトランジスタ２８７とを含む。

【０１７９】リードバスドライバＲＢＤＲＶ１は、さら
に、選択信号ＷＯＲＤおよびインバータ２８２の出力を
受けて選択信号ＷＯＲＤが活性化されたときに信号ＰＤ
Ｌを受けて伝達するトランスミッションゲート２８６
と、トランスミッションゲート２８６を介して信号ＰＤ
Ｌをゲートに受けＰチャネルＭＯＳトランジスタ２８８
のドレインと接地ノードとの間に接続されるＮチャネル
ＭＯＳトランジスタ２９０と、インバータ２８２の出力
をゲートに受け電源ノードとＮチャネルＭＯＳトランジ
スタ２９０のゲートとの間に接続されるＮチャネルＭＯ
Ｓトランジスタ２８９とを含む。

【０１８０】選択信号ＷＯＲＤが非活性化時には、Ｎチ
ャネルＭＯＳトランジスタ２９０のゲートおよびＰチャ
ネルＭＯＳトランジスタ２８８のゲートは、それぞれＮ
チャネルＭＯＳトランジスタ２８９およびＰチャネルＭ
ＯＳトランジスタ２８７によって電位がＬレベル、Ｈレ
ベルに固定されるＰチャネルＭＯＳトランジスタ２８８
のドレインからは信号ＺＲＤＦＬが出力される。

【０１８１】また、トランスミッションゲート２８４、
２８６にそれぞれ信号ＺＰＤＨＬ、ＰＤＨが与えられる
場合にはＰチャネルＭＯＳトランジスタ２８８のドレイ
ンからは信号ＺＲＤＦＨが出力される。

【０１８２】選択信号ＷＯＲＤには図１２に示した選択
信号ＷＯＲＤＡ〜ＷＯＲＤＣ、ＺＷＯＲＤＡ〜ＺＷＯＲ
ＤＣのいずれかが入力される。

【０１８３】図２１は、読出時のデータの流れを説明す
るための動作波形図である。図２１を参照して、上位ビ
ットマット用のコラムストローブ信号／ＵＣＡＳおよび
下位ビットマット用のコラムストローブ信号／ＬＣＡＳ
がＨレベルのときにアドレス信号／Ａ０〜／Ａ１２が変
化すると、内部で信号ＡＴＤが発生される。モード信号
によって設定されるモードおよびコラムアドレス信号Ｃ
ＡＤ＜ｎ＞に応じて該当する選択信号ＳＥＬが活性化さ
れる。

【０１８４】上位ビットマット用のコラムストローブ信
号／ＵＣＡＳおよび下位ビットマット用のコラムストロ
ーブ信号／ＬＣＡＳの立下がりに応じてプリアンプを活
性化する信号ＰＡＥが活性化されると同時にリードデー
タバスをイコライズしていた信号ＲＤＢＥＱが非活性化
される。

【０１８５】応じてプリアンプは信号ＺＰＤＨＤ、ＺＰ
ＤＬＤ、ＰＤＨ、ＰＤＬを出力する。これがリードデー
タバスに伝達されリードデータバスＺＲＤＦＨ、ＺＲＤ
ＦＬはプリアンプの出力に応じたデータが伝達され出力
データバッファを介して端子ＤＱにデータが伝達され
る。

【０１８６】しばらくすると、１ショットの信号ＰＡＥ
がＬレベルに立ち下がり、ＲＤＢＥＱが活性化される。
そのとき、信号ＺＰＤＬＤ、ＺＰＤＨＤはＬレベルにプ
リチャージされ、信号ＺＲＤＦＨ、ＺＲＤＦＬはＨレベ
ルにプリチャージされる。

【０１８７】上位ビットマット用のコラムストローブ信
号／ＵＣＡＳおよび下位ビットマット用のコラムストロ
ーブ信号／ＬＣＡＳがＬレベルのときには内部で信号Ａ
ＴＤが発生されないが、次に上位ビットマット用のコラ
ムストローブ信号／ＵＣＡＳおよび下位ビットマット用
のコラムストローブ信号／ＬＣＡＳがＬレベルからＨレ
ベルに立上がった際に、アドレス信号が前回と変わって
いれば、応じて内部で信号ＡＴＤが発生し、信号ＣＡＤ
および選択信号ＳＥＬも変化する。

【０１８８】以上説明したようなデータバス構造を採用
すれば、図２８、図３０に示したようなセレクタ５０２
♯１〜５０２♯４をデータバスの中間地点に設ける必要
がない。

【０１８９】このようなセレクタが存在しないことによ
り、メモリマットからデータ端子までの間のデータの伝
搬遅延量はアドレスの変化やモードの切換等に関わらず
一定の値であるので、アドレスの変化に伴うタイミング
のクリティカルな合わせ込みを一切不要とすることがで
きる。

【０１９０】また、メモリマットから出力されるグロー
バルＩ／Ｏ線対は８本であるため、付随するプリアンプ
を従来の１マットあたり３２個から８個に減らすことが
でき、回路の大幅削減が可能である。

【０１９１】［マルチビットテストの説明］図２２は、
本発明の半導体記憶装置において実行されるマルチビッ
トテストの説明をするための図である。

【０１９２】図１２、図２２を参照して、マルチビット
テスト時には、書込データ線ＷＤＡＴＡ０から伝達され
たデータは、回路ブロック１６２〜１７６のすべてに入
力される。図２２では、代表としてグローバルＩ／Ｏ線
対ＧＩＯ＜０＞、ＧＩＯ＜２＞、ＧＩＯ＜４＞、ＧＩＯ
＜６＞に関する構成が概略的に示されている。

【０１９３】このようなセンスアンプとビット線の配置
の関係はハーフピッチセルと呼ばれている。

【０１９４】書込データ線ＷＤＡＴＡ０にデータが入力
されると、これらのグローバルＩ／Ｏ線対のすべてに同
じデータが書込まれ、グローバルＩ／Ｏ線対とローカル
Ｉ／Ｏ線対との間のスイッチ回路ＳＷ０、ＳＷ１、ＳＷ
２、ＳＷ３を介してローカルＩ／Ｏ線ＬＩＯ、ＺＬＩＯ
にデータが伝達され、センスアンプＳＡ０、ＳＡ１、Ｓ
Ａ２、ＳＡ３はそれぞれのビット線ＢＬを同じ論理レベ
ルにし、それぞれのビット線／ＢＬをビット線ＢＬと逆
の論理レベルにする。

【０１９５】すなわち通常のマルチビットテスト時には
３０２で示された論理状態に各々のビット線ＢＬ、／Ｂ
Ｌが設定される。

【０１９６】したがって、マルチビットテスト時におい
ては、隣接して配置されるビット線は異なる論理状態と
なるので、隣接ビット線間にショート等の故障が生じて
いる場合には、該当するメモリセルには正しいデータが
書込まれない。したがって、書込まれたデータを読み出
すことで故障を検出することができる。

【０１９７】マルチビットテストの読出時には、書込時
とは逆の順番でローカルＩ／Ｏ線対、グローバルＩ／Ｏ
線対を経由して回路ブロック１６２，１６６，１７０，
１７４にデータが出力されてくる。これらは読出データ
線ＺＲＤＦＬ０、ＺＲＤＦＨ０に同時に出力される。

【０１９８】メモリセルがすべて正常でビット線のショ
ート等がなければ、すなわち、同一なデータが正しくメ
モリセルに書込まれ，読出されてくれば、リードデータ
バスＺＲＤＦＨ０、ＺＲＤＦＬ０のいずれか一方がＬレ
ベルになる。

【０１９９】故障があった場合には、リードデータバス
ＺＲＤＦＬ０、ＺＲＤＦＨ０は両方ともＬレベルにな
る。これはリードデータバス上で回路ブロック１６２、
１６６、１７０、１７４のワイヤードＯＲがとられるか
らである。このようにすることで、マルチビットテスト
が実行可能である。

【０２００】しかしながら、このようなマルチビットテ
ストでは発見ができないビット線間のショートが起こる
場合がある。このようなショートはたとえば１本のビッ
ト線を挟んだ離れたビット線間のショート等である。た
とえば、ビット線が形成される配線層の下部に存在する
導電層においてショートが起こった場合等にこのような
不良が発生する。

【０２０１】したがって、本発明の半導体記憶装置で
は、１本おきのビット線にショートが生じた場合を検出
することができるＩＯコンビネーションテストが実施で
きるようになっている。

【０２０２】ＩＯコンビネーションテスト時には、回路
ブロック１６２、１７０は、書込データ線ＷＤＡＴＡ０
に伝達されてきたデータを反転してグローバルＩ／Ｏ線
対に出力する。

【０２０３】すると、図２２の３０４に示したような論
理状態に各ビット線が設定される。このような状態に設
定することができれば、マルチビットテスト時において
も１本おきのビット線にショートが生じていた場合にも
検出することが可能になる。

【０２０４】そして、グローバルＩ／Ｏ線対にデータが
読出されてくると、回路ブロック１６２、１７０は、さ
らに反転してそのデータを読出データ線ＺＲＤＦＬ０、
ＺＲＤＦＨ０に出力する。このようにすれば通常のマル
チビットテスト時と同様に縮退してデータを読出すこと
が可能である。

【０２０５】図２３は、図１２におけるライトバスセレ
クタＷＢＳＥＬの構成を示す回路図である。

【０２０６】図２３を参照して、ライトバスセレクタＷ
ＢＳＥＬは、選択信号ＷＯＲＤを受けて反転するインバ
ータ３１２と、コンビネーションＩＯテストモード時に
活性化される信号ＴＭＩＯＣＯＭＢを受けて反転するイ
ンバータ３１６と、選択信号ＷＯＲＤおよびインバータ
３１２の出力によって選択信号ＷＯＲＤがＨレベルのと
きに活性化されて書込データ線ＷＤＡＴＡに伝達された
書込データを反転して信号ＺＷＤとして出力するクロッ
クドインバータ３１４とを含む。

【０２０７】ライトバスセレクタＷＢＳＥＬは、さら
に、書込データ線ＷＤＡＴＡに伝達されたデータを受け
て反転するインバータ３１８と、信号ＴＭＩＯＣＯＭＢ
およびインバータ３１６の出力を受けてＩＯコンビネー
ションテスト時に活性化されてインバータ３１８の出力
を受けて反転し信号ＺＷＤとして出力するクロックドイ
ンバータ３２０とを含む。

【０２０８】このようなライトバスセレクタＷＢＳＥＬ
２を図１２における回路ブロック１６２、１６８、１７
０、１７６が含んでいるので、グローバルＩ／Ｏ線対Ｇ
ＩＯ＜０＞、ＧＩＯ＜３＞、ＧＩＯ＜４＞、ＧＩＯ＜７
＞に対して書込まれるデータはＩＯコンビネーションモ
ード時には通常のマルチビットテスト時に書込まれるデ
ータの反転したデータとなる。

【０２０９】図２４は、図１２におけるリードバスドラ
イバＲＢＤＲＶ２の構成を示す回路図である。

【０２１０】図２４を参照して、リードバスドライバＲ
ＢＤＲＶ２は、選択信号ＷＯＲＤを受けて反転し、信号
ＺＷＯＲＤを出力するインバータ３２２と、信号ＴＭＩ
ＯＣＯＭＢを受けて反転し、信号ＺＴＭＩＯＣＯＭＢを
出力するインバータ３３２と、選択信号ＷＯＲＤおよび
信号ＺＷＯＲＤに応じて選択信号ＷＯＲＤがＨレベルの
ときに導通して信号ＺＰＤＬＤを受けて伝達するトラン
スミッションゲート３２４と、トランスミッションゲー
ト３２４を介して信号ＺＰＤＬＤをゲートに受けソース
が電源ノードに接続されたＰチャネルＭＯＳトランジス
タ３２８と、信号ＷＯＲＤをゲートに受け電源ノードと
ＰチャネルＭＯＳトランジスタ３２８のゲートとの間に
接続されたＰチャネルＭＯＳトランジスタ３２７とを含
む。

【０２１１】リードバスドライバＲＢＤＲＶ２は、さら
に、選択信号ＷＯＲＤおよび信号ＺＷＯＲＤに応じて選
択信号ＷＯＲＤがＨレベルのときに導通し信号ＰＤＨを
伝達するトランスミッションゲート３２６と、Ｐチャネ
ルＭＯＳトランジスタ３２８のドレインと接地ノードと
の間に接続されトランスミッションゲート３２６を介し
て信号ＰＤＨをゲートに受けるＮチャネルＭＯＳトラン
ジスタ３３０と、信号ＺＷＯＲＤをゲートに受け接地ノ
ードとＮチャネルＭＯＳトランジスタ３３０のゲートと
の間に接続されたＮチャネルＭＯＳトランジスタ３２９
とを含む。ＰチャネルＭＯＳトランジスタ３２８のドレ
インからは信号ＺＲＤＦＨが出力される。

【０２１２】リードバスドライバＲＢＤＲＶ２は、さら
に、選択信号ＷＯＲＤおよび信号ＺＷＯＲＤに応じて選
択信号ＷＯＲＤがＨレベルのときに導通して信号ＺＰＤ
ＨＤを伝達するトランスミッションゲート３３４と、ト
ランスミッションゲート３３４を介して信号ＺＰＤＨＤ
をゲートに受けソースが電源ノードに接続されるＰチャ
ネルＭＯＳトランジスタ３３８と、選択信号ＷＯＲＤを
ゲートに受け電源ノードとＰチャネルＭＯＳトランジス
タ３３８のゲートとの間に接続されたＰチャネルＭＯＳ
トランジスタ３３７とを含む。

【０２１３】リードバスドライバＲＢＤＲＶ２は、さら
に、選択信号ＷＯＲＤおよび信号ＺＷＯＲＤに応じて選
択信号ＷＯＲＤがＨレベルのときに導通して信号ＰＤＬ
を伝達するトランスミッションゲート３３６と、トラン
スミッションゲート３３６を介して信号ＰＤＬをゲート
に受けＰチャネルＭＯＳトランジスタ３３８のドレイン
と接地ノードとの間に接続されるＮチャネルＭＯＳトラ
ンジスタ３４０と、信号ＺＷＯＲＤをゲートに受け接地
ノードとＮチャネルＭＯＳトランジスタ３４０のゲート
との間に接続されたＮチャネルＭＯＳトランジスタ３３
９とを含む。ＰチャネルＭＯＳトランジスタ３３８のド
レインからは信号ＺＲＤＦＬが出力される。

【０２１４】リードバスドライバＲＢＤＲＶ２は、さら
に、信号ＴＭＩＯＣＯＭＢおよび信号ＺＴＭＩＯＣＯＭ
Ｂに応じてＩＯコンビネーションテスト時に導通するト
ランスミッションゲート３２３、３２５、３３３および
３３５を含む。

【０２１５】トランスミッションゲート３２３は、導通
時に信号ＰＤＨをＮチャネルＭＯＳトランジスタ３４０
のゲートに伝達する。トランスミッションゲート３２５
は、導通時に信号ＺＰＤＬＤをＰチャネルＭＯＳトラン
ジスタ３３８のゲートに伝達する。

【０２１６】トランスミッションゲート３３３は、導通
時に信号ＰＤＬをＮチャネルＭＯＳトランジスタ３３０
のゲートに伝達する。トランスミッションゲート３３５
は、導通時に信号ＺＰＤＨＤをＰチャネルＭＯＳトラン
ジスタ３２８のゲートに伝達する。

【０２１７】図１２において、リードバスドライバＲＢ
ＤＲＶ２は、回路ブロック１６２、１６８、１７０、１
７６に用いられている。したがって、ＩＯコンビネーシ
ョンモードにおいては、これらの回路ブロックに接続さ
れているグローバルＩ／Ｏ線対ＧＩＯ＜０＞、ＧＩＯ＜
３＞、ＧＩＯ＜４＞、ＧＩＯ＜７＞から読出されたデー
タは、反転してリードデータバスに伝達される。

【０２１８】図２５は、図１２に示したグローバルＩ／
Ｏ線対とデータバスの接続関係を概略的に示した図であ
る。

【０２１９】図２５を参照して、データバスＤ０、Ｄ
４、Ｄ２、Ｄ６は、それぞれ書込データ線と読出データ
線対とを複数含んでいるデータバスを象徴的に表わして
いる。

【０２２０】スイッチ３５２は、ＩＯコンビネーション
テスト時にデータバスＤ０とグローバルＩ／Ｏ線対ＧＩ
Ｏ０とを接続するスイッチである。

【０２２１】スイッチ３５２による経路でデータバスＤ
０とグローバルＩ／Ｏ線対ＧＩＯ０とが結合されると、
データ書込時および読出時にデータの極性が反転するこ
とを図は象徴的に示している。

【０２２２】同様に、ＩＯコンビネーションテスト時に
は、データバスＤ０とグローバルＩ／Ｏ線ＧＩＯ３とが
スイッチ３５２によって結合される。同じくデータバス
Ｄ０とグローバルＩ／Ｏ線対ＧＩＯ４とがスイッチ３５
２によって結合される。同じくデータバスＤ０とグロー
バルＩ／Ｏ線対ＧＩＯ７とがスイッチ３５２によって結
合される。

【０２２３】図２５において、一例として、ブロックＢ
ＬＫ内でワード線が一本活性化されてデータの読出がさ
れる場合を考える（×４、×８、×１６）。この場合に
は、スイッチＳＷ０〜ＳＷ３を介して、グローバルＩ／
Ｏ線対ＧＩＯ＜０＞、ＧＩＯ＜２＞、ＧＩＯ＜４＞、Ｇ
ＩＯ＜６＞にデータが出力される。この時、信号ＺＣＡ
Ｄ９はＨレベルで、図１０で示した回路がそれぞれのモ
ードに応じてＳＥＬ０、ＳＥＬ２、ＳＥＬ４、ＳＥＬ６
を選択して活性化する。ＳＥＬ０〜ＳＥＬ７によって、
スイッチ３５２〜３６６の導通状態が制御される。

【０２２４】なお、スイッチ３５６は、×４、×８、×
１６モード共通にデータバスとグローバルＩ／Ｏ線対を
結合するスイッチであり、スイッチ３６４は、×４モー
ドのときにのみデータバスとグローバルＩ／Ｏ線対を結
合するスイッチであり、スイッチ３６０は、×８モード
のときにのみデータバスとグローバルＩ／Ｏ線対を結合
するスイッチであり、スイッチ３５８は、×１６モード
のときにのみデータバスとグローバルＩ／Ｏ線対を結合
するスイッチである。

【０２２５】スイッチ３６２は、×８、×１６モードの
両方の場合にデータバスとグローバルＩ／Ｏ線対を結合
するスイッチであり、スイッチ３６６は、×４、×８モ
ード共通にデータバスとグローバルＩ／Ｏ線対とを結合
するスイッチである。

【０２２６】［ローカルＩ／Ｏ線対のイコライズの説
明］図２５を参照して、メモリマットの構造について説
明する。メモリマットの短辺に平行に３４本のローカル
Ｉ／Ｏ線対が設けられている。これらのローカルＩ／Ｏ
線対をイコライズするためにイコライズ回路ＬＥＱがメ
モリマットの上下の長辺に沿って設けられている。

【０２２７】図２６は、メモリマットのローカルＩ／Ｏ
線ＬＩＯ、／ＬＩＯとイコライズＬＥＱとの関係を示し
た拡大図である。

【０２２８】図２６を参照して、本発明の半導体記憶装
置では、メモリマットのローカルＩ／Ｏ線対の分割はさ
れていないため、イコライズ回路ＬＥＱの数を減らすこ
とができている。

【０２２９】そして、イコライズ回路ＬＥＱの配置は、
ローカルＩ／Ｏ線ＬＩＯ、／ＬＩＯの両端部すなわちメ
モリマットの上下の長辺に沿った位置に配置されてい
る。このような配置にすることで、イコライズ回路ＬＥ
Ｑを活性化させるローカルＩ／Ｏ線対のイコライズ信号
を伝達する制御配線ＬＩＯＥＱ＜０＞、ＬＩＯＥＱｌ＜
２＞の２本のみでローカルＩ／Ｏ線対のイコライズを制
御することができる。

【０２３０】したがって、図３２に示した従来のメモリ
マットに比べて、ローカルＩ／Ｏ線対をイコライズする
制御信号の本数を大幅に減らすことができている。

【０２３１】図２７は、ローカルＩ／Ｏ線対をイコライ
ズする信号ＬＩＯＥＱ＜０＞、ＬＩＯＥＱ＜１＞とロー
カルＩ／Ｏ線対ＬＩＯ＜０＞…ＬＩＯ＜ｎ＞とグローバ
ルＩ／Ｏ線対ＧＩＯ＜０＞…ＧＩＯ＜ｎ＞の配置関係を
簡単に示した図である。

【０２３２】図２７を参照して、ローカルＩ／Ｏ線対を
イコライズする制御信号を伝達する配線の本数が減って
いるので、グローバルＩ／Ｏ線対の配置の自由度が従来
に比べて増している。したがって、メモリマットの各部
分からの読出伝搬遅延の最適化を図りつつグローバルＩ
／Ｏ線対を適切な配置にすることができる。

【０２３３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２３４】

【発明の効果】請求項１、２に記載の半導体記憶装置
は、複雑なタイミングの合わせ込みが不要なので設計が
容易で、かつ、付随する回路規模が少なくできる。

【０２３５】請求項３、４に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置が奏する効果に加え
て、２つの隣接するメモリマットで列系信号を伝達する
アドレスバスを共用できるので、配線本数を減らすこと
ができる。したがって、チップサイズを小さくすること
ができ、コストを下げることができる。

【０２３６】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置が奏する効果に加えて、２
つの隣接するメモリマットで制御信号を伝達するアドレ
スバスを共用できるので、配線本数を減らすことができ
る。したがって、チップサイズを小さくすることがで
き、コストを下げることができる。

【０２３７】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、複
数の書込データ線とグローバルＩ／Ｏ線対との対応をモ
ード切換信号および列選択信号に応じて切換えることが
できる。

【０２３８】請求項７に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、複
数の読出データ線対とグローバルＩ／Ｏ線対との対応を
モード切換信号および列選択信号に応じて切換えること
ができる。

【０２３９】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、ロ
ーカルＩ／Ｏ線対をイコライズする制御信号を伝達する
配線の本数が減らすことができる。さらに、グローバル
Ｉ／Ｏ線対の配置の自由度が従来に比べて増し、メモリ
マットの各部分からの読出伝搬遅延の最適化を図りつつ
グローバルＩ／Ｏ線対を適切な配置にすることができ
る。

【０２４０】請求項９、１０に記載の半導体記憶装置
は、マルチビットテスト時において１本おきのビット線
にショートが生じていた場合にも検出することが可能に
なる。

【図面の簡単な説明】

【図１】 本発明の実施の形態である半導体記憶装置１
の概略的な構成を示すブロック図である。

【図２】 半導体記憶装置１のメモリマットおよびデー
タバス、アドレスバッファの配置を説明するための図で
ある。

【図３】 メモリマットとデータバスとデータ入出力端
子との対応関係を説明するための図である。

【図４】 本発明のメモリマット１つあたりのデータバ
スとセレクタ帯の配置の詳細を示す図である。

【図５】 図４におけるメモリマット３１♯１のマルチ
ビットテスト時の動作を説明するための概略図である。

【図６】 図４に示した行および列アドレスバッファ２
４に含まれる列アドレス系の信号発生部７０の構成を示
すブロック図である。

【図７】 図６におけるアドレス変換回路８４のアドレ
ス変換の対応を示す図である。

【図８】 図６におけるデコード回路８６の構成を示す
回路図である。

【図９】 図４におけるプリデコーダ帯＋セレクタ帯５
４♯１の配置を示すブロック図である。

【図１０】 図９におけるセレクタ１０４の構成を示す
回路図である。

【図１１】 図１０における信号発生回路１２２の動作
を説明するための図である。

【図１２】 図４におけるプリアンプ＋ライトドライバ
帯６２♯１の構成を示すブロック図である。

【図１３】 ライトデータバスからグローバルＩ／Ｏ線
対へのデータの流れを説明するために、図１２における
ブロック１６４の書込に関する構成を示した図である。

【図１４】 図１２、図１３におけるライトバスセレク
タＷＢＳＥＬ１の構成を示す回路図である。

【図１５】 図１２、図１３に示したライトドライバＷ
Ｄの構成を示す回路図である。

【図１６】 各動作モードにおけるグローバルＩ／Ｏ線
対ＧＩＯ＜０＞〜ＧＩＯ＜７＞と書込データ線との対応
関係を説明するための図である。

【図１７】 書込時の動作を説明するための動作波形図
である。

【図１８】 データ読出の流れを説明するための図であ
る。

【図１９】 図１２、図１８におけるプリアンプＰＡの
構成を説明するための回路図である。

【図２０】 図１２、図１８におけるリードバスドライ
バＲＢＤＲＶ１の構成を示す回路図である。

【図２１】 読出時のデータの流れを説明するための動
作波形図である。

【図２２】 本発明の半導体記憶装置において実行され
るマルチビットテストの説明をするための図である。

【図２３】 図１２におけるライトバスセレクタＷＢＳ
ＥＬの構成を示す回路図である。

【図２４】 図１２におけるリードバスドライバＲＢＤ
ＲＶ２の構成を示す回路図である。

【図２５】 図１２に示したグローバルＩ／Ｏ線対とデ
ータバスの接続関係を概略的に示した図である。

【図２６】 メモリマットのローカルＩ／Ｏ線ＬＩＯ、
／ＬＩＯとイコライズＬＥＱとの関係を示した拡大図で
ある。

【図２７】 ローカルＩ／Ｏ線対をイコライズする信号
ＬＩＯＥＱ＜０＞、ＬＩＯＥＱ＜１＞とローカルＩ／Ｏ
線対ＬＩＯ＜０＞…ＬＩＯ＜ｎ＞とグローバルＩ／Ｏ線
対ＧＩＯ＜０＞…ＧＩＯ＜ｎ＞の配置関係を簡単に示し
た図である。

【図２８】 従来の、ＥＤＯ ＤＲＡＭのデータバスの
構成を示す図である。

【図２９】 図２８に示したデータバスｄｒｖ０〜ｄｒ
ｖ１５とデータ入出力端子ＤＱ０〜ＤＱ１５との対応関
係を示す図である。

【図３０】 従来のＥＤＯ ＤＲＡＭにおける１マット
あたりのデータバスの配置を説明するための概略図であ
る。

【図３１】 従来のＥＤＯ ＤＲＡＭにおけるマルチビ
ットテストの説明をするための図である。

【図３２】 従来のＥＤＯ ＤＲＡＭにおけるローカル
Ｉ／Ｏ線対のイコライズを行なうイコライズ回路ＬＥＱ
およびイコライズ回路ＬＥＱを活性化するイコライズ信
号の配置を説明するための図である。

【符号の説明】

１ 半導体記憶装置、２〜１３ 端子、１８ ゲート回
路、２０ データ入力バッファ、３４ データ出力バッ
ファ、２２ クロック発生回路、２４ 行および列アド
レスバッファ、２６ 行デコーダ、２８ 列デコーダ、
３０ センスアンプ＋入出力制御回路、３１ メモリマ
ット、３２ メモリセルアレイ、３１♯１〜３１♯４
メモリマット、４２，４４ 制御信号発生回路、４６，
４８ アドレスデータバス、５０，５２ 制御信号バ
ス、５４♯１〜５４♯４ プリデコーダ帯＋セレクタ
帯、５６♯１〜５６♯４ データバス、６２♯１ プリ
アンプ＋ライトドライバ帯、７０ 信号発生部、７２
ラッチ回路、７６〜８２，８６デコード回路、８４ ア
ドレス変換回路、７４，８８ バッファ回路、９２〜９
８ ＡＮＤ回路、１０２，１２０ イコライズ回路、１
０４ セレクタ、１０６，１１０，１１２，１１６ プ
リデコーダ、１２２，１２４ 信号発生回路、１６２〜
１７６ 回路ブロック、ＰＡ プリアンプ、ＷＤ ライ
トドライバ、ＷＢＳＥＬ１，ＷＢＳＥＬ２ ライトバス
セレクタ、ＲＢＤＲＶ１，ＲＢＤＲＶ２リードバストラ
イバ、１８２，２１８ 選択回路、２０１ ＮＡＮＤ回
路、２２６ ＡＮＤ回路、ＳＷ０〜ＳＷ３ スイッチ回
路、ＳＡ０〜ＳＡ３ センスアンプ、ＢＬ，／ＢＬ ビ
ット線、ＬＩＯ，ＺＬＩＯ ローカルＩ／Ｏ線、ＧＩ
Ｏ，／ＧＩＯ グローバルＩ／Ｏ線、ＬＥＱ イコライ
ズ回路、ＬＩＯＥＱ イコライズ信号線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ａ Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊藤 孝 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA07 BA07 BA29 CA07 CA16 CA21 EA01 EA04 5F083 AD00 GA09 LA07 LA09 ZA20 5L106 AA01 DD04 DD12 GG07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 外部に対してデータを入出力する端子数
   をモード切換信号で切換え可能な半導体記憶装置であっ
   て、 長方形の形状を有するメモリ領域に２行２列に配置さ
   れ、各々が長方形の形状を有する第１〜第４のメモリマ
   ットを備え、 各前記メモリマットは、 行列状に配置される複数のメモリセルと、 前記複数のメモリセルの列に対応して設けられる複数の
   ビット線対と、 前記複数のビット線対とデータを授受する複数のグロー
   バルＩ／Ｏ線対とを含み、 前記第１〜第４のメモリマットにそれぞれ対応して設け
   られ、少なくとも一部が前記第１〜第４のメモリマット
   の短辺に平行に配置される第１〜第４のデータバスと、 前記第１〜第４のメモリマットの短辺にそれぞれ沿って
   設けられ、前記複数のグローバルＩ／Ｏ線対と前記デー
   タバスとの間でデータ授受を行う第１〜第４の入出力回
   路帯とをさらに備え、 各前記入出力回路帯は、 前記モード切換信号に応じて、前記データバスに含まれ
   る複数のデータ線のうちから前記複数のグローバルＩ／
   Ｏ線対にそれぞれ対応するデータ線を選択する選択回路
   を含む、半導体記憶装置。
2. 【請求項２】 前記第１のメモリマットは、前記メモリ
   領域の第１行第２列の位置に配置され、 前記第２のメモリマットは、前記第１のメモリマットと
   短辺同士が対向するように前記メモリ領域の第１行第１
   列の位置に配置され、 前記第３のメモリマットは、前記メモリ領域の第２行第
   １列の位置に配置され、 前記第４のメモリマットは、前記第３のメモリマットと
   短辺同士が対向するように前記メモリ領域の第２行第２
   列の位置に配置され、 前記第１、第２のデータバスは少なくとも一部が前記第
   １、第２のメモリマットの間の領域に配置され、 前記第３、第４のデータバスは少なくとも一部が前記第
   ３、第４のメモリマットの間の領域に配置され、 前記メモリ領域の第１行に配置されるメモリマットと第
   ２行に配置されるメモリマットとの間の領域に設けら
   れ、前記第１〜第４のデータバスとデータを授受する複
   数のデータ入出力パッドをさらに備える、請求項１に記
   載の半導体記憶装置。
3. 【請求項３】 前記メモリ領域の中央部に配置され、外
   部からアドレス信号を取込み前記第１〜第４のメモリマ
   ットに向けて列選択信号を出力するアドレスバッファ回
   路と、 前記第１、第２のメモリマットの間の領域に設けられ、
   少なくとも一部が前記第１、第２のデータバスの間に設
   けられ、前記アドレスバッファの出力を前記第１、第２
   のメモリマットに伝達する第１のアドレスバスをさらに
   備える、請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記アドレスバッファは、 前記モード信号に応じて前記アドレス信号を変換して前
   記列選択信号を出力するアドレス変換回路を含む、請求
   項３に記載の半導体記憶装置。
5. 【請求項５】 前記第１、第２のメモリマットは、入出
   力されるデータの下位ビットに対応する前記複数のデー
   タ入出力パッドとデータを授受し、 前記第３、第４のメモリマットは、入出力されるデータ
   の上位ビットに対応する前記複数のデータ入出力パッド
   とデータを授受し、 前記第１、第２のメモリマットの間の領域に設けられ、
   前記下位ビットのデータの授受の制御を行なう第１の制
   御バスと、 前記第３、第４のメモリマットの間の領域に設けられ、
   前記上位ビットのデータの授受の制御を行なう第２の制
   御バスとをさらに備える、請求項２に記載の半導体記憶
   装置。
6. 【請求項６】 第１の入出力回路帯は、 前記複数のグローバルＩ／Ｏ線対にそれぞれ対応して設
   けられ、前記第１のデータバスに含まれる複数の書込デ
   ータ線からデータを受けて、前記モード切換信号に応じ
   ていずれか一つのデータを出力する複数の選択回路と、 前記列選択信号に応じて活性化され、前記選択回路の出
   力を受けて、前記グローバルＩ／Ｏ線対にそれぞれ出力
   する複数のライトドライブ回路とを含む、請求項１に記
   載の半導体記憶装置。
7. 【請求項７】 第１の入出力回路帯は、 前記列選択信号に応じて活性化され、前記複数のグロー
   バルＩ／Ｏ線対から読出されたデータをそれぞれ増幅す
   る複数のプリアンプ回路と、 前記第１のデータバスに含まれる複数の読出データ線対
   のうち前記モード切換信号に応じて、対応する読出デー
   タ線対を選択して前記複数のプリアンプの出力をそれぞ
   れ出力する複数の選択回路とを含む、請求項１に記載の
   半導体記憶装置。
8. 【請求項８】 各前記メモリマットは、 前記複数のビット線対と前記複数のグローバルＩ／Ｏ線
   対との間のデータ伝達を行なう、前記メモリマットの短
   辺と平行に配置される複数のローカルＩ／Ｏ線対と、 各前記ローカルＩ／Ｏ線対に対応して設けられ、前記メ
   モリマットの第１の長辺側に設けられる第１のイコライ
   ズ回路と、 前記第１のイコライズ回路と対をなして設けられ、前記
   メモリマットの第２の長辺側に設けられる第２のイコラ
   イズ回路と、 前記メモリマットの第１の長辺に沿って設けられ、前記
   第１のイコライズ回路を制御する第１の制御線と、 前記メモリマットの第２の長辺に沿って設けられ、前記
   第２のイコライズ回路を制御する第２の制御線とをさら
   に含む、請求項１に記載の半導体記憶装置。
9. 【請求項９】 一つのデータ入出力パッドから複数のグ
   ローバルＩ／Ｏ線対に同時にデータを伝達することが可
   能な第１、第２のマルチビットテストモードを備える半
   導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリマッ
   トを備え、 前記メモリマットは、 前記メモリセルの列に対応して設けられ、互いに相補な
   信号を伝達する第１、第２のビット線を含む第１のビッ
   ト線対と、 前記メモリセルの列に対応して設けられ、前記第２のビ
   ット線に隣接する第３のビット線と前記第３のビット線
   と相補な信号を伝達する第４のビット線とを含む第２の
   ビット線対と、 前記第１のビット線対にデータを伝達する第１のグロー
   バルＩ／Ｏ線対と、 前記第２のビット線対にデータを伝達する第２のグロー
   バルＩ／Ｏ線対とを含み、 前記メモリマットにデータを入出力する入出力回路帯を
   さらに備え、 前記入出力回路帯は、 前記データ入出力パッドに与えられたデータを前記第
   １、第２のマルチビットテストモード時に前記第１のグ
   ローバルＩ／Ｏ線対に伝達する第１の伝達回路と、 前記データ入出力パッドに与えられたデータを前記第２
   のグローバルＩ／Ｏ線対に、前記第１のマルチビットテ
   ストモード時には正極性で伝達し、前記第２のマルチビ
   ットテストモード時には逆極性で伝達する第２の伝達回
   路とを含む、半導体記憶装置。
10. 【請求項１０】 前記入出力回路帯は、 前記第１のグローバルＩ／Ｏ線対に読出された第１のデ
    ータを前記第１、第２のマルチビットテストモード時に
    出力する第１の出力回路と、 前記第２のグローバルＩ／Ｏ線対に読出された第２のデ
    ータを前記第１のマルチビットテストモード時に正極性
    で出力し、前記第２のマルチビットテストモード時には
    逆極性で出力する第２の出力回路とを含み、 前記第１の出力回路の出力と前記第２の出力回路の出力
    とを受けて縮退して前記データ入出力パッドに伝達する
    出力データバスをさらに備える、請求項９に記載の半導
    体記憶装置。