[go: up one dir, main page]

KR100367191B1 - 테스트수단을구비한전자회로및메모리셀테스트방법 - Google Patents

테스트수단을구비한전자회로및메모리셀테스트방법 Download PDF

Info

Publication number
KR100367191B1
KR100367191B1 KR1019950704940A KR19950704940A KR100367191B1 KR 100367191 B1 KR100367191 B1 KR 100367191B1 KR 1019950704940 A KR1019950704940 A KR 1019950704940A KR 19950704940 A KR19950704940 A KR 19950704940A KR 100367191 B1 KR100367191 B1 KR 100367191B1
Authority
KR
South Korea
Prior art keywords
word lines
cells
test
lines
word
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019950704940A
Other languages
English (en)
Other versions
KR960703484A (ko
Inventor
마노야사하데프
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR960703484A publication Critical patent/KR960703484A/ko
Application granted granted Critical
Publication of KR100367191B1 publication Critical patent/KR100367191B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

SRAM은 복수의 워드 라인들의 각각의 워드 라인 및 한 쌍의 비트 라인들에 접속되는 복수의 각각의 메모리 셀을 가지고 있다. 상기 SRAM은 IDDQ테스트 수단을 구비하여, 상기 워드 라인들 중에서 활성화되는 워드 라인들의 개수를 점증시킴으로써 워드 라인들을 병렬로 활성화한다. 이는 이미 기록된 셀들의 도움을 점진적으로 받게 되는 매우 작은 비트 라인 구동기들을 통해 하나의 열의 모든 셀들에 특정 논리 상태를 기록하는 것을 가능하게 하며, 따라서 추가적인 대형 기록 회로를 IDDQ테스트용으로만 사용하는 것이 회피된다.

Description

테스트 수단을 구비한 전자 회로 및 메모리 셀 테스트 방법{Memory IDDQ-testable through cumulative word line activation}
발명의 분야
본 발명은 복수의 워드 라인들중의 각각의 워드 라인 및 한 쌍의 비트 라인들에 접속된 복수의 각각의 메모리 셀들을 가진 전자 회로에 관한 것이다. 본 발명은 특히 SRAM에 관한 것이다. 본 발명은 또한 이와 같은 회로를 테스트하는 방법에 관한 것이다.
배경기술
전자 회로, 특히 집적 회로의 체계적이고 자동화된 테스트가 점점 중요해지고 있다. 훨씬 더 높은 소자 밀도 및 훨씬 증가한 개수의 시스템 기능들을 가진 차세대 회로들이 개발되는 추세이다. 개개의 회로들은, 낭비적이고 고비용의 테스트에 의해 공정 결함들이 검출될 수 없고 그 위치가 발견될 수 없을 정도로 복잡해지고 있다. 예컨대, 생명 유지 시스템들(life support systems) 또는 항공기 제어 시스템들(aircraft control systems)의 신뢰성을 떨어뜨리는, 동작 중에 은폐된 결함들을 보이는 회로 제품들을 소비자들이 용인할 것으로 기대되지 않는다. 그러므로, 제조자 및 소비자에게는 회로 제품들의 흠 없는 동작을 보장하기 위한 테스트들이 수행되는 것이 가장 중요하다.
랜덤 액세스 메모리(SRAM, DRAM)에 대해서는 통상적으로 마치 테스트(march test) 및/또는 데이타 보존 테스트(data retention test)가 행해진다. 마치 테스트에서는, 판독 동작 및/또는 기록 동작의 시퀀스가, 증가하는 어드레스 순서로 또는 감소하는 어드레스 순서로 상기 메모리의 모든 셀들에 적용된다. 데이타 보존 테스트에서는, 저장된 논리 상태에 영향을 주는 전류 누설이 발생하였는지의 여부를 확인하기 위해, 미리 지정된 대기 시간 이후에 모든 셀들이 기록 및 검사된다. 비트 지향(bit-oriented) 메모리의 메모리 셀들 및 워드 지향 메모리의 메모리 셀들의 그룹들은 단지 차례로만 액세스되며, 이에 따라 테스트 절차들이 길어짐에 주의한다.
1 Mbit 이상의 기억 용량을 가진 반도체 메모리들에 대한 기존의 테스트가 제품 비용에 있어서 상당한 비중을 차지한다. 반도체 기판(웨이퍼 스케일 장치들을 포함) 상에 집적되는 트랜지스터 밀도의 증가 및 시스템 기능들의 개수의 증가로, 테스트는 IC 메모리 제품의 상업적 실효성(viability)을 결정하는 중요한 인자가 되었다. 이에 관한 더욱 자세한 정보는 엠. 이노우에(M. Inoue) 등이 IEEE Design & Test of Computers pp.15-19(1993년 3월)에 발표한 "저비용 메모리 테스트를 위한 새로운 테스트 가속화 칩(A New Testing Acceleration Chip for Low-Cost Memory Tests)"을 참조한다.
집적 회로의 전류 공급 모니터링 방법(CSM)이라고도 하는 정지 전류 테스트(IDDQ테스트)는 또한 정상 상태 전류를 모니터링함으로써 공정 결함들의 위치를 찾는 것이다. IDDQ테스트 기술은 정적 CMOS IC들에서 실제 공정 결함을 분석하는데 매우 유망하다. CMOS 논리 회로에서 정지 전류(quiescent current), 즉 정상 상태 전류는 예컨대, 1㎂ 정도로 매우 작아야 한다. 그러므로, 편차가 쉽게 검출된다. 이 테스트 기술은 비용 감소, 품질 및 신뢰도 향상에 있어서 많은 잠재력이 있다.
IC들에서 발생하는 일반적인 결함들의 예는 부착 결함(stuck-at fault) 및 게이트-산화물 결함(gate-oxide fault)이다. 부착 결함은 회로 노드들과 공급 라인들(supply lines) 간의 의도되지 않은 전기 도전성의 상호 접속들에 의해 생기는 증상들이며, 그 결함에 의해 회로의 논리 동작에 간섭을 주는 하드 와이어된(hard-wired) 풀업(pull-up) 또는 풀다운(pull-down)이 행해진다. 공급 라인 및 신호 라인 사이의 작은 저항의 도전성 브리지에 의해 형성되는 브리지 결함(bridging fault)은 부착 현상(stuck-at phenomena)을 초래한다. 게이트-산화물 결함들의 영향은 원래 존재하는 파라미터이며, 즉 논리 전압 레벨들에 의해 정의되지 않으며, 따라서 기존의 전압 방법들에 의해서는 검출되지 않는다. 게이트-산화물 결함들은 또한 부착 행동(stuck-at behavior)을 초래한다. 통상적으로, IDDQ테스트는 이와 같은 결함들을 검출한다.
발명의 목적
SRAM들은 이론적으로 IDDQ테스트될 수 있지만, 이는 하나의 열의 SRAM 셀들은 한 번에 하나씩만 개별적으로 액세스 가능하므로 비용 면에서 바람직하지 않다.본 발명의 목적은 IDDQ측정을 통해 SRAM을 효율적으로 테스트하는 수단을 제공하는데 있다. 본 발명의 다른 목적은 IDDQ방법 및/또는 전압 방법을 이용하여 반도체 랜덤 액세스(random access) 메모리들을 테스트할 때 드는 비용을 감소시키는데 있다.
발명의 개요
이를 위해, 본 발명은 복수의 워드 라인들 중의 각각 워드 라인 및 한 쌍의 비트 라인들에 접속되는 복수의 각각의 메모리 셀들을 가진 전자 회로를 제공한다. 본 발명은 상기 전자 회로가 워드 라인들 중에서 활성화되는 워드 라인들의 개수를 점증시킴으로써 복수의 워드 라인들이 병렬로 활성화되도록 동작하는 테스트 수단을 구비하는 것에 특징이 있다.
통상적인 SRAM에서, 셀들은 행(row)들과 열(column)들로 구성되어 있다. 상기 행들 중에서 각각 행의 셀들은 각각의 워드 라인에 접속되고, 상기 열들중에서 각각 열의 셀들은 공통 쌍의 비트 라인들에 접속된다. 통상적인 사용에 있어서, 열당 하나의 셀만이 종래 방식으로 데이타를 검색 또는 저장하기 위해 액세스된다. 즉, 워드 라인들 중에서, 많아야 한 번에 단지 하나의 워드 라인이 활성화 상태로 된다. 동일한 열의 2 개(또는 그 이상)의 셀들이 병렬로 액세스되면, 이는 데이타를 저장할 때 불충분한 복사(duplication)를 초래하고, 데이타를 검색할 때 소거(annihilation)를 초래한다. 따라서, 이와 같은 병렬 접속은 정상 메모리 동작 동안에 엄격하게 금지된다.
본 발명에서, 정지 전류는 테스트 모드에서 측정된다. 테스트 모드로 될 때, 상기 셀들은 제 1 논리 상태에서 정지 전류를 측정하기 위해, 상기 제 1 논리 상태로 초기화된다. 다음에, 하나의 열의 셀들은 모두 비트 라인들에 병렬 접속된다. 이는 정지 전류 측정 기간 동안에 워드 라인들이 병렬로 활성화 상태로 유지되는 것을 요구한다. 종래 어드레스 디코더들은 이를 달성할 수 없다. 상기 셀들은 또한 제 2 논리 상태에서 정지 전류를 측정하기 위해, 상기 제 2 논리 상태로 초기화된다.
이제, 정지 전류가 위에서 언급한 바와 같이 실제로 측정될 수 있기 전에, 특정 논리 상태가 하나의 열의 모든 셀들에 기록되어야 한다. 통상적으로, 이는 하나의 열의 셀들이 존재하는 것과 같이 다수의 기록 사이클들을 필요로 한다. 비트 라인 구동기들은 단일 셀을 중복 기록(overwriting)할 수 있지만, 이들의 구동능력은 전체 열의 셀들을 중복 기록하기에는 너무 작다. 그러므로, 본 발명에서, 테스트 수단은 활성화 상태를 병렬로 유지하는 워드 라인들의 개수를 점증시키도록 동작한다. 이는 이미 기록된 셀들의 도움을 점진적으로 받게 되는 매우 적은 비트 라인 구동기들을 사용하여 하나의 열의 모든 셀들에 특정 논리 상태를 기록하는 것을 가능하게 하며, 이에 의해 테스트만을 위해 필요하게 되는 추가적인 대량의 구동기들이 회피된다.
이는 예컨대 다음과 같이 설명된다. 먼저, 상기 비트 라인 구동기들에 의해 하나의 셀이 기록된다. 다음에, 2 개의 추가 셀들이 비트 라인 구동기들과 이미 기록된 셀의 도움으로 기록된다. 하나의 셀이 2 개의 교차 접속된 인버터들을 포함하므로, 비트 라인 구동기들 및 인버터들은 상기 2 개의 추가 셀들을 병렬로 구동한다. 다음에, 4 개의 추가 셀들이 기록된다.
예컨대, 상기 테스트 수단은 워드 라인들을 순차적으로 활성화하도록 동작한다. 즉, 병렬로 활성화되는 워드 라인들의 개수를 매번 1만큼 증가시킨다. 또한, 상기 테스트 수단은 제 1 그룹의 워드 라인들을 병렬로 활성화하도록 동작하며, 상기 제 1 그룹이 활성화 상태로 유지되는 동안 제 2 그룹의 워드 라인들을 병렬로 활성화한다. 각각의 그룹들은 모두 동일한 개수의 워드 라인들을 갖거나, 또는 각각의 증가하는 개수의 워드 라인들을 가질 수 있다. 동일한 워드 라인들을 공유하는 2 개 이상의 열들이 본 발명에 따라 병렬로 처리될 수 있음에 주의한다. 더욱 상세한 설명이 후술된다.
증가된 역바이어스 전압을 전달하는 전하 펌프(charge pump)들, 또는 프리차지(pre-charge) 회로와 같은 SRAM 부분들이 정지 전류의 측정 동안에 비활성화됨은 당업자에게 명백하다.
또한, 상기 메모리의 테스트는 오프 칩 회로(off-chip circuitry)를 사용하여, 예컨대 워드 라인들을 접촉시키기 위한 적절한 프로브(probe)들을 이용하여 달성되며, 이 테스트 방법은 기본적으로 온 칩 회로를 사용하는 방법과 동일하다. 이 테스트 방법은 복수의 워드 라인들중의 각각의 워드 라인 및 한 쌍의 비트 라인들에 연속된 복수의 각각의 메모리 셀을 처리한다. 상기 방법은 워드 라인들 중에서 활성화되는 워드 라인들의 개수를 점증시킴으로써 복수의 워드 라인을 활성화한다. 특정 논리 상태가 마지막으로 활성화된 워드 라인들에 접속된 셀들에 기록된다. 복수의 워드 라인들이 병렬로 활성화될 때 정지 전류가 모니터링된다.
도면의 간단한 설명
제 1 도는 SRAM의 일부를 가진 회로를 나타낸 도면.
제 2 도는 가능한 결함들을 보여주는 통상적인 SRAM 셀을 나타낸 도면.
제 3 도 및 제 4 도는 테스트 수단을 구현한 예들을 나타낸 도면.
제 5 도 및 제 6 도는 동작 모드에서의 워드 라인들의 활성화와 테스트 모드에서의 워드 라인들의 활성화간의 시간 관계들을 나타낸 도면.
도면 전반에서, 유사하거나 대응하는 구성들은 동일한 참조 부호들로 표시된다.
실시예
통상적으로, SRAM 셀은 한 쌍의 교차 접속된 논리 인버터들과 같은 쌍안정 회로를 구비한다. 인버터들 중에서 제 1 인버터를 논리 하이(high)로 하고 다른 인버터를 논리 로우(low)로 함으로써 논리 하이가 저장되며, 반면에, 상기 인버터들 중에서 다른 인버터를 논리 하이로 하고 상기 제 1 인버터를 논리 로우로 함으로써 논리 로우가 저장된다. SRAM의 각각의 열은 비트 라인 및 비트 라인 바라고 칭하는 한 쌍의 비트 라인들을 구비한다. SRAM 셀은 각각의 액세스 트랜지스터들을 통해 상기 비트 라인 및 비트 라인 바에 접속된다. 모든 셀들을 동시에 액세스하여, 모든 비트 라인들을 하이(로우)로 구동하고 모든 비트 라인 바들을 로우(하이)로 구동하면, 상기 셀들의 제 1 (제 2) 논리 상태에 관련된 부착 결함(stuck-at defects) 및 데이타 보존 결함(data retention defects)을 검출할 수 있다.
순차적 활성화의 원리
제 1 도에는 본 발명의 원리를 설명하기 위한 SRAM(100)의 일부에 관한 블록도가 도시되어 있다. SRAM(100)은 셀(102, 104, 106, 108)과 같은 복수의 균일한 셀들을 구비한다. 상기 셀들은 기능적으로 행(row)과 열(column)로 구성되어 있다. 행(Rl, R2, R3,..., Ri)의 셀들은 워드 라인(WL1, WL2, WL3,..., WLi,...)에 각각 접속된다. 열(Cj)과 열(Cj+1)의 셀들은 각각 비트 라인(BLj) 및 비트 라인 바(BLBj)와 비트 라인(BLj+1) 및 비트 라인 바(BLBj+1)에 접속된다.
셀(102 내지 108)들은 균일하므로, 이하에서는 셀(102)에 대해서만 상세히 설명한다. 셀(102)은 행(R1) 및 열(Cj)에 위치한다. 셀(102)은 비트 라인(BLj)에 접속된 전류 채널 및 워드 라인(WL1)에 접속된 제어 전극을 가진 제 1 액세스 트랜지스터(110)와; 비트 라인 바(BLBj)에 접속된 전류 채널 및 워드 라인(WL1)에 접속된 제어 전극을 가진 제 2 액세스 트랜지스터(112)를 포함하고 있다. 셀(102)은 래치를 포함하며, 이 래치는 교차 접속된 인버터(114, 116)를 구비하며 제 1 및 제 2 액세스 트랜지스터(110, 112)의 전류 채널들 사이에 접속된다. 정보의 단일 비트가 래치의 2 개의 안정 상태들 중의 하나의 안정 상태로서 셀(102)에 저장된다.
SRAM(100)은 또한 어드레스 디코더들(도시되지 않음), 프리차지 논리 회로(pre-charging logic)(도시되지 않음), 판독/기록 회로(도시되지 않음) 및 비트 라인 구동기(118, 120, 122, 124)를 포함하고 있다. 상기 어드레스 디코더들, 프리차지 논리 회로 및 판독/기록 회로는 모두 SRAM의 일부로서 잘 알려져 있기 때문에, 이들 일부의 구현 및 그 기존의 동작에 관해서는 여기서 상세히 설명되지 않는다.
SRAM(100)은 또한 상기 메모리의 IDDQ테스트를 가능하게 하는 테스트 수단(126)을 구비한다. 테스트 수단(126)은 병렬로 활성화되는 워드 라인들의 개수가 점증되는 방식으로 워드 라인(WL1, WL2 등)을 활성화하기 위해 테스트 모드에서 동작한다. 먼저, 특정 논리 상태가 비트 라인 구동기(118, 120)에 의해 셀(102)에 기록된다. 다음에, 상기 특정 논리 상태는 비트 라인 구동기(118 및 120) 및 이미 기록된 셀(102)의 도움으로 다른 2 개의 셀들, 예컨대 셀(104, 106)에 기록된다. 셀(102)이 2 개의 교차 접속된 인버터(114, 116)를 포함하고 있으므로, 비트 라인 구동기(118, 120)들 및 인버터(114 및 116)들이 병렬로 셀(104 및 106)들을 구동한다. 다음에, 4 개의 다른 셀들이 기록된다.
결국, 열(Cj)의 모든 셀(102, 104, 106, 108,...)들 또는 열(Cj)의 일부가 동일한 논리 상태로 되고, 도전 상태로 유지되는 각각의 액세스 트랜지스터들을 통해 비트 라인(BLj) 및 비트 라인 바(BLBj)에 접속된다. 이제, 열(Cj)의 모든 셀들 또는 열(Cj)의 일부 셀이 병렬로 접속되어 있다. 특정 논리 상태의 어떤 셀에서 상승(elevated)된 정지 전류(quiescent current)를 유발하는 결함은 IDDQ테스트에서 행해지는 전류 측정들을 통해, 예컨대 상기 메모리의 공급 노드들(supply nodes; 도시되지 않음)로부터 도출되는 전류를 측정함으로써 알 수 있다. 필요한 변경을 행함으로써, 상승된 정지 전류가 열(Cj)의 각각의 셀 또는 상기 열의 일부 셀의 다른 논리 상태와 연계하여 검출될 수 있다. 이 방식으로, 단일 열, 다수의 열들 또는 모든 열들의 모든 셀들이 동시에 스캔(scan)되며, 이에 따라 상기 메모리의 고효율 품질 검사가 실현된다.
가능한 결함들
제 2 도에는 SRAM 셀(102)이 더욱 상세하게 도시되어 있다. 셀(102)에는 여러 가지 방식으로 결함이 존재할 수 있다. 발생할 수 있는 제 1 형태의 결함은 노드(204)로부터 VSS공급 라인(206)까지의 단락(202) 또는 노드(210)로부터 VDD공급 라인(212)까지의 단락(208)이다. 제 2 형태의 결함은 인버터들 중에서 하나의 인버터의 기능부인 트랜지스터(216)의 게이트 산화물을 브리지(bridging)하는 게이트 산화물 결함(214)일 수 있다. 결함(202, 208, 214)은 결함의 저항에 따라 부착 결함(stuck-at fault) 또는 데이타 보존 결함(data retention fault) 중 어느 하나의 결함을 메모리 셀(102)에서 야기할 수 있다. 이들 결함은 통상적으로 기록/판독 동작 또는 데이타 보존 테스트를 모니터링함으로써 검출된다.
그러나, 셀(102)이 VSS로의 전류 누설을 야기하는 게이트 산화물 결함(214)을 가지고 있다고 하자. 논리 1이 빠르게 연속적으로 기록 및 판독되는 경우 그리고 상기 결함(214)의 저항이 충분히 높은 경우, 기록된 논리 값과 동일한 논리 값을 판독 동작으로 얻을 수 있다. 그러므로, 결함(214)은 기존의 테스트 절차들을 이용해서는 검출될 수 없다. SRAM(100)에 대해 통상적으로 행해지는 정지 전류 측정이 결함(214)을 검출할 수 있다. 그러나, 통상적인 SRAM의 셀들은 순차적으로 액세스 가능할 뿐이며, 이는 실행될 절차가 길어짐을 의미한다. 본 발명에서, IDDQ테스트는이 결함을 발견하기 위해 모든 활성화된 셀을 병렬로 스캔한다. 가능한 제 3 결함은 워드 라인(WL1)으로부터 VSS공급 라인까지의 단락(218)이다. 이 결함은 액세스 트랜지스터(110, 112)의 턴온을 방해하며, 이에 의해 메모리 셀(102)이 영구적으로 디스에이블된다. 본 발명에서 IDDQ측정은 모든 셀들을 병렬로 스캔하고, 또한 상기 형태의 결함이 비교적 많은 전류를 유발하는 상기 결함을 검출한다. 가능한 제 4 결함은 비트 라인 바(BLBj)와 비트 라인(BLj+1) 사이의 단락(220)이며, 이 결함은 통상적으로 25μ㎡ 정도로 매우 작은 셀들을 가지고 있어 작은 열 피치(column pitch)를 가진 대용량 SRAM들에서 생길 수 있다. 이 결함(220)은 공급 전압(VDD, VSS)이 교대로 이들 인접 라인들에 공급되게 함으로써 본 발명에 따른 IDDQ테스트로 쉽게 검출된다. 상기 예들은 모든 셀들이 병렬로 스캔되기 때문에 본 발명에 따라 테스트 수단이 제공된 메모리의 강력한 테스트 성능을 보여 주기 위한 것이다.
테스트 수단 구현
제 3 도에는, 각각의 증가하는 개수의 워드 라인들의 각각의 그룹들을 순차적으로 활성화하도록 동작하는 테스트 수단(126)의 제 1 구현예가 도시되어 있다. 제 3 도에는, 예컨대 7 개의 워드 라인(WL1 내지 WL7)만이 도시되어 있다. 테스트 수단(126)은 활성화 트랜지스터(302, 304, 306, 308, 310, 312, 314)를 구비하며, 각각의 트랜지스터는 워드 라인(WL1 내지 WL7)중에서 각각의 워드 라인을 공급 전압(VDD)에 접속한다. 활성화 트랜지스터(302 내지 314)는 지연 라인(316)에 접속된제어 전극들을 가지고 있다. 지연 라인(316)은 테스트 신호를 수신하기 위한 입력(318)을 가지고 있다. 지연 라인(316)은 또한 지연 소자(320, 322, 324,…)를 가지고 있다. 상기 테스트 신호가 입력(318)에서 하이로 되면, 트랜지스터(302)는 턴온되며, 이에 의해 워드 라인(WL1)이 활성화된다. 다음에, 하나 이상의 열들의 비트 라인 구동기들은 셀들, 예컨대 위에서 언급한 워드 라인(WL1)에 접속된 셀(102)에 원하는 논리 상태를 기록할 수 있다. 지연 소자(320)에 의해 결정된 지연 후, 상기 테스트 신호는 트랜지스터(304)와 트랜지스터(306)를 동시에 턴온시킨다. 위에서 언급한 바와 같이, 이제, 비트 라인 버퍼(118, 120)는 워드 라인(WL2, WL3)에 접속된 셀들에 기록을 할 때 이전에 기록된 셀(예컨대, 셀(102))의 도움을 받는다. 지연 소자(322)에 의해 지정된 지연으로, 트랜지스터(308 - 314)가 턴온되며, 이에 의해, 워드 라인(WL4 - WL7)들이 활성화된다. 비트 라인 버퍼(118, 120)는 4개의 셀들을 동시에 처리하기 위해 워드 라인(WL1 - WL3)에 접속된 이미 기록된 셀들의 도움을 받는다. 지연 소자(324) 등에 의해 결정된 지연 후에 다른 워드 라인들이 활성화된다.
도시된 예에서, 상기 워드 라인들은 개수가 점증하면서 연속적으로 활성화된다. 다른 예에서, 지연 라인은, 워드 라인(WL1 내지 WL7)들을 한번에 하나씩 연속적으로 활성화화기 위해, 트랜지스터(302 내지 314)들 중의 각각의 트랜지스터에 대해 각각의 지연 소자를 포함할 수 있다. 또한, 상기 지연 라인은 예컨대 4 개의 균일한 그룹들의 트랜지스터(302 내지 314)들을 턴 온시킬 수 있다. 이들 예에서, 테스트 수단(126)은 상기 메모리의 다른 기능부들과는 별개로 집적될 수 있다. 상기 테스트 수단은 상기 메모리의 동작 모드에서 필요로 하는 부분들보다 타이밍에 덜 민감하다. 따라서, 설계자는 상기 테스트 수단을 상기 메모리의 기능 동작에 영향을 줄 수 있는 영역에 배치하지 않아도 된다.
제 4 도에는 메모리의 어드레스 디코더(400)에 병합된 테스트 수단(126)의 제 2 구현예가 도시되어 있다. 이제, 테스트 수단(126)은 2 입력 AND 게이트들의 어레이(402)를 구비하며, 이 예에서 각각의 AND 게이트는 워드 라인 구동기(WL00 내지 WL63)들 중의 각각 구동기에 접속되어 있다. 상기 AND 게이트들중에서 특정의 AND 게이트의 한 입력은 어드레스 디코더(400)의 특정 출력에 접속되며, 다른 입력은 지연 라인(404)에 접속된다. 지연 라인(404)은 하이로 될 때 AND 게이트들의 활성화 사이에 지연을 야기한다. 이 지연들은 제 1 구현예를 참조하여 위에서 설명한 바와 같이 균일하게 또는 불균일하게 분포될 수 있다. 여기서, 상기 지연은 지연 소자(406, 408, 410)로서 도시되어 있고, 상기 지연 소자들은 상기 회로에 물리적으로 존재하는 소자들일 수 있고, 또는 연속적인 그룹들의 AND 게이트들간의 일부 상호 접속에 의해 생성되는 기능적 지연일 수도 있다.
제 5 도 및 6 도에는, 각각 동작 및 테스트 모드에서의 워드 라인(WL1 - WL5)의 제어가 예시되어 있다. 제 5 도에서, 동작 모드는 한번에 상기 워드 라인(WL1 내지 WL5)들에서 기껏해야 하나의 워드 라인을 활성화하는 것에 특징이 있다. 제 6 도에서, 테스트 모드는 IDDQ측정 동안 모든 관련 워드 라인들을 활성화 상태로 유지하는 것에 특징이 있다. 이는 예컨대, 워드 라인(WL1)을 먼저 활성화하여 그 활성화 상태를 유지하고, 그후 워드 라인(WL2 및 WL3)을 활성화하여 그 활성화 상태를 유지하며, 그후 다음 그룹의 워드 라인들을 활성화하여 그 활성화 상태를 유지함으로써 달성될 수 있다.

Claims (6)

  1. 복수의 워드 라인들 중의 각각의 워드 라인 및 한 쌍의 비트 라인들에 접속된 복수의 각각의 메모리 셀들을 가진 전자 회로에 있어서,
    상기 워드 라인들 중에서 활성화되는 워드 라인들의 개수를 점증시킴으로써 상기 복수의 워드 라인들을 병렬로 활성화하도록 동작하는 테스트 수단을 구비한 것을 특징으로 하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 테스트 수단은 상기 복수의 워드 라인들을 순차적으로 활성화하도록 동작하는, 전자 회로.
  3. 제 1 항에 있어서,
    상기 테스트 수단은 상기 비트 라인들 중에서 활성화되는 비트 라인들의 개수를 점증시키도록 동작하는, 전자 회로.
  4. 제 1 항에 있어서,
    상기 테스트 수단은 제 1 그룹의 워드 라인들을 병렬로 활성화하고 그후 제 2 그룹의 워드 라인들을 병렬로 활성화하도록 동작하는, 전자 회로.
  5. 제 1 항에 있어서,
    상기 테스트 수단은 각각의 증가하는 개수의 워드 라인들의 각각의 그룹들을 순차적으로 활성화하도록 동작하는, 전자 회로.
  6. 복수의 워드 라인들 중의 각각의 워드 라인 및 한 쌍의 비트 라인들에 접속된 복수의 각각의 메모리 셀들을 테스트하는 방법에 있어서,
    상기 워드 라인들 중에서 활성화되는 워드 라인들의 개수틀 점증시킴으로써 상기 복수의 워드 라인들을 활성화하는 단계와;
    최종적으로 활성화된 워드 라인들에 접속된 샐들에의 특정 논리 상태의 기록을 인에이블하는 단계와;
    상기 복수의 워드 라인들이 병렬로 활성화될 때 정지 전류를 모니터링하는 단계를 포함하는 것을 특징으로 메모리 셀 테스트 방법.
KR1019950704940A 1994-03-09 1995-02-15 테스트수단을구비한전자회로및메모리셀테스트방법 Expired - Fee Related KR100367191B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP94200591.9 1994-03-09
EP94200591 1994-03-09

Publications (2)

Publication Number Publication Date
KR960703484A KR960703484A (ko) 1996-08-17
KR100367191B1 true KR100367191B1 (ko) 2003-04-10

Family

ID=8216695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950704940A Expired - Fee Related KR100367191B1 (ko) 1994-03-09 1995-02-15 테스트수단을구비한전자회로및메모리셀테스트방법

Country Status (6)

Country Link
US (1) US5495448A (ko)
EP (1) EP0698273B1 (ko)
JP (1) JPH08510080A (ko)
KR (1) KR100367191B1 (ko)
DE (1) DE69516768T2 (ko)
WO (1) WO1995024774A2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07159496A (ja) * 1993-10-12 1995-06-23 At & T Global Inf Solutions Internatl Inc 集積回路の検査のための装置及びその方法
US5691951A (en) * 1996-11-04 1997-11-25 Micron Technology, Inc. Staggered row line firing in single ras cycle
US5835429A (en) * 1997-05-09 1998-11-10 Lsi Logic Corporation Data retention weak write circuit and method of using same
US5923609A (en) * 1997-09-18 1999-07-13 American Microsystems, Inc. Strobed wordline driver for fast memories
US6067261A (en) * 1998-08-03 2000-05-23 International Business Machines Corporation Timing of wordline activation for DC burn-in of a DRAM with the self-refresh
US6023434A (en) 1998-09-02 2000-02-08 Micron Technology, Inc. Method and apparatus for multiple row activation in memory devices
KR100281900B1 (ko) * 1998-09-08 2001-02-15 윤종용 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
KR100386950B1 (ko) * 2000-07-12 2003-06-18 삼성전자주식회사 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
DE10039350C2 (de) * 2000-08-11 2003-04-03 Infineon Technologies Ag Integrierte Schaltung und Verfahren zum parallelen Testen von integrierten Schaltungen
US6862717B2 (en) * 2001-12-17 2005-03-01 Logicvision, Inc. Method and program product for designing hierarchical circuit for quiescent current testing
JP2004071119A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp 半導体記憶装置
TW200512758A (en) * 2003-09-18 2005-04-01 Nanya Technology Corp Test driving method of semiconductor memory device
JP2005174426A (ja) * 2003-12-09 2005-06-30 Micron Technology Inc 選択可能メモリワード線の不活性化
JP5187852B2 (ja) * 2009-03-30 2013-04-24 国立大学法人神戸大学 不良メモリセルの予知診断アーキテクチャーと予知診断方法
US9640269B2 (en) * 2015-08-27 2017-05-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US12334131B2 (en) * 2022-03-28 2025-06-17 Micron Technology, Inc. Adaptive wordline refresh

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114200A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
JPH0817040B2 (ja) * 1986-10-20 1996-02-21 日本電信電話株式会社 半導体メモリ
US5258954A (en) * 1989-06-30 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory including circuitry for driving plural word lines in a test mode
JP3237127B2 (ja) * 1991-04-19 2001-12-10 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
JPH05282898A (ja) * 1992-03-30 1993-10-29 Hitachi Ltd 半導体記憶装置
JP3199862B2 (ja) * 1992-08-12 2001-08-20 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
EP0642137B1 (en) * 1993-09-01 2001-11-28 Koninklijke Philips Electronics N.V. Quiescent-current testable RAM

Also Published As

Publication number Publication date
EP0698273B1 (en) 2000-05-10
DE69516768T2 (de) 2000-11-23
JPH08510080A (ja) 1996-10-22
KR960703484A (ko) 1996-08-17
EP0698273A1 (en) 1996-02-28
US5495448A (en) 1996-02-27
WO1995024774A3 (en) 1995-10-19
WO1995024774A2 (en) 1995-09-14
DE69516768D1 (de) 2000-06-15

Similar Documents

Publication Publication Date Title
KR100339321B1 (ko) 복수의메모리셀을가진메모리를구비한전자회로
KR950001133B1 (ko) 스태틱형 반도체 기억장치
KR101492667B1 (ko) 반도체 메모리 디바이스 테스트 방법, 반도체 메모리 디바이스 테스트 회로, 집적 회로 및 ａｔｅ 장치
US5331594A (en) Semiconductor memory device having word line and bit line test circuits
US6501692B1 (en) Circuit and method for stress testing a static random access memory (SRAM) device
US5687178A (en) Method and apparatus for testing a static RAM
US5289475A (en) Semiconductor memory with inverted write-back capability and method of testing a memory using inverted write-back
KR100367191B1 (ko) 테스트수단을구비한전자회로및메모리셀테스트방법
US5440516A (en) Testing circuitry of internal peripheral blocks in a semiconductor memory device and method of testing the same
US5384784A (en) Semiconductor memory device comprising a test circuit and a method of operation thereof
US5436911A (en) Semiconductor memory device comprising a test circuit and a method of operation thereof
US5343429A (en) Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein
US5629943A (en) Integrated circuit memory with double bitline low special test mode control from output enable
KR100228530B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트회로
US6590818B1 (en) Method and apparatus for soft defect detection in a memory
US4800332A (en) Reconfigurable integrated circuit with enhanced testability of memory cell leakage
US5432744A (en) Dynamic semiconductor memory circuit
US5742549A (en) Sense amplifier circuit for detecting degradation of digit lines and method thereof
US6731561B2 (en) Semiconductor memory and method of testing semiconductor memory
US5184327A (en) Semiconductor memory device having on-chip test circuit and method for testing the same
KR100518579B1 (ko) 반도체 장치 및 그 테스트 방법
US5088063A (en) Semiconductor memory device having on-chip test circuit
US5577051A (en) Static memory long write test
US5633828A (en) Circuitry and methodology to test single bit failures of integrated circuit memory devices
US6317368B1 (en) Semiconductor integrated circuit device tested in batches

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19951108

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20000215

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20011221

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20021007

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021223

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021224

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20061110