DE69516768T2 - Prüfbarer i ddq- speicher durch kumulative wort-zeilen-aktivierung - Google Patents

Description

ANWENDUNGSGEBIET DER ERFINDUNG
• Die vorliegende Erfindung bezieht sich auf eine elektronische Schaltung mit einer Vielzahl von Speicherzellen, die jeweils mit einer bestimmten von einer Vielzahl von Wortleitungen und mit einem Paar von Bitleitungen gekoppelt sind. Die Erfindung bezieht sich auf ein Verfahren zum Testen einer derartigen Schaltung.
HINTERGRUND
• Die systematische und automatische Prüfung von elektronischen Schaltungen, und vor allem von integrierten Schaltungen, wird zunehmend wichtiger. Jede neue Schaltungsgeneration weist eine höhere Bauelementdichte und eine wachsende Anzahl von Systemfunktionen auf. Einzelne Schaltungen sind derart kompliziert geworden, dass Prozeßfehler nur noch durch umfangreiche und kostenaufwendige Prüfungen erkannt und lokalisiert werden können. Von den Kunden kann nicht erwartet werden, dass sie Schaltungsprodukte akzeptieren, deren versteckte Fehler sich erst im betrieblichen Einsatz zeigen und dadurch z. B. lebenswichtige Systeme oder Flugzeugsteuerungssyteme unzuverlässig machen. Es ist daher sowohl für den Hersteller als auch für den Kunden von größter Bedeutung, dass Tests durchgeführt werden, um die einwandfreie Funktion der Schaltungsprodukte zu gewährleisten.
• Direktzugriffsspeicher (SRAMs, DRAMs) werden normalerweise Ablaufprüfungen und/oder Datenaufrechterhaltungstests unterzogen. In einem Ablauftest wird jeder Zelle des Speichers entweder in ansteigender oder in absteigender Adressenreihenfolge eine Sequenz von Lese- und/oder Schreiboperationen zugeführt. Bei Datenaufrechterhaltungstests wird in jede Zelle geschrieben, und nach einer vorgegebenen Wartezeit wird geprüft, ob ein Verluststrom aufgetreten ist, der den gespeicherten Logikzustand beeinflußt hat. Es ist zu beachten, dass Speicherzellen in einem bit-orientierten Speicher und Gruppen von Speicherzellen in einem wort-orientierten Speicher nur nacheinander zugänglich sind, so dass die Testprozeduren recht lange dauern.
• Die herkömmliche Prüfung von Halbleiterspeichern, die über eine Speicherkapazität in der Größenordnung von 1 Mbit oder mehr verfügen, macht einen erheblichen Teil der Produktionskosten aus. Mit zunehmender Transistordichte und wachsender Anzahl von Systemfunktionen, die auf einem Halbleitersubstrat (einschließlich Bauelementen mit Ultrahöchstintegration) integriert sind, ist die Prüfung zu einem wesentlichen Faktor bei der Ermittlung der kommerziellen Lebensfähigkeit eines IC-Speicherproduktes geworden. Weitere Informationen sind in dem Artikel mit dem Titel "A New Testing Acceleration Chip for Low-Cost Memory Tests" von M. Inoue et al., IEEE Design & Test of Computers, März 1993, S. 15-19, zu finden.
• Die Ruhestrom-Prüfung (IDDQ-Prüfung), auch als CSM-Verfahren (Current Supply Monitoring, Überwachung der Stromversorgung) bezeichnet, einer integrierten Schaltung zielt darauf ab, Prozeßfehler durch die Überwachung der Ruheströme zu lokalisieren. Das IDDQ-Prüfverfahren hat sich bei der Analyse von tatsächlichen Prozeßfehlern in statischen CMOS-ICs als überaus vielversprechend erwiesen. Der Ruhestrom (englisch: "quiescent current" oder "steady-state current") in einer CMOS-Logik-Schaltung sollte sehr klein sein, z. B. in der Größenordnung von 1 uA. Jegliche Abweichung läßt sich daher leicht erkennen. Dieses Prüfverfahren verfügt über ein erhebliches Potential in Bezug auf die Kostenreduzierung und in Bezug auf die Verbesserung der Qualität und der Zuverlässigkeit.
• Typische Beispiele für Defekte in ICs sind das Hängenbleiben auf 0 oder 1 (Stuck-at-Fehler) und Gate-Oxid-Fehler. Stuck-at-Fehler sind Symptome, die auf unbeabsichtigte elektrisch leitende Verbindungen zwischen Schaltungsknotenpunkten und Versorgungsleitungen zurückzuführen sind, die ein festverdrahtetes Herauf oder Herunterziehen zur Folge haben, das die Logikfunktion der Schaltung stört. Ein Überbrückungsfehler durch eine leitende, niederohmige Brücke zwischen einer Versorgungsleitung und einer Signalleitung führt zu einem Stuck-at-Phänomen. Gate-Oxid-Defekte haben oft parametrische Auswirkungen, d. h. Auswirkungen, die hinsichtlich der Logikspannungspegel nicht definiert sind, und können daher mit herkömmlichen Spannungsverfahren nicht erkannt werden. Gate-Oxid-Defekte können ebenfalls ein Stuck-at-Verhalten hervorrufen. Mit der IDDQ- Prüfung können derartige Fehler normalerweise erkannt werden.
• Die Patentschrift EP-A-0 600 160 fällt unter Artikel 54(3) EPC und beschreibt einen DRAM mit einem Testmodus, bei dem Wortleitungen nacheinander kumulativ aktiviert werden.
AUFGABE DER ERFINDUNG
• Obwohl SRAMs theoretisch einer IDDQ-Prüfung unterzogen werden können, stellt dies aufgrund der hiermit verbundenen Kosten keine attraktive Lösung dar, da die SRAM-Zellen einer Spalte nur einzeln nacheinander zugänglich sind. Die Erfindung hat zur Aufgabe, ein Mittel zur effizienten Prüfung eines SRAMs durch IDDQ-Messungen zu schaffen. Eine weitere Aufgabe der Erfindung besteht darin, die mit der Prüfung von Halbleiter- Direktzugriffsspeichern verbundenen Kosten durch IDDQ- und/oder Spannungsverfahren zu reduzieren.
ZUSAMMENFASSUNG DER ERFINDUNG
• Zu diesem Zweck schafft die Erfindung eine elektronische Schaltung mit einer Vielzahl von Speicherzellen, die jeweils mit einer bestimmten von einer Vielzahl von Wortleitungen und mit einem Paar von Bitleitungen gekoppelt sind. Die Erfindung ist dadurch gekennzeichnet, dass die Schaltung Testmittel umfasst, die dazu dienen, die Vielzahl von Wortleitungen parallel zu aktivieren, indem die Anzahl von aktiven Leitungen unter den Wortleitungen kumulativ erhöht wird.
• In einem typischen SRAM sind die Zellen in Reihen und Spalten organisiert. Die Zellen von einer bestimmten der Reihen sind mit einer bestimmten Wortleitung verbunden und die Zellen von einer bestimmten der Spalten sind mit einem gemeinsamen Paar von Bitleitungen verbunden. Bei normalem Betrieb wird nur auf eine einzelne Zelle pro Spalte zugegriffen, um Daten auf herkömmliche Weise abzurufen oder zu speichern. Das heißt, unter den Wortleitungen befindet sich maximal immer nur eine einzige aktive Leitung. Wenn auf zwei (oder mehr) Zellen der gleichen Spalte parallel zugegriffen werden sollte, würde dies eine ineffiziente Verdoppelung beim Speichern der Daten und eine Annulierung beim Abrufen der Daten mit sich bringen. Aus diesem Grund ist eine derartige Parallelverbindung während des normalen Speicherbetriebs streng verboten.
• Bei der Erfindung muß ein Ruhestrom im Testmodus gemessen werden. Nach dem Aufrufen des Testmodus werden die Zellen in einem ersten Logikzustand initialisiert, um den Ruhestrom in diesem ersten Zustand zu messen. Die Zellen der Spalte werden dann alle parallel mit den Bitleitungen verbunden. Hierfür müssen die Wortleitungen während der Dauer der Ruhestrom-Messung parallel aktiv gehalten werden. Herkömmliche Adreßdecoder sind nicht in der Lage, dies zu erreichen. Die Zellen werden vorzugsweise auch in einem zweiten Logikzustand initialisiert, um den Ruhestrom in diesem zweiten Zustand zu messen.
• Bevor der Ruhestrom tatsächlich gemessen werden kann, wie oben beschrieben, muß der spezifische Logikzustand in alle Zellen einer Spalte geschrieben werden. Normalerweise wären hierfür ebenso viele Schreibzyklen erforderlich wie es Zellen in einer Spalte gibt. Obwohl die Bitleitungstreiber in der Lage sind, eine einzelne Zelle zu überschreiben, reicht ihre Treiberfähigkeit nicht aus, um die Zellen einer gesamten Spalte zu überschreiben. Das Testmittel der Erfindung dient daher dazu, die Anzahl der parallel aktiv gehaltenen Wortleitungen kumulativ zu erhöhen. Dadurch wird es möglich, einen spezifischen Logikzustand in alle Zellen einer Spalte zu schreiben, indem die kleinen Bitleitungstreiber benutzt werden, die progressiv durch die bereits beschriebenen Zellen unterstützt werden, so dass zusätzliche umfangreiche Treiber vermieden werden, die ausschließlich für Testzwecke erforderlich wären.
• Dies wird im folgenden anhand eines Beispiels veranschaulicht. Zuerst wird eine Zelle durch die Bitleitungstreiber beschrieben. Anschließend werden zwei weitere Zellen beschrieben, wobei die Bitleitungstreiber durch die bereits beschriebene Zelle unterstützt werden. Da eine Zelle zwei kreuzgekoppelte Inverter enthält, steuern die Bitleitungstreiber und die Inverter die beiden weiteren Zellen parallel an. Danach werden vier weitere Zellen beschrieben, und so weiter.
• Das Testmittel dient zum Beispiel zum sequentiellen aktivieren der Wortleitungen, d. h. die Anzahl der parallel aktiven Wortleitungen wird jedes Mal um eins erhöht. Alternativ dient das Testmittel dazu, eine erste Gruppe von Wortleitungen parallel zu aktivieren und daraufhin eine zweite Gruppe von Wortleitungen parallel zu aktivieren, während die erste Gruppe aktiv gehalten wird. Die jeweiligen Gruppen können alle die gleiche Anzahl von Wortleitungen haben oder entsprechend zunehmende Anzahlen von Wortleitungen. Es ist zu beachten, dass zwei oder mehr Spalten, die die gleiche Wortleitung gemeinsam haben, erfindungsgemäß parallel behandelt werden können. Weitere Einzelheiten werden im folgenden erörtert.
• Dem Fachkundigen wird klar sein, dass SRAM-Bauteile wie Ladungspumpen, die eine erhöhte Rückwärts-Vorspannung liefern, oder Vorladungsschaltungen, während der Messung der Ruheströme deaktiviert werden müssen.
• Außerdem kann die Prüfung des Speichers erfolgen, indem Schaltungen außerhalb des Chips genutzt werden, z. B. mit geeigneten Meßspitzen zum Kontaktieren der Wortleitungen, wobei das Prüfverfahren im Grunde das gleiche ist wie bei der Verwendung einer Schaltung auf dem Chip. Das Prüfverfahren behandelt eine Vielzahl von Speicherzellen, die jeweils mit einer bestimmten von mehreren Wortleitungen und mit einem Paar von Bitleitungen gekoppelt sind. Das Verfahren umfasst die Aktivierung der Vielzahl von Wortleitungen durch kumulatives Erhöhen der Anzahl von aktiven Wortleitungen unter den Wortleitungen. Ein bestimmter Logikzustand wird in die Zellen geschrieben, die mit den Wortleitungen verbunden sind, welche zuletzt aktiviert wurden. Ein Ruhestrom wird überwacht, wenn die Vielzahl der Wortleitungen auf diese Weise parallel aktiviert wurde.
KURZE BESCHREIBUNG DER ZEICHNUNG
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
• Fig. 1 ein Schaltbild einer Schaltung mit einem Teil eines SRAMs;
• Fig. 2 ein Schaltbild einer typischen SRAM-Zelle mit möglichen Defekten;
• die Fig. 3 und 4 Beispiele für die Implementierung des Testmittels; und
• die Fig. 5 und 6 die zeitlichen Zusammenhänge zwischen der Aktivierung der Wortleitungen im operationellen Betrieb und im Testmodus.
• In allen Figuren sind ähnliche oder entsprechende Merkmale mit den gleichen Bezugszeichen gekennzeichnet.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
• Typischerweise umfasst eine SRAM-Zelle eine bistabile Schaltung, zum Beispiel ein Paar kreuzgekoppelte Logik-Inverter. Ein logisches Hoch wird gespeichert, indem ein erster der Inverter ein logisches Hoch und der andere ein logisches Tief liefert, während ein logisches Hoch gespeichert wird, indem der andere der Inverter ein logisches Hoch und der erste ein logisches Tief liefert. Jede Spalte in einem SRAM umfasst ein Paar Bitleitungen, die als Bitleitung und Bitleitungsbalken bezeichnet werden. Eine SRAM-Zelle ist über entsprechende Zugriffstransistoren mit der Bitleitung und mit dem Bitleitungsbalken verbunden. Das Zugreifen auf alle Zellen gleichzeitig und das Steuern aller Bitleitungen auf Hoch (Tief) und aller Bitleitungsbalken auf Tief (Hoch) ermöglicht das Erkennen von Stuck-at-Defekten und Datenaufrechterhaltungsdefekten in Bezug auf einen ersten (zweiten) Logikzustand der Zellen.
Prinzip der sequentiellen Aktivierung
• In Fig. 1 ist ein Blockschaltbild von einem Teil eines SRAM 100 dargestellt, um das Prinzip der Erfindung zu veranschaulichen. Der SRAM 1000 umfasst eine Vielzahl von gleichförmigen Zellen, zum Beispiel die Zellen 102, 104, 106 und 108. Die Zellen sind funktionell in Reihen und Spalten organisiert. Die Zellen der Reihen R1, R2, R3 ... Ri, ... sind mit den Wortleitungen WL1, WL2, WL3, ..., WLi, ..., verbunden. Die Zellen der Spalten Cj und C(j+1) sind mit der Bitleitung BLj und dem Bitleitungsbalken BLBj bzw. mit der Bitleitung BL(j+1) und dem Bitleitungsbalken BLB(j+1) verbunden.
• Da die Zellen 102-108 gleichförmig sind, wird nachstehend nur Zelle 102 ausführlicher beschrieben. Die Zelle 102 befindet sich in Reihe R1 und in Spalte Cj. Die Zelle 102 umfasst einen ersten Zugriffstransistor 110, dessen Stromkanal mit der Bitleitung BLj verbunden ist und dessen Steuerelektrode mit der Wortleitung WL1 verbunden ist, und einen zweiten Zugriffstransistor 112, dessen Stromkanal mit dem Bitleitungsbalken BLBj verbunden ist und dessen Steuerelektrode ebenfalls mit der Wortleitung WL1 verbunden ist. Die Zelle 102 enthält einen Latch, der aus kreuzgekoppelten Invertern 114 und 116 besteht und zwischen die Stromkanäle des ersten und des zweiten Zugriffstransistors 110 und 112 geschaltet ist. Ein einzelnes Informationsbit wird in der Zelle 102 in Form von einem der zwei stabilen Zustände des Latch 114 gespeichert.
• Der SRAM 100 umfasst außerdem Adreßdecoder (nicht abgebildet), Vorlade-Logik (nicht abgebildet), Schreib/Lese-Schaltungen (nicht abgebildet) und Bitleitungstreiber 118, 120, 122 und 124. Da Adreßdecoder, Vorlade-Logik und Schreib/Lese- Schaltung gut bekannte, herkömmliche Teile eines SRAM sind, werden hier weder ihre Implementierung noch ihre normale Funktionsweise näher beschrieben.
• Der SRAM 100 enthält auch ein Testmittel 126 zur Durchführung der IDDQ- Prüfung des Speichers. Das Testmittel 126 dient dazu, im Testmodus die Wortleitungen WL1, WL2, usw. auf eine solche Weise zu aktivieren, dass die Anzahl der parallel aktiven Wortleitungen kumulativ gesteigert wird. Zuerst wird durch die Bitleitungstreiber 118 und 120 ein bestimmter Logikzustand in die Zelle 102 geschrieben. Anschließend wird ein bestimmter Logikzustand in zwei weitere Zellen, zum Beispiel Zelle 104 und 106, geschrieben, indem die Bitleitungstreiber 118 und 120 und die Unterstützung der bereits beschriebenen Zelle 102 genutzt werden. Da die Zelle 102 zwei kreuzgekoppelte Inverter 114 und 116 enthält, steuern die Bitleitungstreiber 118 und 120 und die Inverter 114 und 116 die Zellen 104 und 106 parallel an. Danach werden vier weitere Zellen beschrieben, und so weiter.
• Schließlich befinden sich alle Zellen 102, 104, 106 108 usw. der Spalte Cj oder von einem Teil von Spalte Cj in dem gleichen Logikzustand und sind über ihre jeweiligen Zugriffstransistoren, die leitend gehalten werden, mit der Bitleitung BLj und dem Bitleitungsbalken BLBj verbunden. Alle Zellen von Spalte Cj oder einem Teil davon sind jetzt parallel verbunden. Jeder Defekt, der einen erhöhten Ruhestrom in einer der Zellen in dem bestimmten Logikzustand zur Folge hat, wird durch die Strommessungen im IDDQ-Test aufgedeckt, zum Beispiel, indem der Strom gemessen wird, der von den Versorgungsknotenpunkten (nicht abgebildet) des Speichers gezogen wird. Mutatis mutandis kann ein erhöhter Ruhestrom erkannt werden, der mit dem anderen Logikzustand von jeder Zelle in der Spalte Cj oder einem Teil hiervon verbunden ist. Auf diese Weise werden alle Zellen einer einzelnen Spalte, einer Vielzahl von Spalten oder aller Spalten gleichzeitig abgetastet, so dass eine hocheffiziente Qualitätsprüfung des Speichers erfolgt.
Mögliche Defekte
• In Fig. 2 ist eine SRAM-Zelle 102 in weiteren Einzelheiten dargestellt. Die Zelle 102 kann auf verschiedene Weise fehlerhaft sein. Eine erste Art von Defekt, der auftreten kann, ist ein Kurzschluß 202 von einem Knotenpunkt 204 zur VSS- Versorgungsleitung 206 oder ein Kurzschluß 208 von einem Knotenpunkt 210 zu einer VDD-Versorgungsleitung 212. Ein zweiter Fehler könnte ein Gate-Oxid-Defekt 214 sein, der das Gate-Oxid eines Transistors 216 überbrückt, der ein funktioneller Teil von einem der Inverter ist. Die Defekte 202, 208 und 214 können je nach Widerstand des Defekts zu einem Stuck-at-Fehler oder einem Datenaufrechterhaltungsfehler der Speicherzelle 102 führen. Diese Defekte werden normalerweise erkannt, indem eine Schreib-/Lese-Operation oder ein Datenaufrechterhaltungstest überwacht werden.
• Es sei jedoch angenommen, dass die Zelle 102 einen Gate-Oxid-Defekt 214 aufweist, der einen Verluststrom zu VSS zur Folge hat. Wenn eine logische 1 in schneller Folge geschrieben und gelesen wird und wenn der Widerstand von Defekt 214 hoch genug ist, kann die Leseoperation erfolgreich sein, da der gleiche logische Wert gefunden wird, der auch geschrieben wurde. Aus diesem Grund wird der Defekt 214 mit herkömmlichen Testprozeduren möglicherweise nicht erkannt. Eine Ruhestrom-Messung, wie sie herkömmlicherweise für SRAM 100 durchgeführt wird, kann den Fehler 214 aufdecken. Die Zellen in einem traditionellen SRAM sind jedoch nur sequentiell zugänglich, so dass die durchzuführende Prozedur recht lange dauert. In der Erfindung tastet der IDDQ-Test alle aktivierten Zellen parallel ab, um diesen Defekt aufzuspüren. Ein dritter möglicher Defekt ist ein Kurzschluß 218 von der Wortleitung WL1 zur VSS-Versorgungsleitung. Dieser Defekt verhindert, dass die Zugriffstransistoren 110 und 112 eingeschaltet werden, so dass die Speicherzelle 102 permanent außer Funktion gesetzt wird. Die IDDQ-Messungen der Erfindung tasten alle Zellen parallel ab und erkennen auch diese Art von Defekt, da sie zu einem relativ großen Strom führt. Ein vierter möglicher Fehler ist ein Kurzschluß 220 zwischen dem Bitleitungsbalken BLBj und der Bitleitung BL(j+1), der bei SRAMs mit hoher Speicherkapazität auftreten kann, dessen Zellen extrem klein sind, typischerweise in der Größenordnung von 25 um², und daher nur einen kleinen Spaltenabstand haben. Dieser Defekt 220 wird bei einem erfindungsgemäßen IDDQ-Test leicht erkannt, indem diesen benachbarten Linien abwechselnd die Versorgungsspannungen VDD und VSS zugeführt werden. Die obigen Beispiele können auch zur Veranschaulichung der leistungsstarken Testmöglichkeiten eines Speichers dienen, der mit dem erfindungsgemäßen Testmittel ausgestattet ist, da alle Zellen parallel abgetastet werden können.
Implementierungen des Testmittels
• In Fig. 3 ist eine erste Implementierung des Testmittels 126 dargestellt, das dazu dient, die jeweiligen Gruppen von jeweils steigenden Anzahlen von Wortleitungen sequentiell zu aktivieren. Fig. 3 zeigt nur sieben Wortleitungen WL1-WL7 als Beispiel. Das Testmittel 126 umfasst die Aktivierungstransistoren 302, 304, 306, 308, 310, 312 und 314, die jeweils eine der Wortleitungen WL1-WL7 mit der Versorgungsspannung VDD verbinden. Die Steuerelektroden der Aktivierungstransistoren 302-314 sind mit einer Verzögerungsleitung 316 verbunden. Die Verzögerungsleitung 316 hat einen Eingang 318, um ein Testsignal zu empfangen. Die Verzögerungsleitung verfügt außerdem über Verzögerungselemente 320, 322, 324, ... Wenn das Testsignal am Eingang 318 auf Hoch gesetzt wird, wird der Transistor 302 eingeschaltet, wodurch die Wortleitung WL1 aktiviert wird. Die Bitleitungstreiber von einer oder mehreren Spalten können dann den gewünschten Logikzustand in die Zellen schreiben, z. B. in Zelle 102, die wie oben beschrieben mit der Wortleitung WL1 verbunden sind. Nach einer Verzögerung, die durch das Verzögerungselement 320 bestimmt wird, schaltet das Testsignal die Transistoren 304 und 306 gleichzeitig ein. Wie oben beschrieben, werden die Bitleitungspuffer 118 und 120 jetzt durch die zuvor beschriebene Zelle (z. B. Zelle 102) unterstützt, wenn in die mit den Wortleitungen WL2 und WL3 verbundenen Zellen geschrieben wird. Nach einer Verzögerung, die durch das Verzögerungselement 322 spezifiziert wird, werden die Transistoren 308-314 eingeschaltet, wodurch die Wortleitungen WL4-WL7 aktiviert werden. Die Bitleitungspuffer 118 und 120 werden durch die bereits beschriebenen Zellen, die mit den Wortleitungen WL1-WL3 verbunden sind, bei der gleichzeitigen Handhabung von vier Zellen unterstützt. Weitere Wortleitungen werden nach einer Verzögerung aktiviert, die durch das Verzögerungselement 324 vorgegeben wird, und so weiter.
• In dem dargestellten Beispiel werden die Wortleitungen in progressiv steigender Anzahl nacheinander aktiviert. In einem anderen Beispiel könnte die Verzögerungsleitung ein betreffendes Verzögerungselement für jeden der betreffenden Transistoren 302-314 enthalten, um die Wortleitungen WL1-WL7 aufeinanderfolgend zu aktivieren. Alternativ könnte die Verzögerungsleitung die Transistoren 302-314 in gleichförmigen Gruppen von zum Beispiel vier einschalten. In diesen Beispielen könnte das Testmittel 126 separat von anderen funktionellen Teilen des Speichers integriert werden. Die Testmittel sind weit weniger zeitkritisch als die Bauteile, die im operationellen Betrieb des Speichers benötigt werden. Daher ist der Entwerfer nicht gezwungen, die Testmittel in einem Bereich unterzubringen, in dem es den funktionellen Betrieb des Speichers beeinträchtigen könnte.
• Fig. 4 zeigt eine zweite Implementierung des Testmittels 126, jetzt zusammen mit einem Adreßdecoder 400 für den Speicher. Das Testmittel 126 enthält nun eine Gruppierung 402 von UND-Gattern mit zwei Eingängen, von denen jeweils einer mit einem der entsprechenden Wortleitungstreiber WL00-WL63 in diesem Beispiel verbunden ist. Ein Eingang von einem bestimmten der UND-Gatter ist mit einem bestimmten Ausgang des Adreßdecoders 400 verbunden, der andere Eingang mit einer Verzögerungsleitung 404. Die Verzögerungsleitung 404 schafft eine Verzögerung zwischen der Aktivierung der UND-Gatter, wenn diese auf Hoch gezogen werden. Die Verzögerungen können gleichförmig oder nicht-gleichförmig verteilt sein, wie oben unter Bezugnahme auf die erste Implementierung beschrieben. Hier sind die Verzögerungen als Verzögerungselemente 406, 408 und 410, usw. dargestellt, bei denen es sich um Elemente handeln kann, die physikalisch in der Schaltung vorhanden sind, oder um funktionelle Verzögerungen, die durch eine intelligente Verbindung zwischen aufeinanderfolgenden Gruppen von UND-Gattern geschaffen werden.
• Die Fig. 5 und 6 zeigen die Steuerung der Wortleitungen WL1-WL5 im operationellen Betrieb bzw. im Testmodus. In Fig. 5 ist der operationelle Betrieb dadurch gekennzeichnet, dass maximal immer nur eine einzelne der Wortleitungen WL1-WL5 aktiv ist. In Fig. 6 ist der Testmodus dadurch gekennzeichnet, dass alle relevanten Wortleitungen während der IDDQ-Messung aktiv gehalten werden. Dies kann zum Beispiel erreicht werden, indem zuerst die Wortleitung WL1 aktiviert wird und aktiv gehalten wird, danach die Wortleitungen WL2 und WL3 aktiviert werden und aktiv gehalten werden, danach eine nächste Gruppe von Wortleitungen aktiviert wird und aktiv gehalten wird, und so weiter.

Claims (6)

1. Elektronische Schaltung mit einer Vielzahl von Speicherzellen (102-108), die jeweils mit einer bestimmten von einer Vielzahl von Wortleitungen (WL1-WL4) und mit einem Paar von Bitleitungen (BLj, BLBj) gekoppelt sind, dadurch gekennzeichnet, dass die Schaltung Testmittel (126) umfasst, die dazu dienen, die Vielzahl von Wortleitungen (WL1-WL4) parallel zu aktivieren, indem die Anzahl von aktiven Leitungen unter den Wortleitungen (WL1-WL4) kumulativ erhöht wird.

2. Schaltung nach Anspruch 1, wobei das Testmittel (126) dazu dient, die Vielzahl von Wortleitungen (WL1-WL4) sequentiell zu aktivieren.

3. Schaltung nach Anspruch 1, wobei das Testmittel (126) dazu dient, die Anzahl der aktiven Wortleitungen unter den Wortleitungen (WL1-WL4) progressiv zu erhöhen.

4. Schaltung nach Anspruch 1, wobei das Testmittel (126) dazu dient, eine erste Gruppe von Wortleitungen (WL1-WL4) parallel zu aktivieren und anschließend eine zweite Gruppe von Wortleitungen (WL1-WL4) parallel zu aktivieren.

5. Schaltung nach Anspruch 1, wobei das Testmittel (126) dazu dient, betreffende Gruppen von entsprechend steigenden Anzahlen von Wortleitungen (WL1-WL4) sequentiell zu aktivieren.

6. Verfahren zum Prüfen einer Vielzahl von Speicherzellen (102-108), die jeweils mit einer Wortleitung von einer Vielzahl von Wortleitungen (WL1-WL4) und mit einem Paar von Bitleitungen (BLj, BLBj) verbunden sind, dadurch gekennzeichnet, dass das Verfahren folgendes umfasst:

- Aktivierung der Vielzahl von Wortleitungen (WL1-WL4) durch kumulatives Erhöhen der Anzahl von aktiven Wortleitungen unter den Wortleitungen (WL1-WL4);

- Ermöglichen des Schreibens eines bestimmten Logikzustands in die Zellen (102-108), die mit den Wortleitungen (WL1-WL4) verbunden sind, welche zuletzt aktiviert wurden;

- Überwachen eines Ruhestroms, wenn die Vielzahl der Wortleitungen (WL1-WL4) auf diese Weise parallel aktiviert wurde.