KR100284716B1

KR100284716B1 - 반도체 기억 장치

Info

Publication number: KR100284716B1
Application number: KR1019980021424A
Authority: KR
Inventors: 아츠시 하타케야마
Original assignee: 아끼쿠사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1997-12-09
Filing date: 1998-06-10
Publication date: 2001-03-15
Anticipated expiration: 2018-06-10
Also published as: JPH11176188A; TW399209B; US5907515A; JP3841535B2; KR19990062424A

Abstract

본 발명은 복수의 세그먼트내의 셀을 동시 선택하여 불량 셀을 검출하는 압축 테스트에 적용할 수 있는 용장 셀 어레이의 구성을 제공한다.

본 발명의 반도체 기억 장치의 용장 셀 어레이 구성은 복수의 세그먼트(SGM)의 메모리 셀을 동시에 선택하여 기록·독출을 행하는 압축 테스트의 대상 영역을 용장 셀 어레이(30)로 치환할 수 있는 구성으로 한다. 즉, 칼럼 디코더(40)가 디코드하는 어드레스(Y0, Y1)의 적어도 일부 어드레스가 용장 판정 회로(34)의 용장 ROM에 기억되고, 그 일부의 어드레스가 일치할 때에, 용장 셀 어레이(30)로의 치환이 행하여지는 구성으로 한다. 그 경우, 용장 셀 어레이(30)에 대한 용장용 칼럼 디코더(36)에는 세그먼트 디코더(50)가 디코드하는 어드레스(Y2, Y3)의 적어도 일부 어드레스가 공급된다.

Description

반도체 기억 장치

본 발명은 대용량의 반도체 기억 장치에 관한 것으로, 특히 복수의 세그먼트의 셀의 데이타를 동시에 독출하는 압축 테스트에 적용할 수 있는 용장 메모리 셀 어레이의 구성을 구비하는 반도체 기억 장치에 관한 것이다.

다이나믹 RAM(DRAM)이나 스태틱 램(SRAM) 등의 반도체 기억 장치는 대용량화의 일로를 걷고 있다. 대용량화에 따른 불량 셀, 불량 비트, 불량 워드의 구제를 행하기 위하여, 통상의 메모리 셀 어레이에 추가로 용장 셀 어레이가 마련된다. 통상의 셀 어레이에 불량이 검출되면, 그 불량 비트가 용장 셀 어레이의 정상적인 비트로 치환된다.

한편, 대용량화에 따른 소비 전력의 절약 등의 목적으로, 통상의 메모리 셀 어레이가 복수의 세그먼트로 분할된다. 각 세그먼트내에는 매트릭스상으로 배치된 복수의 메모리 셀과, 그들 메모리 셀에 접속되는 복수의 비트선과, 각각의 비트선의 전위를 검출하는 센스 증폭기가 장치된다. 그리고, 복수의 센스 증폭기의 출력이 칼럼 게이트를 통해 공통의 데이타 버스선에 접속되고, 그 데이타 버스선은 세그먼트내에서 공통의 데이타 버스선의 독출 증폭기인 센스 버퍼 회로나 기록용의 기록 증폭기에 접속된다. 이러한 세그먼트로부터의 출력은 복수의 세그먼트에 공통의 메인 데이타 버스선을 통해 입출력 회로에 접속된다.

도 1은 종래의 반도체 기억 장치의 용장 셀 어레이의 구성을 도시한 도면이다. 도 1은 메모리 셀이 1개의 트랜지스터와 1개의 커패시터로 이루어지는 DRAM의 예이다. 이 예에서는, 통상의 셀 어레이(20)내에 4개의 세그먼트(SGM0∼SGM3)가 마련된다. 각 세그먼트는 세그먼트(SGM0)로 도시되는 바와 같이, 워드선(WL)과 비트선(BL, /BL)의 교차부에 배치된 메모리 셀(MC)과, 비트선쌍의 전위차를 검출하는 센스 증폭기(SA)를 구비한다. 도 1의 예에서는, 세그먼트(SGM0)는 4개의 칼럼을 구비하고, 각각의 칼럼의 비트선쌍은 칼럼 게이트(42)를 통해 세그먼트내에서 공통의 데이타 버스선(DB, /DB)에 접속된다. 이 데이타 버스선(DB, /DB)은 세그먼트내에서 공통의 센스 버퍼 회로 및 기록 증폭기 회로(44)에 접속된다.

그리고, 각각의 세그먼트(SGM0∼SGM3)의 센스 버퍼 회로(44)의 출력은 복수의 세그먼트에 공통의 메인 데이타 버스선(MDB)에 접속된다. 메인 데이타 버스선(MDB)은 도시하지 않은 입출력 회로에 접속된다.

각 세그먼트내의 복수의 센스 증폭기(SA)의 출력은 칼럼 게이트(42)를 통해 센스 버퍼 회로(44)에 접속된다. 이 칼럼 게이트(42)는 칼럼 디코더(40)에 의해 생성되는 칼럼 선택 신호(CL0∼CL3)에 의해 선택된다. 도 1의 예에서는, 칼럼 선택 신호(CL0∼CL3)가 복수의 세그먼트에 대하여 공통으로 공급된다.

도 1의 예에서는, 용장 셀 어레이(30)가 마련된다. 용장 셀 어레이(30)는 세그먼트와 동일한 용량으로, 4개의 비트선쌍, 센스 증폭기, 칼럼 게이트와 공통의 용장용 데이타 버스선(RDB, /RDB)을 구비하고, 용장 셀 어레이용으로 공통의 센스 버퍼 회로 및 기록 증폭기 회로(32)를 구비한다. 그리고, 그 출력이 공통의 메인 데이타 버스선(MDB)에 접속된다.

한편, 세그먼트 디코더(50)는 칼럼 어드레스(Y2, Y3)를 디코드하고, 통상 셀 어레이(20)내의 1개의 세그먼트를 선택하는 세그먼트 선택 신호(SGS0∼SGS3)를 생성하여 각각의 센스 버퍼 회로(44)에 공급한다. 세그먼트 선택 신호(SGS)에 의해 선택된 세그먼트의 센스 버퍼 회로(44)의 출력이 메인 데이타 버스선(MDB)에 출력된다.

도 1의 예에서는, 용장 셀 어레이(30)는 통상 셀 어레이(20)내의 불량 메모리 셀 또는 불량 비트를 갖는 1개의 세그먼트로 치환된다. 따라서, 용장 판정 회로(34)내의 용장 어드레스 ROM은 불량이 존재하는 세그먼트에 대응하는 세그먼트 선택용의 칼럼 어드레스(Y2, Y3)를 기억한다. 그리고, 용장 판정 회로(34)는 공급되는 칼럼 어드레스(Y2, Y3)와 용장 ROM내의 어드레스를 비교하여, 일치할 때에 용장 선택 신호(RSGS)를 출력하여 용장 셀 어레이(30)를 선택하는 동시에, 세그먼트 디코더(50)를 비활성화하여 세그먼트 선택 신호(SGS)의 출력을 금지한다. 그 결과, 통상 셀 어레이내의 세그먼트 대신에 용장 셀 어레이(30)로부터의 데이타가 메인 데이타 버스(MDB)에 출력된다.

그런데, 메모리가 정상적으로 동작하는지 아닌지를 테스트할 필요가 있다. 이러한 테스트는 메모리 셀에 0 또는 1의 데이타를 기록하고, 그 후 그 메모리 셀의 데이타를 독출하여 기록한 데이타와 일치하는지 아닌지를 체크한다. 그런데, 메모리의 대용량화에 따라, 상기 테스트를 모든 메모리 셀에 대하여 차례로 행하여서는 방대한 시험 시간을 요하게 되므로 실용적이지가 않다.

그래서, 일반적으로 압축 테스트가 제안되고 있다. 이 압축 테스트에서는, 복수의 메모리 셀에 동시에 0 또는 1의 데이타를 기록하고, 그 후 그들 복수의 메모리 셀의 데이타를 동시에 독출하였을 때, 모든 독출 데이타가 0으로 일치하면 0을 출력하고, 모든 독출 데이타가 1로 일치하면 1을 출력하고, 모든 독출 데이타가 한개라도 다르면 하이 임피던스 상태로 하여 출력하지 않는다. 이렇게 함으로써 복수의 메모리 셀에 대하여 동시에 시험을 행할 수 있기 때문에, 시험 시간을 대폭 단축할 수 있다.

이러한 압축 테스트에서는, 도 1에 도시되는 바와 같이, 각 세그먼트의 메모리 셀이 동시에 선택되고, 각 세그먼트의 센스 버퍼 회로(44)의 출력이 공통의 메인 데이타 버스선쌍(MDB)을 통해 테스트 회로(52)에 공급된다. 즉, 압축 테스트에서는, 도 1에 도시되는 바와 같이, 워드선(WL)이 선택되고, 칼럼 디코더(40)로부터의 칼럼 선택 신호에 의해 각 세그먼트의 대응하는 메모리 셀에 동시 기록이 행하여진다. 또한, 복수의 세그먼트로부터의 동시 독출에서는, 예컨대 메인 데이타 버스선쌍이 H레벨로 프리차지되고, 각 세그먼트의 센스 버퍼 회로(44)가 동시에 활성화되면, 독출 데이타에 따라서 한쪽의 메인 데이타 버스선이 L레벨로 구동된다. 따라서, 모든 독출 데이타가 동일한 경우는 그것에 따른 메인 데이타 버스선의 한쪽이 L레벨로 구동되고, 독출 데이타가 하나라도 다른 경우는 모든 메인 데이타 버스선이 L레벨로 구동된다. 따라서, 메인 데이타 버스선쌍을 이용하여 독출 데이타가 모두 H레벨, 모두 L레벨 및 불일치를 검출할 수 있다.

그렇지만, 상기한 압축 테스트 방법으로는 어느 세그먼트에 불량이 존재하는지를 검출할 수 없다. 따라서, 도 1의 용장 셀 어레이(30)가 세그먼트 단위로 치환되는 구성에 있어서, 상기 압축 테스트는 용장 셀 어레이(30)로 치환되어야 할 세그먼트의 검출을 행할 수 없다. 그 때문에, 상기 압축 테스트는 오로지 용장 셀 어레이로의 치환(용장 검출 회로내의 용장 ROM에의 기록)을 행한 후의 시험에 밖에 이용할 수 없다.

그래서, 본 발명의 목적은 압축 테스트에 의해 용장 셀 어레이와 치환되어야할 셀 영역을 검출할 수 있는 용장 셀 어레이의 구성을 제공하는 것에 있다.

또한, 본 발명의 다른 목적은 압축 테스트에 의해 검출한 불량 영역을 용장 셀 어레이로 치환할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

도 1은 종래의 반도체 기억 장치의 용장 셀 어레이의 구성을 도시한 도면.

도 2는 제1 실시 형태예의 용장 구성을 도시한 도면.

도 3은 도 2의 제1 실시 형태예의 상세 회로도.

도 4는 제2 실시 형태예의 용장 셀 어레이의 구성을 도시한 도면.

도 5는 제3 실시 형태예의 용장 셀 어레이의 구성을 도시한 도면.

도 6은 제4 실시 형태예의 용장 셀 어레이의 구성을 도시한 도면.

도 7은 제4 실시 형태예의 용장 구성을 상세히 도시한 도면.

도 8은 제4 실시 형태예의 용장 구성을 상세히 도시한 도면.

도 9는 제4 실시 형태예의 용장 구성을 상세히 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

20: 통상 셀 어레이

30: 용장 셀 어레이

32: 용장 센스 버퍼 회로 및 기록 증폭기 회로

33: 용장 칼럼 게이트

34: 용장 검출 회로

36: 용장 칼럼 디코더

38: 용장 대상 메인 데이타 버스 게이트

39: 용장 메인 데이타 버스 선택 회로

40: 칼럼 디코더

42: 칼럼 게이트

44: 센스 버퍼 회로 및 기록 증폭기 회로

50: 세그먼트 디코더

52: 시험 회로

54: 입력 회로

56: 출력 회로

58: 서브 세그먼트 선택 회로

DB, /DB: 데이타 버스

MDB, /MDB: 메인 데이타 버스

RDS: 용장 메인 데이타 버스 선택 신호

본 발명의 반도체 기억 장치의 용장 셀 어레이 구성은 복수의 세그먼트의 메모리 셀을 동시에 선택하여 기록·독출을 행하는 압축 테스트의 대상 영역을 용장 셀 어레이로 치환할 수 있는 구성으로 한다. 즉, 칼럼 디코더가 디코드하는 어드레스의 적어도 일부 어드레스가 용장 판정 회로의 용장 ROM에 기억되고, 그 일부의 어드레스가 일치할 때에, 용장 셀 어레이로의 치환이 행하여지는 구성으로 한다. 그 경우, 용장 셀 어레이에 대한 칼럼 디코더에는 세그먼트 디코더가 디코드하는 어드레스의 적어도 일부 어드레스가 공급된다.

더욱이, 반도체 기억 장치가 1개의 세그먼트에 복수의 메인 데이타 버스를 접속하는 복수 비트 입출력 구성으로 되는 경우는, 각 세그먼트는 추가의 복수 비트분의 서브 세그먼트를 구비한다. 이러한 반도체 기억 장치의 경우, 본 발명의 용장 셀 어레이의 구성은 상기 구성에 추가하여, 어느쪽의 메인 데이타 버스에 대응하는 서브 세그먼트가 용장 셀 어레이로 치환되었는지를 기억하는 용장 대상 입출력 비트 선택 회로가 추가로 장치된다. 그리고, 용장 대상 입출력 비트 선택 회로에 의해 선택된 입출력 비트의 메인 데이타 버스에 용장 셀 어레이가 접속되고, 통상 셀 어레이내의 상기 선택 입출력 비트에 대응하는 서브 세그먼트의 선택이 금지된다.

상기 목적을 달성하기 위하여, 본 발명의 반도체 기억 장치는 각각 공통의 데이타 버스를 구비하는 복수의 세그먼트를 구비하는 통상 셀 어레이와,

공통의 데이타 버스를 구비하는 용장 셀 어레이와,

상기 복수의 세그먼트의 데이타 버스 및 상기 용장 셀 어레이의 데이타 버스에 공통으로 장치되는 메인 데이타 버스를 구비하고,

상기 복수의 세그먼트내의 셀 어레이 영역이 상기 용장 셀 어레이의 공통의 데이타 버스에 접속되는 셀 어레이 영역으로 치환 가능하게 구성되어 있는 것을 특징으로 한다.

상기 발명에 의하면, 복수의 세그먼트의 셀을 동시에 선택하여 불량 셀이 검출되었을 때에, 그 동시 선택된 셀 어레이를 포함하는 영역을 용장 셀 어레이로 치환할 수 있다. 따라서, 압축 테스트를 행할 수 있는 메모리에 적합한 용장 셀 어레이 구성으로 할 수 있다.

더욱이, 상기 목적을 달성하기 위하여, 본 발명의 반도체 기억 장치는 각각 공통의 데이타 버스가 구비된 N개(N은 복수)의 서브 세그먼트를 각각 갖는 M개(M은 복수)의 세그먼트를 구비하는 통상 셀 어레이와,

공통의 데이타 버스를 구비하는 용장 셀 어레이와,

상기 복수의 세그먼트내의 대응하는 M개의 서브 세그먼트의 데이타 버스에 공통으로 장치되는 N개의 메인 데이타 버스를 구비하고,

상기 복수의 세그먼트내의 대응하는 M개의 서브 세그먼트내의 셀 어레이 영역이 상기 용장 셀 어레이의 공통의 데이타 버스에 접속되는 셀 어레이 영역으로 치환 가능하게 구성되는 것을 특징으로 한다.

상기 발명에 의하면, 다수 비트 출력을 위하여 다수의 메인 데이타 버스를 구비하는 메모리에 있어서, 복수의 세그먼트내의 대응하는 서브 세그먼트를 동시에 선택하여 불량 셀 테스트를 행하여 불량 셀이 검출되었을 때에, 그 동시 선택된 셀 어레이를 포함하는 영역을 용장 셀 어레이로 치환할 수 있다.

이하, 본 발명의 실시 형태의 예에 대하여 도면을 참조하여 설명한다. 그렇지만 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 2는 제1 실시 형태예의 용장 구성을 도시한 도면이다. 도 1의 종래예의 대응하는 부분에는 동일한 인용 번호를 부가하였다. 제1 실시 형태예에서는, 종래예와 동일하게 4개의 세그먼트(SGM0∼SGM3)와, 세그먼트와 동일한 용량의 용장 어레이(30)를 구비한다. 또한, 각 세그먼트는 4개의 칼럼으로 구성된다. 각 세그먼트의 칼럼 선택은 칼럼 디코더(40)가 생성하는 칼럼 선택 신호(CL0∼CL3)에 의해 칼럼 게이트 트랜지스터(42)를 도통함으로써 행하여진다. 선택된 칼럼은 공통 데이타 버스(DB0∼DB3)를 통해 데이타 버스의 센스 버퍼 회로 및 기록 증폭기(44)에 접속된다. 도 2에서는 간단하게 하기 위하여, 데이타 버스선쌍을 1개의 데이타 버스로, 메인 데이타 버스선쌍을 1개의 메인 데이타 버스로 각각 도시하고 있다. 마찬가지로, 칼럼 게이트 트랜지스터의 1개로 생략하고 있다. 각 칼럼이 비트선쌍으로 구성되는 경우는 이들도 모두 한쌍으로 구성된다.

복수의 세그먼트로부터 1개의 세그먼트가 세그먼트 디코더에 의해 생성되는 세그먼트 선택 신호(SGS0∼3)에 의해 선택된다. 구체적으로는, 세그먼트 선택 신호(SGS0∼SGS3)에 의해 각 세그먼트의 센스 버퍼 회로 및 기록 증폭기 회로(44)가 활성화되고, 독출시는 데이타 버스선쌍(DB, /DB)의 독출 데이타에 따라서 메인 데이타 버스선쌍(MDB)을 구동하고, 기록시는 메인 데이타 버스선쌍(MDB)의 기록 데이타에 따라서, 데이타 버스선쌍(DB, /DB)을 구동한다.

한편, 세그먼트와 동일한 용량의 용장 셀 어레이(30)가 마련된다. 이 용장 셀 어레이(30)는 압축 테스트에서 동시 선택되는 영역을 모두 포함하고, 불량 셀을 가지는 영역과 치환된다. 즉, 도 2에 도시되는 바와 같이, 각 세그먼트의 사선으로 도시한 칼럼이 동시에 용장 셀 어레이(30)로 치환된다.

압축 테스트에서는 칼럼 디코더(40)에 의해 생성된 칼럼 선택 신호(CL0)에 대응하는 영역이 각 세그먼트로부터 동시에 선택된다. 상기한 바와 같이, 압축 테스트에서는 각 세그먼트의 입출력이 메인 데이타 버스(MDB)를 통해 동시에 시험 회로(52)에 접속되고, 시험 회로는 동시에 0 또는 1의 기록을 행하고, 동시에 기록한 데이타를 독출하여 메모리 셀이 정상으로 동작하고 있는지 아닌지를 판정한다. 예컨대, 모두 1을 기록하여 모두 1이 독출된 경우는 테스트 단자(Tout)는 1로, 모두 0을 기록하여 모두 0이 독출된 경우는 테스트 단자(Tout)는 0으로, 독출 데이타가 일치하지 않는 경우는 테스트 단자(Tout)는 하이 임피던스가 된다. 즉, 기록은 메인 데이타 버스(MDB)를 통해 복수의 세그먼트의 기록 증폭기 회로(44)로부터 동일한 데이타를 기록한다. 또한, 독출은 메인 데이타 버스선쌍(MDB)을 양쪽 모두 H레벨로 리셋한 상태에서, 각 세그먼트의 독출 데이타에 따라서, 한쪽의 메인 데이타 버스선을 L레벨로 구동한다. 그 결과, 독출 데이타가 모두 0인 경우는 한쪽의 메인 데이타 버스선이 L레벨로 구동되고, 모두 1인 경우는 다른쪽의 메인 데이타 버스선이 L레벨로 구동된다. 또한, 불일치하는 경우는 양쪽의 메인 데이타 버스선이 L레벨로 구동된다. 이렇게 하여, 시험 회로(52)는 메인 데이타 버스선쌍을 통해 3종류의 상태를 검출할 수 있다.

도 2에 도시한 바와 같이, 압축 테스트에서 각 세그먼트의 사선의 칼럼이 동시에 선택되고, 독출 데이타에 불일치가 발생하였을 때는, 그들 사선의 칼럼 중 어느 것이 불량 셀 또는 불량 비트를 갖는지가 판명된다. 따라서, 그 경우는 그들의 동시에 선택된 영역을 포함하는 영역이 용장 셀 어레이(30)로 치환된다.

용장 셀 어레이로의 치환을 행하는 경우는 치환된 통상 셀의 영역을 나타내는 칼럼 어드레스(Y0, Y1)가 용장 판정 회로(34)의 용장 ROM에 기억된다. 이 칼럼 어드레스(Y0, Y1)는 칼럼 디코더(40)에 공급되는 어드레스와 동일하다.

한편, 제1 실시 형태예에서는 도 2에 도시된 바와 같이 용장 셀 어레이(30)로의 치환을 행하기 때문에, 용장 셀 어레이(30)의 칼럼 게이트(33)를 선택하는 칼럼 선택 신호(RCL0∼RCL3)는 세그먼트 디코더에 공급되는 칼럼 어드레스(Y2, Y3)에 따라서 용장 칼럼 디코더(36)에 의해 생성된다.

상기한 용장 셀 어레이의 구성을 구비하는 반도체 기억 장치에 있어서, 우선 압축 테스트가 실시된다. 그리고, 어떤 칼럼 선택 신호(CL0∼3)가 선택되었을 때에 독출 데이타의 불일치가 검출되면, 그 칼럼 어드레스(Y0, Y1)가 용장 판정 회로(34)내의 도시하지 않은 용장 ROM내에 기록되고 용장 셀 어레이(30)로의 치환이 행하여진다. 그 후, 통상의 액세스 동작에 있어서, 칼럼 선택 신호 생성용의 칼럼 어드레스(Y0, Y1)가 도시하지 않은 용장 ROM에 기록되어 있는 어드레스와 일치할 때는, 용장 선택 신호(RSGS)에 의해 용장 셀 어레이의 데이타 버스의 센스 버퍼 회로 및 기록 증폭기 회로(32)가 선택되어 활성화된다. 그것과 동시에, 용장 선택 신호(RSGS)에 의해 세그먼트 디코더(50)가 비활성화되고, 세그먼트 선택 신호(SGS0∼SGS3)의 생성이 금지된다. 더욱이, 용장 칼럼 디코더(36)는 세그먼트 선택용의 칼럼 어드레스(Y2, Y3)를 디코드하여 용장 셀 어레이(30)로부터 칼럼을 선택하는 칼럼 선택 신호(RCL0∼3)를 생성한다. 선택된 칼럼은 용장 센스 버퍼 회로 및 기록 회로(32)에 접속되고, 용장 선택 신호(RSGS)에 의해 메인 데이타 버스(MDB)에 접속된다.

상기와 같이, 용장 셀 어레이(30)에는 압축 테스트에서 동시에 선택되는 각 세그먼트의 영역을 포함하는 영역이 치환된다. 구체적으로는, 칼럼 디코더(40)가 디코드하는 어드레스가 용장 판정 회로(34)의 도시하지 않은 용장 ROM에 기억되고, 그 어드레스가 일치하였을 때에, 용장 셀 어레이로의 치환이 행하여지는 구성으로 한다. 그 경우, 용장 셀 어레이에 대한 칼럼 디코더(36)에는 세그먼트 디코더(50)가 디코드하는 어드레스가 공급된다.

도 3은 도 2의 제1 실시 형태예의 상세 회로도이다. 도 2와 동일한 부분에는 동일한 인용 번호를 부가하고 있다. 도 3의 예에는, 1개의 트랜지스터와 1개의 커패시터로 구성된 메모리 셀(MC)이 도시되고, 비트선쌍(BL, /BL)이 센스 증폭기(S/A)에 접속되고, 칼럼 선택 트랜지스터쌍(42)을 통해 공통의 데이타 버스선쌍(DB3, /DB3)에 접속된다. 용장 셀 어레이(30)측도 동일한 구성이다. 그 이외의 부분은 도 2의 예와 동일하여 설명을 생략한다.

도 4는 제2 실시 형태예의 용장 셀 어레이의 구성을 도시한 도면이다. 이 실시 형태예는 16개의 세그먼트(SG0∼SG15)가 마련된다. 각 세그먼트는 4개의 칼럼을 구비한다. 따라서, 세그먼트 디코더(50)에는 4비트의 칼럼 어드레스(Y2∼Y5)가 공급되고, 칼럼 디코더(40)에는 2비트의 칼럼 어드레스(Y0, Y1)가 공급된다. 또한, 용장 셀 어레이(30)는 1개의 세그먼트와 동일한 용량을 갖는다. 따라서, 16개의 세그먼트의 도면 중 사선의 영역을 모두 용장 셀 어레이(30)로 치환할 수는 없다.

그래서, 본 실시 형태예에서는, 압축 테스트에서 16개의 세그먼트 전부를 동시에 선택하는 것이 아니라, 4개의 세그먼트를 동시에 선택한다. 그 4개의 세그먼트는 센스 버퍼 회로 및 기록 증폭기 회로(40)를 통해 시험 회로(52)가 접속되는 메인 데이타 버스선쌍(MDB)을 구동한다. 그리고, 독출 데이타가 다른 상태 또는 불일치가 검출되었을 때는, 그 4개의 단위로 용장 셀 어레이(30)와 치환된다.

현재 가령, 세그먼트(SG0∼SG3)의 사선 부분이 용장 셀 어레이(30)로 치환된다고 하자. 각 세그먼트내의 칼럼을 선택하는 칼럼 게이트(Y0, Y1)(=0, 0)와, 4개의 세그먼트(SG0∼SG3)를 선택하는 칼럼 어드레스(Y4, Y5)(=0, 0)가 용장 판정 회로내의 용장 ROM에 기록된다. 그리고, 공급되는 어드레스(Y0, Y1, Y4, Y5)가 기록된 용장 ROM내의 어드레스와 비교된다.

한편, 용장 셀 어레이의 칼럼 디코더(36)에는 4개의 세그먼트(SG0∼SG3) 중 어느 것을 선택하는 칼럼 어드레스(Y2, Y3)가 공급된다. 따라서, 치환된 4개의 세그먼트(SG0∼SG3) 중 하나의 대응하는 칼럼이 용장 셀 어레이(30)로부터 선택된다.

상기 제2 실시 형태예에서는, 16개의 세그먼트 중 일부의 복수의 세그먼트내의 영역이 용장 셀 어레이(30)로 치환된다. 그 경우는 용장 칼럼 디코더(36)에는 세그먼트 디코더에 공급되는 칼럼 어드레스(Y2∼Y5) 중의 일부 하위 어드레스(Y2, Y3)가 공급된다. 또한, 통상 셀 어레이(20)의 칼럼 디코더(40)에 공급되는 칼럼 어드레스(Y0, Y1)가 나머지의 세그먼트 디코드용의 칼럼 어드레스(Y4, Y5)와 함께, 용장 판정 회로(34)에 기억된다.

도 5는 제3 실시 형태예의 용장 셀 어레이의 구성을 도시한 도면이다. 이 예에서는, 통상 셀 어레이(20)내에 4개의 세그먼트(SG0∼SG3)가 마련된다.

그리고, 각 세그먼트는 8개의 칼럼을 구비한다. 또한, 용장 셀 어레이(30)는 세그먼트와 동일한 용량을 갖는다. 그리고, 각 세그먼트(SG0∼SG3)로부터 2칼럼씩의 영역이 동시에 용장 셀 어레이(30)로 치환된다.

통상 셀 어레이(20)의 칼럼 디코더(40)에는 3비트의 칼럼 어드레스(Y0, Y1, Y2)가 공급되고, 각 세그먼트의 8개의 칼럼으로부터 1개의 칼럼이 칼럼 선택 신호(CL0∼CL7)에 의해 선택된다. 또한, 세그먼트 디코더(50)에는 4개의 세그먼트를 선택하는 칼럼 어드레스(Y3, Y4)가 공급된다.

도 5에 도시되는 바와 같이, 각 세그먼트의 2개씩의 칼럼의 영역(도면 중 사선)이 동시에 용장 셀 어레이(30)로 치환된다. 따라서, 칼럼 디코더에 공급되는 칼럼 어드레스의 일부의 어드레스(Y1, Y2)가 용장 판정 회로(34)내의 용장 ROM에 기록된다. 또한, 용장 셀 어레이(30)의 용장 디코더(36)에는 세그먼트 디코더(50)에 공급되는 칼럼 어드레스(Y3, Y4)와, 칼럼 디코더(40)에 공급되는 나머지의 어드레스(Y0)가 공급된다.

도 5에 도시한 제3 실시 형태예에서는, 각 세그먼트내의 복수의 칼럼이 동시에 용장 셀 어레이로 치환된다. 불량 셀, 불량 비트가 일정한 영역에 집중하여 발생하는 경향을 고려하면, 이러한 방법은 용장 방법으로서 메리트를 갖는다. 따라서, 그 경우는 칼럼 디코더(40)에 공급되는 칼럼 어드레스의 일부가 용장 판정 회로(34)내에 기억된다.

도 6은 제4 실시 형태예의 용장 셀 어레이의 구성을 도시한 도면이다. 제4 실시 형태예는 1개의 세그먼트에 복수의 메인 데이타 버스가 접속되는 복수 비트 입출력 구성의 반도체 기억 장치의 예이다. 이 경우는 각 세그먼트는 더욱 복수 비트분의 서브 세그먼트를 갖는다. 이러한 반도체 기억 장치의 경우, 용장 셀 어레이의 구성은 용장 어드레스의 판정을 행하는 용장 판정 회로에 추가하여, 어느 메인 데이타 버스에 대응하는 서브 세그먼트가 용장 셀 어레이로 치환되었는지를 기억하는 용장 대상 입출력 비트 선택 회로가 더욱 장치된다. 그리고, 용장 대상 입출력 비트 선택 회로에 의해 선택된 입출력 비트의 메인 데이타 버스에 용장 셀 어레이가 접속되고, 통상 셀 어레이내의 상기 선택 입출력 비트에 대응하는 서브 세그먼트의 선택이 금지된다.

또한, 제4 실시 형태예는 칩(100)상에 8열의 세그먼트(SG0∼SG7)가 배치되고, 그 중앙부에 메인 워드 디코더(24)가 배치된다. 그리고 메인 워드 디코더(24)의 양측에 4열의 세그먼트와 용장 셀 어레이(30)가 각각 배치된다. 또한, 각 세그먼트마다 칼럼 디코더(40)가 장치된다. 더욱이, 메인 워드 디코더(24)에 대응하여 각 세그먼트의 양측에 서브 워드 디코더(SWD)가 장치된다.

더욱이, 도 6에는 명시되어 있지 않지만, 각 세그먼트(SGM0∼SGM3)내의 4개의 각 서브 세그먼트는 각각 데이타 버스용의 센스 버퍼 회로 및 기록 증폭기(44)를 통해 4개의 메인 데이타 버스(MDB)에 각각 접속된다. 세그먼트 디코더(50)에 의해 8열의 세그먼트(SGM0∼SGM7) 중 어느 세그먼트가 선택된다. 또한, 각 서브 세그먼트내의 복수의 칼럼으로부터, 칼럼 디코더(40)로부터의 칼럼 선택 신호에 따라서 1개의 칼럼이 선택되고, 각 서브 세그먼트내의 센스 버퍼 회로 및 기록 증폭기 회로(44)에 접속된다. 그리고, 선택된 세그먼트의 4개의 센스 버퍼 회로 및 기록 증폭기 회로(44)가 4개의 메인 데이타 버스(MDB)에 접속된다.

도 7은 제4 실시 형태예의 용장 구성을 상세히 도시한 도면이다. 도 7을 참조하면서, 4비트 입출력 구성의 메모리 회로에 있어서의 용장 셀 어레이의 구성예를 설명한다. 도 7에는 메인 워드 디코더(24)(MWD)의 좌측의 용장 셀 어레이(30)와 4개의 세그먼트(SGM0∼SGM3)가 도시된다. 또한, 도 6의 칩 전체도에 도시되는 바와 같이, 용장 셀 어레이(30)와 4개의 세그먼트(SGM0∼SGM3)는 8행 배치되지만, 도 7에는 그것들이 2행만 도시된다.

각 세그먼트는 각각 4개의 서브 세그먼트(SSGM)을 구비한다. 각 서브 세그먼트는 메모리 셀 어레이, 센스 증폭기(SA), 칼럼 게이트(42)(CLG), 데이타 버스, 데이타 버스용 센스 버퍼 회로 및 기록 회로(44)(DSB), 및 칼럼 디코더(40)가 장치된다. 각 서브 세그먼트의 센스 버퍼 회로 및 기록 증폭기 회로(44)(DSB)는 4개의 메인 데이타 버스(MDB0∼MDB3)에 접속된다. 이러한 메인 데이타 버스(MDB0∼MDB3)는 각각 입출력 단자(DQ0∼DQ3)에 도시하지 않은 입출력 회로를 통해 접속된다.

또한, 메인 워드 디코더(24)의 출력은 서브 워드 디코더(SWD)에 공급되고, 각 세그먼트의 워드선을 선택한다. 서브 워드 디코더(SWD)는 4개의 세그먼트에 대하여 그 양측에 각각 장치되고, 메인 워드 디코더(24)의 좌측에는 5개의 서브 워드 디코더(SWD)가 장치된다. 이러한 구성에 의해 행방향으로 배치되는 각 세그먼트내의 워드선이 1개만 선택된다.

한편, 각 세그먼트마다 장치된 칼럼 디코더(40)는 도 7에 도시되는 바와 같이, 레이아웃상 서브 워드 디코더(SWD)의 아래쪽에 배치된다. 복수행의 세그먼트에 대하여, 열방향으로 배치된 각 칼럼 디코더(40)에는 칼럼 어드레스(Y0∼Y4)가 공급된다. 즉, 칼럼 어드레스(Y0∼Y4)는 도 7에 도시되는 바와 같이, 열방향으로 배선된다. 칼럼 어드레스(Y0, Y1)에 의해 각 서브 세그먼트내의 4개의 칼럼으로부터 1개의 칼럼을 선택한다. 칼럼 어드레스(Y2∼Y4)는 세그먼트 선택용의 어드레스이고, 선택되는 세그먼트에 속하는 칼럼 디코더(40)만이 활성화한다. 그 결과, 비선택의 세그먼트에 속하는 칼럼 디코더(40)는 비활성이 되어, 쓸데 없이 전류가 소비되는 것이 방지된다.

각 세그먼트내에서는 4개의 서브 세그먼트에 대하여, 칼럼 디코더(40)가 공통의 칼럼 선택 신호(CL0∼CL4)(도시하지 않음)를 공급한다. 따라서, 각각의 서브 세그먼트로부터 동일한 칼럼 선택 신호에 의해 선택된 칼럼의 센스 증폭기(SA)가 칼럼 게이트(42)(CLG)를 통해 도시하지 않은 데이타 버스선쌍 및 센스 버퍼 회로 및 기록 증폭기 회로(44)(DSB)에 접속된다.

통상의 동작에서는, 통상 셀 어레이내의 세그먼트가 세그먼트 디코더(50)에 의해 생성된 세그먼트 선택 신호(SGS0∼3)에 의해 선택되고, 선택된 세그먼트내의 4개의 서브 세그먼트(SSGM)의 각 센스 버퍼 회로 및 기록 증폭기 회로(44)(DSB)가 활성화되고, 4개의 메인 데이타 버스(MDB0∼3)에 접속된다. 세그먼트 디코더(50)에는 세그먼트 선택용의 칼럼 어드레스(Y2∼Y4)가 공급된다. 즉, 칩 전체에서 메인 디코더(24)의 좌우 8개의 세그먼트 중 1개의 세그먼트가 선택된다.

이러한 메모리의 구성에 있어서, 압축 테스트는 칼럼 디코더(40)를 모두 활성화하고, 그 칼럼 선택 신호(CL0∼CL3)(도시하지 않음)에 의해 각 서브 세그먼트의 센스 증폭기를 각각 선택하며, 서브 세그먼트의 센스 버퍼 회로 및 기록 증폭기(44)를 동시에 메인 데이타 버스선쌍(MSB0∼/MDB3)을 통해 도시하지 않은 시험 회로(52)에 접속한다. 시험 회로(52)는 전술한 바와 같이 메인 데이타 버스선쌍을 이용하여 각 세그먼트로부터의 4개의 서브 세그먼트에 대하여 동시에 독출 판정할 수 있다. 그 결과, 1비트의 입출력 단자의 경우와 같이, 압축 테스트에서는 시험 시간을 단축할 수 있다.

제4 실시 형태예에서는, 용장 셀 어레이의 구성은 압축 테스트에서 동시에 선택되는 각 세그먼트의 서브 세그먼트내의 불량 비트를 포함하는 영역을 치환한다. 도 7내에 사선으로 도시되는 바와 같이, 가령 세그먼트(SGM0)의 서브 세그먼트(SSGM)내에 불량 비트가 존재하는 경우, 압축 테스트에서는 각 세그먼트(SGM0∼3)의 각 서브 세그먼트(SSGM)의 사선 영역 중 어디에 불량이 존재하는지가 판명된다. 그래서, 용장 셀 어레이(30)에는 이들 사선 영역의 셀 어레이가 치환된다. 따라서, 용장 셀 어레이(30)의 칼럼 디코더(36)에는 세그먼트 선택용의 칼럼 어드레스(Y2∼Y4)가 공급되고, 세그먼트 선택에 따라서 용장 셀 어레이(30)내의 1개의 칼럼이 선택된다.

또한, 용장 셀 어레이(30)가 세그먼트내의 일부의 서브 세그먼트내의 영역에 대하여만 치환하기 때문에, 어느 서브 세그먼트인가에 관한 정보, 즉 어느 메인 데이타 버스(MDB), 입출력 단자(DQ)에 대한 용장 치환인가에 관한 정보를 용장 대상 입출력 비트 선택 회로(39)내의 도시하지 않은 ROM에 기억한다. 또한, 용장 셀 어레이로부터의 출력을 어느 메인 데이타 버스에 접속할 것인가를 결정하는 용장 대상 메인 데이타 버스 게이트(38)가 용장 셀 어레이의 센스 버퍼 회로 및 기록 증폭기 회로(32)와 메인 데이타 버스 사이에 마련된다.

따라서, 가령 도 7의 사선의 영역이 용장 셀 어레이로 치환되어 있다고 하자. 그리고, 그 영역내의 칼럼, 예컨대 입출력 단자(DQ0)에 대한 서브 세그먼트내의 (Y0∼Y4)=(0∼0)의 칼럼에 불량이 존재하고 있었다고 하자. 그 경우는, (Y2, Y3)=(0, 0), (0, 1), (1, 0), (1, 1)에 대응하는 세그먼트(SGM0∼SGM3)내의 (Y0, Y1)=(0, 0)의 칼럼이 용장 셀 어레이(30)로 치환된다. 용장 판정 회로(34)의 도시하지 않은 용장 ROM에는 (Y0, Y1)=(0, 0)이 기억된다. 또한, 용장 대상 입출력 비트 선택 회로(39)에는 DQ0가 기억된다.

그 경우에, 사선의 영역 중 어느 비트가 선택되었다고 하자. 용장 판정 회로(34)는 공급되는 어드레스(Y0, Y1)와 기억하고 있는 용장 ROM내의 (0, 0)을 비교하여 일치하는지를 판별하고, 용장 선택 신호(RSGS)를 출력한다. 용장 선택 신호(RSGS)에 의해 용장 셀 어레이의 센스 버퍼 회로 및 기록 증폭기 회로(32)가 선택되고 활성화된다. 그 때, 세그먼트 선택용의 칼럼 어드레스(Y2∼Y4)로부터 용장 칼럼 디코더(36)에 의해 생성되는 칼럼 선택 신호에 의해 용장 셀 어레이(30)내의 칼럼으로부터 선택 세그먼트에 대응하는 칼럼이 선택된다. 한편, 칼럼 어드레스(Y4)는 메인 워드 디코더(24)의 좌측과 우측을 나타내는 어드레스이고, 좌측의 선택을 나타내는 Y4=0일 때에 용장 칼럼 디코더(36)를 활성화한다.

용장 선택 신호(RSGS)는 더욱이 용장 메인 데이타 버스 선택 회로(39)에도 공급된다. 용장 메인 데이타 버스 선택 회로(39)에는 4개의 서브 세그먼트 중 어느 서브 세그먼트의 영역이 용장 셀 어레이로 치환되었는지의 정보가 기록되어 있다. 따라서, 용장 선택 신호(RSGS)가 공급되면, 용장 메인 데이타 버스 선택 회로(39)는 용장 메인 데이타 버스 선택 신호(RDS0∼3) 중 어느 것을 선택 상태로 하고, 세그먼트 디코더가 공급하는 세그먼트 선택 신호(SGS0) 중, 대응하는 서브 세그먼트에의 선택 신호(SGS00)를 비선택 상태로 한다. 세그먼트(SGM0)의 다른 서브 세그먼트에의 선택 신호(SGS01∼03)는 선택 상태를 유지한다. 이러한 제어는 서브 세그먼트 선택 회로(58)에 의해 행하여진다.

도 7의 레이아웃 구성에서는, 열방향으로 배열된 복수의 칼럼 디코더(40)에 대하여, 동일한 칼럼 어드레스(Y0∼Y4)가 열방향으로 배치되어 공급된다. 칼럼 디코더(40)는 서브 워드 디코더(SWD)를 배치하는 영역을 이용하여 배치된다. 마찬가지로, 열방향으로 배치되는 복수의 용장 칼럼 디코더(36)에도 칼럼 어드레스(Y0∼Y4)가 열방향으로 배치되어 공급된다. 이 용장 칼럼 디코더(36)도 서브 워드 디코더(SWD)의 영역을 이용하여 배치된다.

도 8, 9는 제4 실시 형태예의 칼럼 게이트, 메인 데이타 버스, 칼럼 디코더, 서브 세그먼트 선택 회로(58), 칼럼 디코더(50) 등을 상세히 도시하는 회로도이다. 도 8에는 통상 셀 어레이의 세그먼트(SGM3)와 용장 셀 어레이(30)의 각각의 센스 증폭기(S/A)와, 칼럼 디코더(40), 용장 칼럼 디코더(36), 칼럼 게이트(42), 용장 칼럼 게이트(33), 센스 버퍼 회로 및 기록 증폭기 회로(44)와, 용장 센스 버퍼 회로 및 기록 증폭기 회로(32)가 도시된다. 또한, 통상 셀 어레이의 각 센스 버퍼 회로 및 기록 증폭기 회로(44)가 접속되는 메인 데이타 버스(MDB, /MDB)와, 용장 대상 메인 데이타 버스 게이트(38)가 도시된다.

도 8에서 명백한 바와 같이, 각 서브 세그먼트의 데이타 버스선쌍(DB, /DB)이 열방향으로 셀 어레이상에 배선된다.

도 9에는 세그먼트(SGM2, SGM3)에 대한 세그먼트 디코더(50)와 서브 세그먼트 선택 회로(58)의 상세 회로가 도시된다. 세그먼트 디코더(50)는 칼럼 어드레스(Y2, Y3, Y4)의 반전, 비반전 신호의 소정의 조합이 입력되는 NAND 게이트(502, 503)를 구비한다. NAND 게이트(502, 503)는 선택 상태가 L레벨인 세그먼트 선택 신호(SGS2, SGS3)를 생성한다.

서브 세그먼트 선택 회로(58)는 용장 메인 데이타 버스 선택 신호(RDS0∼3)와 세그먼트 선택 신호(SGS2, SGS3)가 공급되는 NOR 게이트(5820∼5823, 5830∼5833)를 구비한다. 각 NOR 게이트는 세그먼트 선택 신호(SGS2, SGS3)가 선택 상태의 L레벨로서, 용장 메인 데이타 버스 선택 신호(RDS0∼3)가 전부 비선택 상태의 L레벨일 때에, H레벨의 선택 신호를 각 서브 세그먼트의 센스 버퍼 회로 및 기록 증폭기 회로(44)에 공급한다. 또한, 각 NOR 게이트는 세그먼트 선택 신호(SGS2, SGS3)가 선택 상태의 L레벨이더라도, 용장 메인 데이타 버스 선택 신호(RDS0∼3)가 선택 상태의 H레벨일 때는 L레벨의 비선택 신호를 센스 버퍼 회로 및 기록 증폭기 회로(44)에 공급하여 통상 셀 어레이의 서브 세그먼트의 메인 데이타 버스에의 접속을 금지한다. 그리고, 용장 메인 데이타 버스 선택 신호(RDS0)의 H레벨의 선택신호에 응답하여 메인 데이타 버스선쌍(MDB0, /MDB0)에 대응하는 용장 대상 메인 데이타 버스 게이트(38)가 도통하고, 용장 셀 어레이의 센스 버퍼 회로 및 기록 증폭기 회로(32)가 선택된 메인 데이타 버스선쌍(MDB0, /MDB0)에 접속된다. 그 결과, 1개의 서브 세그먼트는 용장 셀 어레이로 치환되고, 나머지의 서브 세그먼트와 그 용장 셀 어레이가 4개의 메인 데이타 버스선쌍에 접속된다.

이상, 상기 실시 형태예에서는, 1개의 트랜지스터와 1개의 커패시터로 이루어지는 DRAM의 메모리 셀을 예로 들어 설명하였지만, 본 발명은 SRAM, EEPROM 등과 같은 어떠한 고체 메모리 디바이스에도 적용할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 통상 메모리 셀 어레이가 각각 공통의 데이타 버스를 구비하는 복수의 세그먼트로 구성되고, 그 복수의 세그먼트를 구비하는 통상 메모리 셀 어레이에 대하여, 각 세그먼트내의 대응하는 메모리 셀 영역을 동시에 공통의 용장 데이타 버스를 구비하는 용장 셀 어레이로 치환한다. 따라서, 복수의 세그먼트를 동시에 선택하여, 복수의 메모리 셀에 대한 기록과 독출 시험을 행하는 압축 테스트에 의해 판명한 불량 영역을 용장 셀 어레이로 치환할 수 있다. 따라서, 불량 비트의 검출에 압축 테스트를 이용할 수 있는 용장 셀 어레이의 구성이 제공된다.

본 발명에 의하면, 용장 셀 어레이의 칼럼 디코더에 세그먼트 디코더에 공급되는 세그먼트 선택용의 어드레스의 적어도 일부를 부여함으로써, 복수의 세그먼트내의 메모리 셀을 용장 셀 어레이로 치환하더라도, 통상 동작시에 용장 셀 어레이로부터 적절한 메모리 셀에 기록 또는 독출을 행할 수 있다.

더욱이, 본 발명에 의하면, 용장 셀 어레이가 선택되었는지 아닌지를 검출하는 용장 판정 회로에 통상 셀 어레이의 칼럼 디코더에 공급되는 칼럼 선택용 어드레스의 적어도 일부의 어드레스로서 불량 셀에 대응하는 어드레스를 기억시킴으로써, 통상 동작시에 용장 셀 어레이에의 액세스를 적절히 검출할 수 있다.

더욱이, 본 발명에 의하면, 다수 비트 입출력 형식의 경우이더라도, 어느 입출력 비트에 대응하는 셀 어레이를 치환하였는지를 용장 메인 데이타 버스 선택 회로에 기억시켜 둠으로써, 입출력 비트 단위로 불량 셀을 갖는 통상 셀 어레이를 용장 셀 어레이로 치환할 수 있다.

Claims

각각 공통의 데이타 버스를 구비하는 복수의 세그먼트를 구비하는 통상 셀 어레이와,

공통의 데이타 버스를 구비하는 용장 셀 어레이와,

상기 복수의 세그먼트의 데이타 버스 및 상기 용장 셀 어레이의 데이타 버스에 공통으로 장치되는 메인 데이타 버스를 구비하고,

상기 복수의 세그먼트내의 셀 어레이 영역이 상기 용장 셀 어레이의 공통의 데이타 버스에 접속되는 셀 어레이 영역으로 치환 가능하게 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 칼럼 선택용 어드레스를 공급받고, 상기 복수의 세그먼트 칼럼 선택 신호를 공급하는 칼럼 디코더와,

세그먼트 선택용 어드레스를 공급받고, 상기 세그먼트에 세그먼트 선택 신호를 공급하는 세그먼트 디코더와,

불량 셀에 대응하는 어드레스로서, 상기 칼럼 선택용 어드레스의 적어도 일부의 어드레스를 기억하고, 공급되는 어드레스와 상기 기억된 어드레스가 일치하였을 때에 용장 셀 어레이를 선택하는 용장 선택 신호를 생성하는 용장 선택 회로와,

상기 세그먼트 선택용 어드레스의 적어도 일부의 어드레스가 공급되고, 상기 용장 셀 어레이에 용장 칼럼 선택 신호를 공급하는 용장용 칼럼 디코더를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 칼럼 디코더의 칼럼 선택 신호에 응답하여 상기 복수의 세그먼트가 상기 메인 데이타 버스를 통해 접속되는 시험 회로를 구비하고,

상기 시험 회로에서 상기 복수의 세그먼트내의 메모리 셀을 동시 선택하였을 때에 불량이 검출된 경우, 상기 동시 선택된 복수의 세그먼트내의 셀 어레이 영역이 상기 용장 셀 어레이내의 셀 어레이 영역으로 치환되는 것을 특징으로 하는 반도체 기억 장치.
각각 공통의 데이타 버스가 구비된 N개(N은 복수)의 서브 세그먼트를 각각 갖는 M개(M은 복수)의 세그먼트를 구비하는 통상 셀 어레이와,

공통의 데이타 버스를 구비하는 용장 셀 어레이와,

상기 복수의 세그먼트내의 대응하는 M개의 서브 세그먼트의 데이타 버스에 공통으로 장치되는 N개의 메인 데이타 버스를 구비하고,

상기 복수의 세그먼트내의 대응하는 M개의 서브 세그먼트내의 셀 어레이 영역이 상기 용장 셀 어레이의 공통의 데이타 버스에 접속되는 셀 어레이 영역으로 치환 가능하게 구성되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 칼럼 선택용 어드레스를 공급받고, 상기 복수의 세그먼트에 공통의 칼럼 선택 신호를 공급하는 칼럼 디코더와,

불량 셀에 대응하는 어드레스로서, 상기 칼럼 선택용 어드레스의 적어도 일부의 어드레스를 기억하고, 공급되는 어드레스와 상기 기억된 어드레스가 일치하였을 때에 용장 셀 어레이를 선택하는 용장 선택 신호를 생성하는 용장 선택 회로와,

상기 용장 셀 어레이로 치환된 대응하는 서브 세그먼트가 접속되는 상기 메인 데이타 버스의 데이타를 기억하고, 상기 용장 선택 신호에 응답하여 용장 메인 데이타 버스 선택 신호를 생성하는 용장 메인 데이타 버스 선택 회로와,

세그먼트 선택용 어드레스를 공급받고, 상기 용장 메인 데이타 버스 선택 신호에 응답하여 상기 용장 셀 어레이로의 치환이 되어 있지 않는 서브 세그먼트에는 상기 세그먼트 선택용 어드레스로부터 생성되는 세그먼트 선택 신호를 공급하고, 상기 용장 셀 어레이로의 치환이 되어 있는 서브 세그먼트에는 상기 세그먼트 선택 신호의 공급이 금지되는 세그먼트 및 서브 세그먼트 디코더와,

N개의 메인 데이타 버스 중 치환된 서브 세그먼트에 대응하는 메인 데이타 버스와, 상기 용장 셀 어레이의 데이타 버스를 상기 용장 메인 데이타 버스 선택 신호에 응답하여 접속하는 게이트 회로와,

상기 세그먼트 선택용 어드레스의 적어도 일부의 어드레스가 공급되고, 상기 용장 셀 어레이에 용장 칼럼 선택 신호를 공급하는 용장용 칼럼 디코더를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.